KR100383084B1 - Plug forming method of semiconductor devices - Google Patents

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Abstract

하부 제1 도전층 위에 절연막을 증착하고, 그 위에 절연막을 패터닝하여 제1 도전층의 일부를 드러내는 콘택 홀을 형성한다. 다음, 콘택 홀이 형성된 전체 구조상에 베리어 금속층을 형성하고, 베리어 금속층 위에 플러그용 금속층을 증착한다. 다음, 플러그용 금속층 위에 감광막을 도포하고 패터닝하여 콘택 홀 상부의 플러그용 금속층을 덮는 감광막 패턴을 형성한다. 다음, 감광막 패턴을 식각 마스크로 하여 플러그용 금속층을 에치 백하여 플러그용 금속층의 일정 두께를 제거한다. 다음, 감광막 패턴을 제거하고 플러그용 금속층을 전면 식각하여 그 표면이 베리어 금속층의 표면과 평행하게 일치하는 플러그를 형성한다. 이후, 제2 도전층을 형성하기 위한 알루미늄층을 증착한다.An insulating film is deposited on the lower first conductive layer, and the insulating film is patterned thereon to form a contact hole exposing a portion of the first conductive layer. Next, a barrier metal layer is formed on the entire structure in which the contact hole is formed, and a plug metal layer is deposited on the barrier metal layer. Next, a photoresist film is applied and patterned on the plug metal layer to form a photoresist pattern covering the plug metal layer on the contact hole. Next, the plug metal layer is etched back using the photoresist pattern as an etching mask to remove a predetermined thickness of the plug metal layer. Next, the photoresist pattern is removed and the plug metal layer is etched entirely to form a plug whose surface coincides with the surface of the barrier metal layer. Thereafter, an aluminum layer for forming the second conductive layer is deposited.

Description

반도체 소자의 플러그 형성 방법{PLUG FORMING METHOD OF SEMICONDUCTOR DEVICES}PLUG FORMING METHOD OF SEMICONDUCTOR DEVICES

본 발명은 다층 배선의 콘택 형성 방법에 관한 것으로, 서로 다른 층에 위치하는 실리콘 기판과 배선, 배선과 배선을 전기적으로 연결시켜 주기 위한 콘택(contact) 또는 비아(via)의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a multilayer wiring, and relates to a method of forming a contact or via for electrically connecting a silicon substrate and wiring, which are located in different layers, and the wiring and the wiring.

최근, 반도체 집적회로가 고집적화 됨에 따라 제한된 면적 내에서 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적회로에서의 배선을 다층화 하는 다층 배선 방법이 주로 사용되고 있는데, 반도체 소자간에 배선이 통과되는 공간을 고려할 필요가 없기 때문에 반도체 소자의 크기를 작게 가져갈 수 있다. 이러한 다층 배선 구조에서는 각 층 간에 존재하는 콘택 또는 비아의 수가 매우 많으며, 이들은 서로 도통하므로, 아주 낮은 콘택 저항값을 가지고 있어야 한다.Recently, as semiconductor integrated circuits are highly integrated, methods for effectively connecting wirings and wirings within a limited area have been proposed. Among them, a multilayer wiring method for multilayering wiring in an integrated circuit is mainly used. Since it is not necessary to consider a space through which wiring passes between semiconductor elements, the size of the semiconductor element can be reduced. In such a multi-layered wiring structure, the number of contacts or vias existing between the layers is very large, and since they are conductive with each other, they must have a very low contact resistance value.

이러한 다층 배선층을 형성할 때 콘택 또는 비아 홀에 채워진 플러그용 금속층을 에치 백(etch back)하여 플러그를 형성하게 되는데, 이 때 하부 막질인 베리어 금속층이 충분히 드러나도록 하기 위해 플러그용 금속층을 오버 에치(over etch) 하게 된다. 이때, 플러그가 콘택 홀 안쪽으로 우묵하게 패이는 현상인 리세스(recess)가 발생하게 되며, 플러그의 리세스가 발생한 부분에서 다른 금속막을 적층할 경우에 적층 프로파일(profile)이 불안정해진다. 그리고, 플러그의 리세스가 심한 경우에는 다른 금속막에 보이드(void)가 발생하기도 한다.When the multilayer wiring layer is formed, the plug metal layer is formed by etching back the plug metal layer filled in the contact or via hole, and the plug metal layer is over-etched to sufficiently expose the barrier metal layer, which is a lower film. over etch). At this time, a recess, which is a phenomenon in which the plug is recessed into the contact hole, is generated, and when the other metal film is laminated at the recessed portion of the plug, the stacking profile becomes unstable. When the recesses of the plugs are severe, voids may occur in other metal films.

이와 같이, 반도체 소자의 콘택 또는 비아 형성에 있어 플러그의 리세스에 의해 상부의 배선층의 적층 프로파일이 나쁘게 형성되기 때문에 접촉이 불안정해지고 저항이 증가하여 직류 파라미터(DC parameter) 측정 시에 저항이 기준치를 벗어나 반도체 칩이 작동하지 않게 된다.As described above, in the formation of contacts or vias of a semiconductor device, the stack profile of the upper wiring layer is badly formed by the recess of the plug, so that the contact becomes unstable and the resistance increases, so that the resistance is measured when the DC parameter is measured. The semiconductor chip will not work.

본 발명이 이러한 문제를 해결하기 위한 것으로서 콘택 부근에서의 배선층의 프로파일을 개선하여 저항치를 감소시키는 것이다.The present invention is to solve this problem is to improve the profile of the wiring layer in the vicinity of the contact to reduce the resistance value.

도 1a는 내지 도 1d는 본 발명의 실시예에 따른 다층 배선의 콘택 형성 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a contact for a multilayer wiring according to an exemplary embodiment of the present invention.

이러한 과제를 해결하기 위해서, 본 발명에서는 베리어 금속층 위의 플러그용 금속층을 에치백으로 일정 두께가 남도록 하고, 콘택 홀 또는 비아 홀에 대응되는 부분의 플러그용 금속층의 두께를 식각 타겟(target)으로 에치백 함으로써 표면 프로파일이 양호한 플러그를 형성한다.In order to solve this problem, in the present invention, the plug metal layer on the barrier metal layer is left as an etch back, and the thickness of the plug metal layer corresponding to the contact hole or via hole is used as an etch target. The tooth back forms a plug having a good surface profile.

본 발명에 따른 다층 배선의 콘택 형성 방법에서는 콘택 홀 및 그 상부의 베리어 금속층이 형성되어 있는 전체 구조상에 플러그용 금속층을 증착하고, 플러그용 금속층 위에 감광막을 도포하고 이 감광막을 패터닝하여 콘택 홀 상부의 플러그용 금속층을 덮는 감광막 패턴을 형성한 다음, 감광막 패턴을 식각 마스크로 하여 플러그용 금속층을 에치백하여 플러그용 금속층을 일정한 두께만 남기고 제거한 후, 감광막 패턴을 제거하고 플러그용 금속층을 전면 에치백하여 그 표면이 베리어 금속층의 표면과 평행하게 일치하는 플러그를 형성한 다음, 플러그가 형성되어 있는 전체 구조상에 상부 제2 도전층을 형성한다.In the method for forming a contact of a multilayer wiring according to the present invention, a metal layer for plug is deposited on the entire structure in which the contact hole and the barrier metal layer thereon are formed, a photosensitive film is coated on the plug metal layer, and the patterned photosensitive film is patterned to form an upper portion of the contact hole. After forming the photoresist pattern covering the metal layer for the plug, the photoresist pattern is etched back using the photoresist pattern as an etch mask to remove the plug metal layer leaving only a certain thickness, and then removing the photoresist pattern and etching the entire surface of the plug metal layer. A plug whose surface is coincident with the surface of the barrier metal layer is formed, and then an upper second conductive layer is formed on the entire structure in which the plug is formed.

이때, 플러그용 금속층의 표면을 베리어 금속층의 표면과 일치시키기 위하여, 플러그용 금속층의 두께를 식각 타겟으로 하여 에치백할 수 있다.At this time, in order to match the surface of the plug metal layer with the surface of the barrier metal layer, the thickness of the plug metal layer may be etched back as an etching target.

여기서, 플러그용 금속층으로 텅스텐막으로, 베리어 금속층으로는 Ti/TiN으로 형성할 수 있다.In this case, the plug metal layer may be formed of a tungsten film and the barrier metal layer may be formed of Ti / TiN.

이때, 제1 도전층은 반도체 기판에 형성되어 있는 소스영역 또는 드레인영역과 전기적으로 연결하는 플러그를 형성한다.In this case, the first conductive layer forms a plug electrically connected to the source region or the drain region formed on the semiconductor substrate.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 다층 배선의 콘택 형성 방법을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.Next, a method of forming a contact for a multilayer wiring according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings so that a person skilled in the art may easily implement the contact.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 다층 배선의 콘택 형성 방법을 공정 순서에 따라 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a contact for a multilayer wiring according to an exemplary embodiment of the present invention in a process sequence.

먼저, 실리콘 기판(10) 위에 제1 배선층(20)을 형성하고, 그 위에 TEOS(thetraethyle orthosilicate)막 또는 BPSG막 등으로 층간 절연막(30)을 형성한 다음, 기계 화학적 연마를 실시하여 층간 절연막(30)을 평탄화한다. 다음, 감광막(도시하지 않음)을 도포하고, 층간 절연막(30)을 패터닝하여 제1 배선층(20)의 일정 영역이 드러나도록 콘택 홀을 형성한다.First, the first wiring layer 20 is formed on the silicon substrate 10, an interlayer insulating film 30 is formed thereon with a tetraethyle orthosilicate (TEOS) film, a BPSG film, or the like, and then subjected to mechanical chemical polishing to perform an interlayer insulating film ( Flatten 30). Next, a photoresist film (not shown) is applied, and the interlayer insulating film 30 is patterned to form a contact hole so that a predetermined region of the first wiring layer 20 is exposed.

이후, 도 1a에 도시한 바와 같이, 티타늄(Ti)/질화 티타늄(TiN)으로 베리어 금속층(40)을 형성한 다음, 텅스텐 등으로 이루어진 플러그(Plug)용 금속층(50)을 증착한다.Thereafter, as shown in FIG. 1A, the barrier metal layer 40 is formed of titanium (Ti) / titanium nitride (TiN), and then a metal layer 50 for plug (Plug) made of tungsten or the like is deposited.

이어, 감광막(도시하지 않음)을 도포하고 패터닝하여, 도 1b에 도시한 바와 같이, 콘택 홀에 대응되는 부분의 플러그용 금속층(50) 위에 감광막 패턴(60)을 형성한다.Subsequently, a photoresist film (not shown) is applied and patterned to form a photoresist pattern 60 on the plug metal layer 50 in the portion corresponding to the contact hole, as shown in FIG. 1B.

다음, 도 1c에 도시한 바와 같이, 감광막 패턴(60)을 식각 마스크로 하여 플러그용 금속층(50)을 에치백한다. 이때, 베리어 금속층(40) 위의 플러그용 금속층(50)이 일정 두께(t1)가 되는 시점에서 식각을 정지한다.Next, as shown in FIG. 1C, the plug metal layer 50 is etched back using the photosensitive film pattern 60 as an etching mask. At this time, the etching is stopped when the plug metal layer 50 on the barrier metal layer 40 becomes a predetermined thickness t 1 .

이어, 감광막 패턴(60)을 제거하고, 콘택 홀에 대응되는 부분의 플러그용 금속층(50)의 두께(t2)를 식각 타겟(target)으로 하여 플러그용 금속층(50)을 에치백한다. 이렇게 하면 베리어 금속층(40) 위의 플러그용 금속층(50)은 오버 에치(over etch)가 되어 베리어 금속층(40)이 드러나게 된다. 이때, 베리어 금속층(40)과 플러그용 금속층(50) 사이의 식각 선택비를 조절하여 플러그용 금속층(50)이 콘택 홀 안쪽으로 과도하게 식각되지 않도록 하며 콘택부에서의 플러그용 금속층(50)의 표면이 베리어 금속층(40)의 표면과 평행이 되는 시점에서 식각을 정지하는 것이 바람직하다.Subsequently, the photosensitive film pattern 60 is removed, and the plug metal layer 50 is etched back using the thickness t 2 of the plug metal layer 50 corresponding to the contact hole as an etching target. In this case, the plug metal layer 50 on the barrier metal layer 40 becomes over etched to expose the barrier metal layer 40. At this time, the etching selectivity between the barrier metal layer 40 and the plug metal layer 50 is adjusted so that the plug metal layer 50 is not excessively etched into the contact hole and the plug metal layer 50 in the contact portion is not etched. It is preferable to stop the etching at the time when the surface becomes parallel to the surface of the barrier metal layer 40.

이렇게 하면, 도 1d에 도시한 바와 같이, 리세스가 없는 플러그(52)를 형성한다.This forms a recess 52 without a recess, as shown in FIG. 1D.

이후, 제2 배선층을 형성하기 위한 알루미늄막(도시하지 않음)을 증착한다.Thereafter, an aluminum film (not shown) for forming the second wiring layer is deposited.

이상에서는 배선과 배선을 연결하는 콘택부의 플러그를 예로 들어 설명하고 있으나 반도체 기판에 N형 또는 P형 불순물이 도핑되어 형성된 소스영역이나 드레인영역 금속 배선층을 전기적으로 연결하기 위한 비아부의 플러그에도 본 발명을 그대로 적용할 수 있다.In the above description, the plug of the contact portion for connecting the wiring is described as an example, but the present invention is also applied to the plug of the via portion for electrically connecting the source or drain region metal wiring layer formed by doping N-type or P-type impurities to the semiconductor substrate. You can apply it as it is.

이와 같이, 베리어 금속층(40) 위의 플러그용 금속층(50)을 에치백으로 일정 두께(t1)가 남도록 하고, 콘택 홀 또는 비아 홀에 대응되는 부분의 플러그용 금속층(50)의 두께(t2)를 식각 타겟(target)으로 에치백 함으로써 콘택부 또는 비아부의 플러그(52) 상부가 베리어 금속층(40)과 평행이 되도록 평탄화시킬 수 있다.In this manner, the plug metal layer 50 on the barrier metal layer 40 is etched back so that a predetermined thickness t 1 remains, and the thickness t of the plug metal layer 50 of the portion corresponding to the contact hole or the via hole remains. By etching back 2 ) to the etching target, the upper portion of the plug 52 of the contact portion or the via portion may be planarized to be parallel to the barrier metal layer 40.

이상에서와 같이, 본 발명에서는 플러그용 금속층을 일정 두께가 되는 시점에서 에치백을 정지하고, 콘택 홀 또는 비아 홀에 대응되는 부분의 플러그용 금속층의 두께를 식각 타겟(target)으로 하여 에치백 함으로써 콘택부 또는 비아홀에서의 플러그용 금속층의 표면 프로파일이 양호하게 할 수 있다. 따라서, 콘택 또는 비아 홀 부근에서의 배선층의 형태를 개선하여 접촉 저항치를 감소시킬 수 있고, 반도체 칩의 불량 발생을 줄일 수 있다.As described above, in the present invention, the etch back is stopped when the plug metal layer reaches a predetermined thickness, and the etch back is etched by using the thickness of the plug metal layer corresponding to the contact hole or the via hole as an etching target. The surface profile of the metal layer for plugs in the contacts or via holes can be made good. Therefore, the contact resistance value can be reduced by improving the shape of the wiring layer near the contact or via hole, and the occurrence of defects in the semiconductor chip can be reduced.

Claims (5)

하부 제1 도전층 위에 절연막을 증착하는 단계,Depositing an insulating film on the lower first conductive layer, 상기 절연막을 패터닝하여 상기 제1 도전층의 일부를 드러내는 콘택 홀을 형성하는 단계,Patterning the insulating layer to form a contact hole exposing a portion of the first conductive layer; 상기 콘택 홀이 형성된 전체 구조상에 베리어 금속층을 형성하는 단계,Forming a barrier metal layer on the entire structure in which the contact hole is formed; 상기 베리어 금속층 위에 플러그용 금속층을 증착하는 단계,Depositing a metal layer for a plug on the barrier metal layer; 상기 플러그용 금속층 위에 감광막을 도포하는 단계,Coating a photoresist film on the metal layer for plugs; 상기 감광막을 패터닝하여 상기 콘택 홀 상부의 플러그용 금속층을 덮는 감광막 패턴을 형성하는 단계,Patterning the photoresist to form a photoresist pattern covering the metal layer for the plug on the contact hole; 상기 감광막 패턴을 식각 마스크로 하여 상기 플러그용 금속층을 에치백하여 상기 플러그용 금속층을 일정한 두께만 남기고 제거하는 단계,Etching back the plug metal layer using the photoresist pattern as an etch mask to remove the plug metal layer, leaving only a predetermined thickness; 상기 감광막 패턴을 제거하고 상기 플러그용 금속층을 전면 에치백하여 플러그를 형성하는 단계,Removing the photoresist pattern and etching back the plug metal layer to form a plug; 상기 플러그가 형성되어 있는 전체 구조상에 상부 제2 도전층을 형성하는 단계Forming an upper second conductive layer on the entire structure in which the plug is formed 를 포함하는 반도체 소자의 플러그 형성 방법.Plug formation method of a semiconductor device comprising a. 제1항에서,In claim 1, 상기 플러그용 금속층을 전면 에치백하는 단계에서는 상기 콘택 홀 상부의플러그용 금속층 두께를 식각 타겟으로 하여 에치백하는 반도체 소자의 플러그 형성 방법.And etching the entire surface of the plug metal layer using the plug metal layer on the contact hole as an etch target. 제1항에서,In claim 1, 상기 플러그용 금속층으로 텅스텐막을 사용하는 반도체 소자의 플러그 형성 방법.A plug formation method for a semiconductor device using a tungsten film as the plug metal layer. 제1항에서,In claim 1, 상기 베리어 금속층은 Ti/TiN으로 형성하는 반도체 소자의 플러그 형성 방법.And the barrier metal layer is formed of Ti / TiN. 제1항 내지 제4항에서,The method of claim 1, wherein 상기 제1 도전층은 반도체 기판에 형성되어 있는 소스영역 또는 드레인영역인 반도체 소자의 플러그 형성 방법.And the first conductive layer is a source region or a drain region formed on the semiconductor substrate.
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