KR100303637B1

KR100303637B1 - 플라이백변성기

Info

Publication number: KR100303637B1
Application number: KR1019980039991A
Authority: KR
Inventors: 노부아키 이마무라; 야수히코 도다; 히사시 다키구치; 마사루 오무라; 다다오 나가이; 아키노부 다나카
Original assignee: 무라타 야스타카; 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 1997-09-29
Filing date: 1998-09-25
Publication date: 2001-11-14
Also published as: EP0905972A2; TW395076B; KR19990030162A; JPH11103574A; EP0905972A3

Abstract

본 발명에 따른 플라이백 변성기는 자체 크기를 소형화하고, 전원 회로 전체를 소형화시킬 수 있다. 이러한 플라이백 변성기는 출력 전압에 따르는 수평 구동 신호와 동조(synchronization)하여 1차 권선에 흐르는 전류를 차단하는 회로로서의 부(negative)귀환제어용 회로를 포함한 전원 회로에 적용되고, 1차 권선에 대한 2차 권선의 권수비를 80 이상으로 설정한다. 이에 의해서, 코어(core) 직경이 8.5㎜ 이하인 경우에도 코어의 상승 온도 △T를 35℃ 이하로 억제할 수 있다.

Description

플라이백 변성기{Flyback transformer}

본 발명은 컬러 CRT(브라운관) 디스플레이용의 고전압을 발생시키는 플라이백 변성기에 관한 것이다.

플라이백 변성기(flyback transformer)는 텔레비젼 수상기 및 컴퓨터 모니터에 이용하기 위한 컬러 CRT 디스플레이용의 양극 전압 등을 발생시키기 위한 고전압 발생회로로서 이용된다.

종래의 고전압 발생 회로의 일례를 도 7에 나타내고 있다. 구동 전원 3은 1차 권선 2의 일단과 접지와의 사이에 접속된다. 스위칭 소자로서의 트랜지스터 11은 1차 권선 2의 타단과 직렬로 접속되고, 댐퍼(damper) 다이오드 5와 공진 커패시터 6은 이 스위칭 소자에 병렬로 각각 접속된다. 플라이백 변성기 1의 2차 권선의 고전압 일단은 고전압 정류기 다이오드를 통해서 CRT의 양극에 접속된다. 제어 회로는 저항기 15와 16에 의해 분배된 전압을 입력하고 소정의 기준 전압으로 이것들을 비교하며, 고출력 전압이 안정되도록 구동 전원 3의 전압을 제어한다.

그러나, 이러한 구동 전원의 전압을 제어하기 위한 방법에서는, 제어 회로 내에서 제어 신호를 대용량 커패시터로 평활(smoothed)하여 구동 전원 전압을 발생시키기 때문에, 응답 속도가 느리다는 결점이 있다. 이러한 이유로 인하여, 어떠한 대책을 세우지 않으면, 휘도 변화가 심한 화상을 표시할 때에 화상 굴곡이 발생한다는 문제가 있다.

그 결과, 종래에는 하기와 같이, 플라이백 펄스(pulse)의 파형을 구형파(rectangular wave)에 근접시키기 위해서, 플라이백 변성기의 무효 전력을증가시키거나, 9차, 13차등의 고조파(harmonic wave)에 공진 주파수를 일치시켜서, 플라이백 변성기 자체의 레귤레이션(regulation) 특성을 개선하는 방법이 실시되어 왔다.

그러나, 상술한 방법과 같이 이러한 플라이백 변성기의 무효 전력을 증가시키면, 상기의 증가량에 대응하여 플라이백 변성기의 발열량이 증가된다. 따라서, 플라이백 변성기의 방열(heat-dissipation) 효과를 크게 하여 상승 온도를 억제하도록 대형의 코어(core)를 이용하게 되고, 결과적으로 플라이백 변성기 전체가 대형화한다는 문제가 있다.

한편, 고압 출력 전압을 안정화시키기 위하여 전원 회로측의 개선을 도모한 플라이백 변성기가 일본 무심사 특허 공보 2-222374호와 8-256476호에 개시되어 있다. 전자(the former)는 출력 전압에 따르는 수평 구동 신호와 동조(synchronization)하여 플라이백 변성기의 1차 권선에 공급되는 구동 전압을 PWM(펄스폭 변조) 제어하도록 한 것이다. 후자는 출력 전압에 따르는 수평 구동 신호와 동조하여 1차 권선 전류를 온/오프(ON/OFF) 제어하는 스위칭 소자의 ON 기간을 직접 PWM 제어하여 고압 출력 전압을 안정화 한 것이다. 이러한 전원 회로들은, 도 7에 도시한 종래의 전원 회로에서처럼 직류의 방법으로 구동전압을 조절하기 보다는, 평활 회로를 이용하지 않고 수평 구동 신호와 동조하여 1차측을 제어하기 때문에, 응답성이 매우 고속이라는 특징이 있다.

본 발명은 출력 전압에 따르는 수평 구동 신호와 동조하여 1차 권선에 흐르는 전류를 단속하는 회로의 부(negative) 귀환 제어를 실시하기 위한 회로를 포함하는 전원 회로에 접속되는 플라이백 변성기로서, 그 소형화를 도모하는 것을 목적으로 한다.

도 1은 본 발명의 실시예에 따른 플라이백 변성기가 적용되는 전원 회로의 일례를 나타낸다.

도 2는 도 1의 전원 회로의 각 부분의 파형을 도표로 나타낸다.

도 3은 본 발명에 따른 다른 전원 회로의 회로도이다.

도 4는 본 발명의 플라이백 변성기의 권수비와 손실과의 관계를 나타낸다.

도 5는 본 발명의 플라이백 변성기의 구성을 나타내는 회로도이다.

도 6은 본 발명의 플라이백 변성기의 코어(core) 직경과 온도 상승과의 관계를 나타낸다.

도 7은 종래의 전원 회로의 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

1 플라이백 변성기 2 1차 권선

3 구동 전원 5 댐퍼(damper) 다이오드

6 공진 커패시터 7 2차 권선

11 트랜지스터

상술한 목적을 실현하기 위하여, 본 발명은 컬러 CRT(브라운관) 디스플레이용의 플라이백 변성기로서, 상기 플라이백 변성기는, 1차 권선에 흐르는 전류를 단속하는 회로와; 상기 회로를 출력 전압에 따르는 수평 구동 신호와 동조하여 부귀환 제어(negative feedback control)하는 회로;를 포함한 전원 회로에 접속되며, 상기 1차 권선에 대한 2차 권선의 권수비가 80 이상으로 설정된다.

또한, 상기 부귀환 제어하는 상기 회로는 소정의 출력 전압에 따르는 상기 1차 권선에 흐르는 전류를 단속하는 스위칭 소자의 ON 기간을 PWM(펄스폭 제어) 제어하는 것을 특징으로 한다.

또한, 상기 1차 권선과 2차 권선에 감겨진 코어(core)의 직경은 10㎜ 이하인 것을 특징으로 한다.

게다가, 상기 컬러 CRT 디스플레이는 상기 수평 구동 신호의 최고 주파수가 115㎑ 이하인 멀티스캔-컴패터블(multiscan-compatible) 디스플레이인 것을 특징으로 한다.

본 발명의 상술한 목적과 그 외의 목적, 형태 및 신규한 특징들은 도면을 참조하는 하기의 상세한 설명으로부터 보다 명백하게 될 것이다.

본 발명의 플라이백 변성기가 적용되는 전원 회로의 구성을 도 1과 도 2를참조하여 설명한다.

도 1을 참조하면, 참조 부호 1은 플라이백 변성기이고, 이러한 플라이백 변성기 1의 1차 권선 2의 일단에 구동 전원 3을 접속하고, 1차 권선 2의 타단에 스위치 소자로서 MOS-FET(metal oxide semiconductor field-effect transistor; 이하, 간단히 "트랜지스터"하고 함) 11의 드레인(drain)을 접속하고, 트랜지스터의 소스(source)를 접지에 접속하고 있다. 트랜지스터 11의 드레인과 1차 권선 2와의 사이에는 트랜지스터 11에 직렬로 다이오드 26을 접속하고 있다. 1차 권선 2의 일단측에는 공진 커패시터 6의 일단을 접속하고, 그의 타단에 다이오드 12의 음극을 접속하고, 다이오드 12의 양극을 접지에 접속하고 있다. 다이오드 12와 공진 커패시터 6과의 접속부에는 다이오드 13의 양극을 접속하고, 다이오드 13의 음극을 1차 권선 2와 구동 전원 3과의 사이에 접속하고 있다. 플라이백 변성기 1의 2차 권선 7의 저압단측은 ABL(자동 휘도 제어 회로)측에 접속하고, 고압단측에는 분압 저항기 15와 16을 접속하고 있다. 이러한 분압 전압을 오피-앰프(operational amplifier) 17의 비반전 입력 단자에 인가하고 있다. 오피-앰프 17의 반전 입력 단자에는 기준 전원 18의 기준 전압을 인가하고 있다. 이러한 오피-앰프 17은 이것에 접속된 저항과 함께 오차 증폭 회로를 구성하고 있다. 오피-앰프 17의 출력 신호는 비교기(comparator) 20의 반전 입력 단자에 접속하고 있고, 비교기 20의 비반전 입력 단자에는 파형 성형 회로 21로부터의 신호를 인가하고 있다. 파형 성형 회로 21은 수평 구동 신호(HD신호)를 적분하여 램프(ramp) 파형을 생성한다. 구동 회로 22는 비교기 20의 출력 신호에 의해 트랜지스터 11의 스위칭(switching)을 실시한다.

도 2는 도 1에 도시한 회로 각부의 파형도이다. 이 전원 회로의 동작을 도 1과 도 2를 참조하여 설명하면, 우선 t0에서 트랜지스터 11이 ON될 때에, 구동 전원 3측으로부터 1차 권선 2를 통하고 트랜지스터 11을 통해서 접지측으로 전류가 흐른다. 이 1차 권선 2에 흐르는 전류는 도 2의 (e)에 도시한 바와 같이, 시간과 함께 증가하고, 이것이 1차 권선 2에 전자기 에너지로서 축적된다. 다음으로, t1에서 트랜지스터 11이 OFF되면, 1차 권선 2로부터 주로 공진 커패시터 6과 다이오드 13을 통하는 루트(route) 및 다이오드 26과 트랜지스터 11의 기생 용량을 통하는 루트로 전류가 흐르고, 1차 권선 2의 인덕턴스와 공진 커패시터 6의 정전용량과의 직렬 공진이 시작되며, 플라이백 펄스(flyback pulse)가 발생한다. 1차 권선 2의 전자기 에너지가 모두 공진 커패시터 6으로 이동한 후에, 다이오드 12, 공진 커패시터 6, 1차 권선 2를 순서대로 통과하여 구동 전원 3에 이르는 루트로 역전류가 흐르고, 공진 커패시터 6의 정전 에너지는 1차 권선 2의 전자기 에너지로 역변환되어 간다. 이 때에, 트랜지스터 11의 기생 용량에 축적된 전하(electric charge)는 다이오드 26에 의해서 1차 권선 2측으로는 유출되지 않는다. 이러한 다이오드 26은 외관상으로 트랜지스터 11의 기생 용량을 감소시키고 불필요한 펄스의 발생을 방지한다.

플라이백 펄스가 끝난 t2에서, 도 1에서의 A점의 전위가 0이 되고, 이 때의 댐퍼 다이오드 5가 ON되면, 접지측으로부터 댐퍼 다이오드 5를 통해서 1차 권선 2측으로 전류가 흐른다. 이러한 역전류의 흐름에 의해서 A점의 전위가 상승하여 t3에서 구동 전원 3의 전원 전압 E_B와 같은 전위가 되면, 댐퍼 다이오드 5는 OFF된다. 또한, 이 때에 클램핑(clamping) 회로 14에 의해서 공진 커패시터 6의 양단의 전압은 함께 구동 전원 3의 전원 전압 E_B로 고정되어 있기 때문에, 1차 권선 2측으로부터 공진 커패시터 6측으로 전류가 흐르지 않고, 불필요한 펄스 전압이 발생하지 않는다. 다음으로, t4의 시점에서 트랜지스터 11이 ON되면, A점이 접지됨으로써, 구동 전원 3측으로부터 1차 권선 2를 통하는 전류가 트랜지스터 11을 통해서 접지측으로 흐르고, 최초의 t0의 상태가 된다. 이후에는 이러한 동작을 반복한다.

구동 회로 22는 제어 회로로부터의 제어 신호에 의해서 트랜지스터 11을 ON/OFF한다. 이것에 의해 일정한 수평 구동 신호(HD신호)의 주기에서 소정의 ON시간으로 트랜지스터가 ON된다. 이러한 ON시간은 오피-앰프 17의 입력 전위차가 0이 되도록 부(negative) 귀환 제어되기 때문에, 출력 전압의 안정화가 도모된다.

도 3은 구동 전원 전압을 PWM제어하여 고압 출력 전압을 안정화시키도록 하는 다른 전원 회로를 나타내는 일례이다. 이러한 예에서는 플라이백 변성기 1의 1차 권선 2의 일단과 구동 전원 3과의 사이에 스위칭 트랜지스터 31을 접속하고 있다. 제어 회로는 저항기 15와 16에 의해서 분압된 전압을 입력하는 동시에 수평 구동 신호(HD신호)에 동조하여 스위칭 트랜지스터 31의 ON/OFF제어를 실시한다. 즉, 출력 전압의 검출치가 기준 전압보다 저하하는 만큼, 스위칭 트랜지스터 31의 ON시간을 길게 하도록 부귀환 제어하여 출력 전압의 안정화를 도모하고 있다. 또한, 스위칭 트랜지스터 31은 플라이백 기간(flyback period)이 시작되기 전에, 즉트랜지스터 11의 ON기간에 차단되도록 제어되기 때문에, 스위칭 트랜지스터 31이 OFF한 후에는, 다이오드 32를 사이에 두고 트랜지스터 11의 콜렉터(collector) 전류가 흐르게 된다. 제어 회로는 저항기 15와 16의 저항 분압 회로의 의해 검출된 전압이 기준 전압과 동일하게 되도록 스위칭 트랜지스터 31의 ON시간을 제어한다. 이에 의해서, 출력 전압의 안정화가 이루어진다.

다음으로, 상술한 전원 회로에 이용되는 플라이백 변성기의 구성에 관하여 설명한다.

상기 플라이백 변성기가 출력 전압에 따르는 수평 구동 신호에 동기하여 1차 권선에 흐르는 전류를 단속하는 회로를 부귀환 제어하는 전원 회로에 이용되는 경우, 본 발명에서는, 플라이백 변성기 자체에 레귤레이션을 발생시키지 않도록 하면서 플라이백 변성기를 소형화하며, 또한, 전원 회로 자체의 레귤레이션 특성을 이용함으로써 고전압을 발생하는 전원 회로 전체를 더욱 소형화할 수 있도록 한 것이다.

플라이백 변성기의 기능으로서, 고압을 발생시키기 위한 것이라는 점에만 고려한 경우에, 하기의 관계식:

V_cp= k ·E_B·t_on/L

= k ·I_p

H_v= n ·V_cp

이 성립한다. 여기에서, V_cp는 1차 권선 전류를 ON/OFF하는 트랜지스터 양단간의최대 전압, E_B는 구동 전원 전압, t_on은 트랜지스터의 ON시간, L은 1차 인덕턴스, I_p는 1차 권선의 최대 전류, H_v는 출력 전압, n은 1차 권선에 대한 2차 권선의 권수비를 나타낸다.

상술한 식을 다시 배열하면 하기와 같이 된다.

I_p= H_v/ n ·k

이것으로, 1차 권선에 대한 2차 권선의 권수비 n이 커지는 만큼 1차 권선으로 흐르는 최대 전류 I_p가 작아진다고 판단된다.

한편, 동손(core loss)은 일반적으로 히스테리시스손( hysteresis loss)과 와전류손(eddy-current loss)의 합이 되고, 하기와 같이 표현된다:

동손 = (afB_m+ bfB_m ²) + (kπ²f²B_m ²)

여기에서, B_m은 포화 자속 밀도, a,b,k는 각각 정수이다. 즉, 동손은 포화 자속 밀도 B_m의 함수가 된다. 포화 자속 밀도 B_m은 하기와 같이 표현된다:

B_m= LI_p/ SN1

여기에서, S는 코어 절단면, N1은 1차 권선의 권수이다. 결국, I_p가 작은 만큼 동손은 작게 된다.

한편, 동손이라는 전류 손실은 1차 권선의 실효 전류치의 함수로 나타내진다. 따라서, I_p가 작은 만큼 동손도 작게 된다.

이상의 관계로부터, 1차 권선에 대한 2차 권선의 권수비 n을 크게 하여 I_p를 작게 하고, 이에 의해서 전체의 동손을 억제하는 것이 가능하다.

그런데, 플라이백 변성기는 또 다른 손실로서 유전체 손실을 포함하고 있다. 이것은 코어에 대한 권선의 감겨진 구조 등의 기하학적인 구조에 의해 결정되지만, 권수비가 크게 되면 이러한 유전체 손실도 증가하게 된다. 즉, 상술한 동손과 유전체 손실은 트레이드-오프(trade-off)의 관계가 있다. 여기에서, 권수비 n과 플라이백 변성기 전체의 손실과의 관계를 도 4에 나타내고 있다. 이러한 권수비 n이 크게 되는 만큼 동손 P_c는 저하하고, 유전체 손실 P_e는 증가한다. 그러나, 유전체 손실 P_e는 P_c의 경우와 다르고, 플라이백 변성기 전체를 대형화하지 않고 어느 정도 삭감될 수 있다.

도 5는 유전체 손실을 삭감하는데 적합한 플라이백 변성기의 구조에 관한 회로도를 나타낸다. 플라이백 변성기 1의 2차 권선을 7a∼7e로 도시한 5층의 적층 권선으로 이루어져 있다. 이것은 원통형의 권선 코어에 2차 권선을 각각 감겨지고, 5층으로 겹쳐지면서 층과 층과의 사이에 다이오드를 접속하고 있다. 게다가, 2차 권선의 저압단에 다이오드 Do를 삽입하고 있다. 이러한 적층 권선 구조로 형성됨으로써 각 층간에서의 근접 위치에서의 전위차가 없게 되고, 2차 권선을 분할한 위치에 각각 다이오드를 삽입하며, 저압단측에 다이오드를 삽입함으로써, 2차 권선의 각 부분에서의 전압 분담이 균등하게 이루어진다. 이에 의해서 전체적으로 전압 불균형이 작아져서 유전체 손실이 작아진다. 따라서, 도 4에 도시된 점선과같이 플라이백 변성기 전체의 손실 P가 최소화되도록 하는 권수비 n을 최대로 할 수 있게 된다.

다음으로, 바람직한 권수비 n을 실험적으로 구하였고, 그 결과를 하기에 나타낸다.

여기에서, 플라이백 변성기의 구성은 하기와 같다.

권선 방식 : 적층권

층수 : 5층

코어 재료 : 저손실 재료

코어 형상 : 3557 형

코어 직경 : 8.5㎜

<입력 조건>

E_B: 87V

I_b: 336㎃

수평 구동 신호의 주파수 : 94㎑

<출력 조건>

출력 압력 : 25.5㎸

출력 전류 : 800㎂

상기의 조건하에서 권수비를 변경한 경우에 다양한 측정치의 측정 결과를 하기에 나타내고 있다.

권수비n	70	80	90	100	110
I_b(A)	0.512	0.510	0.502	0.500	0.495
I_p(A_opAC)	2.79	2.76	2.68	2.62	2.62
I_b+I_p(A)	3.302	3.270	3.182	3.120	3.115
효율OUT/IN(%)	60.12	60.38	61.32	61.59	62.16
V_cp(V_pp)	520	480	420	375	358
T_r(㎲)	1.50	1.60	1.73	1.88	2.05
T_on(㎲)	4.00	3.80	3.70	3.70	3.65
B_m(G)	1511	1497	1456	1428	1426
ΔT (℃)	37.2	34.9	32.0	32.3	30.5

상술한 표에서, I_b는 1차 권선 전류의 DC성분, I_p는 1차 권선의 최대 전류(zero-peak AC components), V_cp는 트랜지스터 양단의 최대 전압, T_r은 플라이백 펄스폭, T_on은 트랜지스터 ON시간, ΔT는 60℃ 분위기에서의 코어의 상승 온도이다. 이것들 모두는 도 1에 도시한 전원 회로에 적용한 예이다. 이러한 결과로부터, 권수비 n이 70으로부터 110까지 증가한 만큼, 코어의 상승 온도 ΔT가 작게 된다는 것을 확인할 수 있다. 이러한 권수비 n을 크게 하는 만큼 I_p가 저하하기 때문에, ΔT가 작아진다.

하나의 기준으로서, 실제의 텔레비전 수상기나 컴퓨터 모니터 장치에서는, 60℃의 분위기하에서 ΔT를 35℃ 이하로 억제하는 것이 실용상 바람직하다.

상술한 결과에서는 권수비 n을 80 이상으로 설정한다. 또, 상술한 데이터로부터 n=120으로 하면 ΔT는 더욱 저하할 것이라고 추정된다. 그러나, 권수비를 상당히 크게 설정하면 권수(number of turns)가 증가하기 때문에, 권폭이나 층수가 증가하게 된다. 이것은 플라이백 변성기 전체의 대형화를 유발하고, 비용 증가를유도한다. 따라서, 권수비 n은 이러한 점을 고려하여 결정한다. 현재의 조건에서는 n=120 정도까지가 실용적인 것으로 생각된다.

다음으로, 권수비 n을 변화시키면서 코어 직경을 변화시킬 때의 코어의 상승 온도 ΔT를 측정한 결과를 도 6에 나타내고 있다. 도 6에서 "+B 제어"는 도 7에 도시한 종래의 제어 방식에서 권수비 n이 60인 종래의 플라이백 변성기를 이용한 예이고, 여기에서는 비교예로써 도시되어 있다. 코어 직경을 12㎜ 이상으로 한 경우에, 어느 경우에 있어서도 ΔT가 35℃ 이하로 억제되지만, 예를 들어 코어 직경이 9.5㎜인 경우에, 권수비 n을 60으로 설정하면 ΔT가 35℃를 초과하기 때문에, 통상은 종래의 플라이백 변성기를 사용할 수 없다. 물론, +B 제어하에서는 더욱 온도 상승이 커서 종래의 플라이백 변성기를 사용할 수 없다. 코어 직경이 9.5㎜인 경우에 권수비 n을 70 이상으로 설정하면, ΔT는 35℃ 이하로 억제된다. 코어 직경을 10㎜로 설정하면, 권수비 n이 70인 경우에도 코어의 온도 상승에 여유가 있다고 판단된다. 코어 직경이 8.5㎜인 경우에, 권수비를 80 이상으로 설정하면, 어느 경우에도 ΔT는 35℃ 이하가 된다. 게다가, 코어 직경이 8㎜인 경우에도 권수비를 90 이상으로 설정하면, ΔT는 35℃ 이하가 되어 이러한 플라이백 변성기를 사용할 수 있다고 판단된다.

상술한 예에서는, 수평 구동 신호의 주파수가 94㎑의 조건으로 측정하였지만, 수평 구동 신호의 주파수가 높아지는 만큼 동손(특히 와전류손)이 증가하고, 수평 구동 신호의 주파수가 저하하는 만큼 동손이 감소한다. 따라서, 수평 구동 신호의 주파수가 95㎑ 이하인 조건하에서는, 코어 직경을 더욱 작게 하여도 ΔT를억제할 수 있다.

수평 구동 신호의 주파수가, 현재 일반적으로 사용되고 있는 멀티스캔-컴패터블(multiscan-compatible) 컬러 CRT 디스플레이의 최고 주파수 115㎑의 조건에서는, 상술한 측정 결과보다 ΔT가 적게 증가하지만, 코어 직경을 10㎜로 설정하고 권수비를 80으로 설정함으로써, ΔT를 35℃ 이하로 억제할 수 있었다. 따라서, 권수비를 80 이상으로 설정하면 직경이 10㎜ 이하인 코어를 이용하는 경우에도, 수평 구동 신호의 최대 주파수가 115㎑인 멀티스캔-컴패터블 컬러 CRT 디스플레이에 적용할 수 있다.

본 발명에 따르면, 코어 직경을 작게 하여도 코어의 온도 상승을 충분히 억제할 수 있고, 전체적으로 소형인 플라이백 변성기를 얻을 수 있다.

본 발명에 따르면, 단일의 스위칭 소자를 이용하여 플라이백 변성기의 1차 권선 전류를 ON/OFF 제어할 수 있기 때문에, 부품 개수를 적게 할 수 있고, 본 발명의 플라이백 변성기 뿐만 아니라 전원 회로 전체를 소형화할 수 있다.

본 발명에 따르면, 코어의 직경을 제한함으로써, 고정된 온도 상승 범위 내에서 플라이백 변성기 전체를 소형화할 수 있다.

본 발명에 따르면, 소형화되는 플라이백 변성기를 이용함으로써, 수평 구동 신호의 주파수가 일반적으로 높아지는 멀티스캔-컴패터블 컬러 CRT 디스플레이에 이용하는 경우에도, 소형의 전원 회로를 구성할 수 있다.

이상에서, 본 발명을 특정 구현예들을 참조하여 설명하였지만, 본 발명의 기술적 요지를 벗어나지 않는 다양한 형태의 구현예들이 구성될 수 있다. 즉, 본 발명이 본 명세서에 설명된 특정 구현예에 제한되지 않는다는 것이 명백하다. 반대로, 본 발명은 첨부한 특허청구범위 내에서 가능한 다양한 변형과 동등한 구성을 포함한다. 그러므로, 첨부한 특허청구범위는 이러한 변형들, 동등한 구성 및 효과들을 모두 포함하도록 광범위하게 해석될 수 있다.

Claims

컬러 CRT(브라운관) 디스플레이용의 플라이백 변성기로서,

1차 권선에 흐르는 전류를 단속하는 회로; 및

상기 회로를 출력 전압에 따르는 수평 구동 신호와 동기화(synchronization)하여 부 귀환 제어(negative feedback control)하는 회로;를 포함하는 전원 회로에 접속되며,

상기 1차 권선에 대한 2차 권선의 권수비가 80 이상으로 설정되는 것을 특징으로 하는 컬러 CRT 디스플레이용 플라이백 변성기.
제1항에 있어서, 상기 부(negative) 귀환 제어하는 회로는 소정의 출력 전압에 따르는 상기 1차 권선에 흐르는 전류를 단속하는 스위칭 소자의 ON 기간을 PWM(펄스폭 제어) 제어하는 것을 특징으로 하는 컬러 CRT 디스플레이용 플라이백 변성기.
제1항에 있어서, 상기 1차 권선과 2차 권선에 감겨진 코어(core)의 직경은 10㎜ 이하인 것을 특징으로 하는 컬러 CRT 디스플레이용 플라이백 변성기.
제3항에 있어서, 상기 컬러 CRT 디스플레이는 상기 수평 구동 신호의 최고 주파수가 115㎑ 이하인 멀티스캔-컴패터블(multiscan-compatible) 디스플레이인 것을 특징으로 하는 컬러 CRT 디스플레이용 플라이백 변성기.