KR100301359B1 - 액정 표시 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 TFT를 포함하는 액정 표시 장치의 제조에 있어서, 배리어형 양극 산화막에 생기는 핀홀의 발생을 억제하고, 또한 다공질 양극 산화막을 에칭 제거할 때에 게이트 전극 패턴에 대하여 선택성을 나타내는 습식 에칭 처리에 관한 것이다.
본 발명의 해결 수단으로는 상기 다공질 양극 산화막의 에칭을, 양극 산화를 위하여 서로 전기적으로 접속된 상태로 형성된 게이트 전극 패턴을 개개의 패턴으로 분단하는 공정 후에 실행하고, 또는 다공질 양극 산화막을 에칭 처리 할 때에 인산에 산화Cr을 0.03 중량% 이상의 농도로 함유하는 에칭제를 사용하는 것이다.
Description
본 발명은 일반적으로 액정 표시 장치에 관한 것으로, 특히 A1 또는 Al 합금으로 된 게이트 전극 패턴을 사용한 액정 표시 장치의 제조 방법에 관한 것이다.
액정 표시 장치는 컴퓨터를 비롯한 정보 처리 장치에 있어서, 소형이고 저소비 전력의 화상 표시 장치로서 널리 사용되고 있다.
특히 고품질의 컬러 표시를 실현하기위해, 액정 표시 장치 중의 개개의 화소 전극을 구동하는 소위 액티브 마트릭스(active matrix) 구동 방식의 액정 표시 장치가 널리 사용되고 있다. 이러한 액티브 마트릭스 구동 방식의 액정 표시 장치에서는 각각의 화소 전극을 온오프 제어하기 위하여, 개개의 화소 전극에 대응하여 액정 패널을 구성하는 유리 기판 위에 TFT가 설치된다.
종래부터 이러한 TFT의 게이트를 구성하는 도체로는 안정적으로 수율이 좋게 형성 가능한 Cr이 사용되고 있지만, 최근의 대면적 액정 표시 장치에는 게이트 전극으로서, 보다 저항치가 낮은 Al 또는 Al 합금을 사용하는 것이 유리하다. 그러나 Al 또는 Al 합금에 의해 게이트를 형성하는 경우, 힐록(hillock)에 의한 돌기 형성이 현저하게 발생하는 문제점이 있다. 힐록은 다결정 Al 게이트를 구성하는 Al의 결정입자가 TFT 형성시의 열처리에 의해 응력을 완화하도록 이동함으로써 발생한다.
도1은 종래의 액티브 마트릭스 구동형 액정 표시 장치(10)의 구성을 나타낸다.
도1을 참조하면, 액정 표시 장치(10)는 다수의 TFT 및 이것에 협동하는 투명화소 전극을 담지하는 TFT 유리 기판(11)과, 상기 TFT 기판(11) 위에 형성된 대향 유리 기판(12)으로 되어 있고, 기판(11) 과 (12) 사이에는 액정층(1)이, 도시하지 않은 실링 부재에 의해 봉입되어 있다. 액정 표시 장치(10)에서는, 상기 투명 화소 전극을 대응하는 TFT를 통하여 선택적으로 구동시킴으로써, 액정층내에서 상기 선택된 화소 전극에 대응하여 액정 분자의 배향을 선택적으로 변화시킨다. 또한 유리 기판(11,12)의 외측에는 각각 도시하지 않은 편광판이 직교 니콜상태로 배설되어 있다. 또한 유리 기판(11,12)의 내측에는 액정층에 접하도록 분자 배향막이 형성되어 액정 분자의 배향 방향을 규제한다.
도2는 상기 TFT 유리 기판(11)의 일부를 확대하여 나타낸다.
도2를 참조하면, 상기 유리 기판(11) 위에는 주사 신호를 공급받는 다수의 패드 전극(11A) 및 이것으로부터 연재하는 다수의 주사 전극(11a)과, 화상 신호를 공급받는 다수의 패드 전극(11B) 및 이것으로부터 연재하는 다수의 신호 전극(11b)이, 주사 전극(11a)의 연재 방향과 신호 전극(11b)의 연재 방향이 거의 직교하도록 형성되어 있고, 상기 주사 전극(11a)과 상기 신호 전극(11b)의 교점에는 TFT(11C)가 형성되어 있다. 또한 상기 기판(11) 위에는 각각의 TFT(11C)에 대응하여 투명 화소 전극(11D)이 형성되어 있고, 각각의 TFT(11C)는 대응하는 주사 전극(11a) 위의 주사 신호에 의해 선택되고, 대응하는 신호 전극(11b) 위의 화상 신호에 의해 협동하는 투명 화소 전극(11D)을 구동한다.
도3은 종래의 TFT(11C)의 구성을 나타낸다.
도3을 참조하면, TFT(11C)는 상기 TFT 유리 기판(11)에 대응하는 유리기판(21) 위에 형성되고, 상기 유리 기판(21) 위에 형성된 두께 약 200 ㎚의 SiO2막(22)과, 상기 SiO2 막(22) 위에 형성된 두께 45 ㎚의 B 도프 폴리실리콘 패턴으로 된 활성 영역(23)과, 상기 활성 영역(23) 위에 형성된 두께 약 120㎚의 SiO2게이트 절연막(24)과, 상기 게이트 절연막(24) 위에 형성된 Al 또는 Al-Sc 이나 Al-Nd 등의 Al 합금으로 된 두께 약 300㎚의 게이트 전극(25)으로 되고, 상기 게이트 전극(25)은 두께 약 10㎚의 치밀한 양극 산화 Al2O3막(26)으로 덮혀 있다. 상기 게이트 전극(25) 및 양극 산화 Al2O3막(26)은 상기 절연막(24)의 일부를 덮고, 상기 활성 영역(23) 내에는 상기 게이트 절연막(24)의 외측에 n+형의 확산 영역(23A,23B)이 형성된다. 또한 상기 활성 영역(23) 내에는 상기 양극 산화 Al2O3막(26)의 외측에서 상기 n+형의 확산 영역(23A)의 내측 부분에 LDD 구조를 특징짓는 n-형 옵셋 확산 영역(23C)이, 또한 상기 양극 산화 Al2O3막(26)의 외측에서 상기 n+형 확산 영역(23B)의 내측 부분에는 마찬가지로 LDD 구조를 특징짓는 n-형 옵셋 확산 영역(23D)이 형성된다.
도3의 TFT에 있어서, 상기 게이트 전극(25)에는 도2의 주사 전극(11a)이 접속 되고, 한편 상기 n+형의 확산 영역(23A,23B)의 한쪽에 상기 신호 전극(11b)이 접속된다. 또한 상기 n+형의 확산 영역(23A,23B)의 다른 쪽에는 도2의 투명 화소전극(11D)이, 도시하지 않은 보호 절연막에 형성된 컨택트 홀을 통하여 컨택트한다.
도4a ~ 도4d 및 도5e ~ 도5f는 도3의 TFT 제조 공정을 설명한다.
도4a를 참조하면, 상기 유리 기판(21) 위에는 상기 SiO2막(22) 및 B를 도프한 무정형 Si 막이 플라즈마 CVD법에 의해 순차적으로 퇴적되고, 또한 퇴적된 상기 무정형 Si 막을 엑시머 레이저에 의해 200℃에서 열처리하여 결정화시킴으로써, 폴리실리콘 막을 형성한다. 또한 상기 폴리실리콘 막을 CF4와 O2를 사용한 RIE 프로세스에 의해 패터닝하여 상기 활성 영역(23)을 형성한다.
다음에, 상기 SiO2막(22) 위에, 상기 폴리실리콘 활성 영역(23)을 덮어서 상기 게이트 산화막(24)을 구성하는 SiO2막(24A)을 TEOS를 사용한 플리즈마 CVD법에 의해 퇴적하고, 또한 그 위에 상기 게이트 전극(25)에 대응하는 Al 또는 Al 합금으로 된 도체층(25A)을 스퍼터링에 의해 형성하여, 상기 도체층(25A)의 표면에 두께 약 10㎚의 치밀한 양극 산화막(28A)을 형성한다. 상기 양극 산화막(28A)은 예를들면 주석산 암모늄과 에틸렌글리콜의 혼합 용액 중에서, 정전압 모드로 상기 도체막(25A)의 양극 산화를 행함으로써 형성된다. 이와 같이 형성된 양극 산화막(28A)은 치밀하며 일반적으로 배리어 AO라 불리운다. 양극 산화막(28A)은 일반적으로 Al의 에칭에 사용되는 A1 혼산으로 불리는 인산(H3PO4)을 주성분으로 하고, 초산 및 질산을 더 함유하는 에칭제에 대하여 Al과 같은 정도의 에칭 속도를 나타낸다.
다음에 도4b의 공정에서는, 상기 양극 산화막(28A) 위에 레지스트 패턴(29)을 형성하고, 상기 레지스트 패턴(29)을 마스크로 상기 양극 산화막(28A) 및 그 밑의 도체층(25A)을 A1 혼산을 사용한 통상 45℃의 습식 에칭법으로 패터닝하여 상기 레지스트 패턴(29)에 대응한 양극 산화막 패턴(28B) 및 도체 패턴(25B)을 형성한다.
또한 도4c의 공정에서는, 상기 레지스트 패턴(29) 밑에 노출하고 있는 양극 산화막 패턴(28B)의 오버 행(over hang)부를 습식 에칭에 의해 제거하고, 또한 도4b의 구조에 대하여 옥살산 용액 중에서 정전류 모드로 양극 산화를 행하여, 상기 도체 패턴(25B)의 양측에 다공질의 양극 산화막(27A,27B)을 형성한다. 상기 양극 산화막(27A,27B)의 형성에 수반하여 상기 도체 패턴(25B) 중, 양극 산화막(27A,27B) 사이의 영역(25C)에는 잔류하고 있는 Al 또는 Al 합금으로 도체 패턴이 형성된다. 상기 다공질의 양극 산화막(27A,27B)은 일반적으로 포러스 AO라고 불리우며, Al 혼산에 용해된다. 한편 상기 양극 산화막 패턴(28B)의 오버 행부 의 에칭은 후술하는 Cr 혼산을 사용하여 약 65℃에서 행한다.
또한 도4d의 공정에서는, 상기 도4c의 구조 중의 상기 레지스트 패턴(29)을 제거하고, 또한 상기 양극 산화막(27A,27B) 및 그 사이의 Al 영역(25)을 마스크로, 상기 SiO2막(24A)을 건식 에칭하여 도3의 게이트 절연막(24)을 형성한다. 다음에 이렇게 하여 얻은 구조에 대하여, 상기 양극 산화막(28A)을 형성할 때와 실질적으로 동일한 조건으로 다시 양극 산화를 행하여 상기 영역(25C) 내에, 상기 양극 산화막(28A)과 마찬가지로 치밀한 배리어형 양극 산화막을 도3의 상기 양극산화막(26)으로서 형성한다. 상기 양극 산화막(26)의 형성에 수반하여 상기 게이트 전극(25)이 도3에 나타난 바와 같이 상기 배리어형 양극 산화막(26)으로 덮힌 상태로 형성된다.
다음에 도5e의 공정에서는, 상기 다공질 양극 산화막(27A,27B)을 그 위의 양극 산화막(28B)의 일부와 함께 상기 Al 혼산을 사용하여, 통상 45℃에서 에칭 제거하여 상기 배리어형 양극 산화막(26)의 외측에 상기 게이트 절연막(24)을 노출한다. 또한 도5f 공정에서는, 상기 게이트 전극(25) 및 게이트 전극 위의 양극 산화막(26)을 마스크로 상기 활성 영역(23) 내에 P 또는 As 이온을 주입하여 다시 열처리 함으로써 상기 n+형 확산 영역(23A,23B)이 상기 게이트 절연막(24)의 외측에 형성된다. 상기 활성 영역(23) 내에는 동시에 상기 게이트 절연막(24)을 통해서도 이온 주입을 할 수 있으므로, 상기 확산 영역(23A)에 인접하여 LDD 영역(23C)이, 또한 상기 확산 영역(23B)에 인접하여 LDD 영역(23D)이 형성된다.
도4a ~ 도5f의 공정에서는, 상기 게이트 전극(25)이 배리어형 양극 산화막(26)에 의해 덮여 있으므로 상기 확산 영역(23A,23B) 또는 LDD 영역(23C,23D)을 형성할 때에 상기 활성 영역(23)에 열처리를 하여도 게이트 전극(25) 중의 힐록 발생은 최소한으로 억제된다.
그런데 도4c 또는 도4d의 양극 산화공정에서는, 상기 도체 패턴(25B,25C)에 전류를 흘릴 필요가 있기 때문에, 도6에 나타난 바와 같이 도2의 유리 기판(11)에 대응하는 기판(21) 위의 복수의 도체 패턴(25B)을 도체 패턴(25D)에 격자상으로 접속해 둔다. 이 도체 패턴(25D)은 도4b의 공정에서 도체 패턴(25B)과 일체적으로 형성되지만, 도5e의 공정 후에 도6의 구조 위에 레지스트 마스크(32)를 형성하고, 상기 레지스트 마스크(31) 중에 형성된 창(31A)에서 에칭을 함으로써 부수하는 양극 산화막과 함께 에칭 제거된다. 상기 에칭 결과, 게이트 전극 페턴(25)이 서로 분리된다. 단 도6의 상태에서는, 도시하지 않았으나 도체 패턴(25B,25D) 위에는 도4b에 나타나는 양극 산화막(28B)이 형성되어 있다.
도7은 상기 레지스트 마스크(31)를 사용한, 상기 도체 접속부(25D)의 에칭을 나타낸다.
도7을 참조하면, 에칭 결과, 상기 도체 접속부(25D)는 상기 레지스트 마스크(31) 중의 창(31A)에 대응하여 Al 패턴((25D)1) 및Al 패턴((25D)2)으로 분할되고, 또한 상기 도체 접속부(25D) 위의 양극 산화막(28B)도 양극 산화막((28B)1) 및 양극 산화막((28B)2)로 분할된다. 그 때 상기 치밀한 양극 산화막(28B)은 Cr 혼산이라 불리는, 상기 Al 혼산에 CrO3을 첨가한 조성의 인산계 에칭제에 의해 통상 65℃의 온도에서 습식 에칭되고, 한편 그 밑의 도체 접속부(25D)는 상기 Al 혼산에 의해 통상 약 45℃의 온도에서 습식 에칭 된다.
그런데 최근의 대면적 액정 표시 장치에 사용되는 기판에서는 에칭 잔사를 억제하기 위하여 에칭 시간을 길게 할 필요가 있지만, 이러한 경우, 도7에 나타난 바와 같이 Al 도체 접속부(25D)는 실질적인 측면 방향 에칭을 받아서, 그 결과 상기 양극 산화막((28B)1,(28B)2)이 상기 도체 패턴((25D)1,(25D)2) 위에 각각 1~2㎛의 오버 행을 형성하게 된다. 도7의 공정의 결과, 도5e의 게이트 전극(25)이 다른 게이트 전극(25)으로부터 전기적으로 분리된다.
도8은 도7의 에칭 공정을 특히 대면적의 유리 기판 위에 형성된 도체 접속부(25B)에 대하여 적용한 경우를 나타낸다.
도8을 참조하면, 상기 도체 접속부(25D)가 형성된 부분에서, 도7의 분리 공정의 결과, 상기 게이트 전극 패턴(25)의 폭이 매우 감소하는 것이 발견되었다. 이러한 게이트 전극 패턴(25)의 폭 감소가 발생하면, 액정 표시 장치의 수율이 저하하고, 또한 신뢰성도 저하한다. 단 도8의 공정은 도5e 공정후에 실행되므로, 기판 위의 도체 패턴은 도6에 나타난 도체 패턴(25B)이 아니고, 게이트 전극패턴(25)으로 변화하고 있다. 상기 게이트 전극 패턴(25)에 수반하는 양극 산화막(26)은 도8에서는 간략화 하기 위해, 그 도시를 생략하고 있다.
도9a, 도9b는 이러한 게이트 전극 패턴(25)의 이상 발생 중 가능한 모델의 하나를 나타낸다. 단 도9a, 도9b 중에서 앞에 설명한 부분에는 동일한 부호를 붙이고 그 설명을 생략한다.
도9a를 참조하면, 도7의 공정에서의 상기 Al 도체 접속부(25D)의 습식 에칭의 결과, Al 패턴((25D)1)또는 ((25D)2)의 가장자리부는 레지스트 패턴(31)의 밑에서 상기 레지스트 개구부(31A)로부터 깊게 후퇴하여 위치하고 있지만, 그 결과 상기 Al 패턴((25D)1) 위에는 긴 배리어막((28B)1)의 오버 행이 형성되어 버린다. 이 때문에 도9b와 같이 박리액을 사용하여 레지스트 패턴(31)을 박리한 경우, 상기 배리어막의 오버 행((28B)1)은 상기 기판(21)을 덮은 SiO2막 위에 늘어져 버리고, 이것에 수반하여 늘어진 오버 행((28B)1)과 SiO2막(22) 사이에 상기 박리액이 갇혀버리는 상태가 발생한다. 박리액 자체에 의한 Al의 에칭은 거의 발생하지 않으나, 박리액이 이와같이 갇히면 물과 혼합하여, Al 패턴((25D)1) 또는 ((25D)2) 의 측벽면을 큰 에칭 속도로 에칭하는 것으로 생각된다.
또한 종래는 도7의 분리공정 보다도 먼저 상기 도5e의 공정을 행하고, 그 때 상술한 바와 같이 상기 다공질 양극 산화막(28A,27B)을 Al 혼산을 사용하여 에칭 제거했지만, Al 혼산은 금속 Al도 용해하기 때문에 이같은 공정에서는 도10에 나타난 바와 같이 치밀한 양극 산화막(26)에 핀홀(26X)이 형성된 경우, 그 밑의 게이트 전극 패턴(25)도 Al 혼산에 의해 에칭되어 버리는 문제가 발생한다. 이런 현상도 또한 대면적의 기판에서 현저히 나타나지만, 본 발명의 발명자는 핀홀(26X)의 형성이 도5e의 공정과 같이 상기 다공질 양극 산화막(27A,27B)의 에칭을 상기 게이트 전극(25)을 상기 접속 도체부(25D)에 의해 상호 접속한 상태에서 행한 경우에, 특히 현저히 나타나는 것을 발견하였다. 이 원인은 아직 해명되어 있지 않으나, 핀홀(26X)의 형성시에 상기 접속 도체부(25D)를 흐르는 전류에 의해 어떤 화학반응이 관여하고 있는 것으로 생각된다.
상기 게이트 전극 패턴(25)에 핀홀 등의 결함이 발생하면, 게이트의 단선 등, 심각한 수율 저하 또는 신뢰성 저하가 발생한다.
그래서 본 발명은 상기 과제를 해결한, 신규이고 유용한 액정 표시 장치 및그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 TFT를 포함한 액정 표시 장치를 높은 수율로 형성할 수 있는 액정 표시 장치의 제조 방법 및 액정 표시 장치를 제공하는 것이다.
도1은 종래의 액정 표시 장치를 나타내는 개관도.
도2는 도1의 액정 표시 장치 일부를 확대하여 나타내는 도면.
도3은 도1의 액정 표시 장치에 사용되는, LDD 구조를 갖는 박막 트랜지스터의 구성을 나타내는 도면.
도4a ~ 도4d는 종래의 박막 트랜지스터 제조 공정을 나타내는 도면(그 1).
도5e 및 도5f는 종래의 박막 트랜지스터 제조 공정을 나타내는 도면(그 2)
도6은 종래의 액정 표시 장치의 제조 공정에 사용되고 있는 양극 산화 공정을 나타내는 도면.
도7은 도6의 양극 산화 공정 후에 사용되는 도체 패턴의 분단 공정을 나타내는 도면.
도8은 종래의 액정 표시 장치의 제조 공정에서 발생하는 문제점을 설명하는 도면.
도9a 및 도9b는 도8에서 설명한 문제가 발생하는 기구를 설명하는 도면.
도10은 종래의 액정 표시 장치의 제조 공정에서 발생하는 다른 문제점을 설명하는 도면.
도11a 및 도11b는 본 발명의 제1 실시예에 의한 액정 표시 장치의 제조 공정을 나타내는 도면(그 1).
도12c ~ 도12e는 본 발명의 제1 실시예에 의한 액정 표시 장치의 제조 공정을 나타내는 도면(그 2).
도13은 도12c의 공정을 상세하게 나타내는 도면.
도14a 및 도14b는 본 발명의 제2 실시예의 원리를 설명하는 도면(그 1)
도15a ~ 도15는 본 발명의 제2 실시예의 원리를 설명하는 도면(그 2).
도16은 본 발명의 제2 실시예의 원리를 설명하는 도면(그 3).
도17a ~ 도17c는 본 발명의 제2 실시예에 의한 액정 표시 장치의 제조 공정을 나타내는 도면.
도18은 본 발명의 제2 실시예에 의해 제조된 액정 표시 장치의 일부를 나타내는 도면.
부호의 설명
(1) 액정층
(11) TFT 기판
(11A),(11B) 단자 전극
(11C) TFT
(11D) 투명 화소 전극
(11a) 주사 전극
(11b) 신호 전극
(12) 대향 기판
(21),(41) 유리 기판
(22),(42) SiO2막
(23),(43) 폴리실리콘 패턴
(24),(44) 게이트 절연막 패턴
(24A) 게이트 절연막
(25),(45) 게이트 전극 패턴
(25A) Al 층
(25B) 도체 패턴
(25D).((25D)1),((25D)2),(45A),(45B) 도체 접속부
(26),(28),(28A),(28B),(46) 배리어형 양극 산화막
(26X) 핀홀
((28B)1),((28B)2),(46A),(46B) 배리어형 양극 산화막 패턴
(27A),(27B) 다공질 양극 산화막
(29),(31),(48) 레지스트 패턴
(31A),(48A) 창
(45Ao),(45Bo) 보호 산화막
본 발명은 상기의 과제를,
청구항 1에 기재한 바와 같이,
제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 박막 트랜지스터와, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,
상기 제1 기판 위에 반도체층을 형성하는 공정과,
상기 반도체층 위에 절연막을 형성하는 공정과,
상기 절연막 위에 배선 금속층을 형성하는 공정과,
상기 배선 금속층 표면을 양극 산화하여 배리어형 제1 양극 산화막을 형성하는 공정과,
상기 제1 양극 산화막의 형성 공정 후, 상기 배선 금속층을 패터닝하여, 상기 박막 트랜지스터의 게이트 전극 패턴과 상기 게이트 전극 패턴으로부터 상기 제1 기판 위에 연재하고 다른 박막 트랜지스터의 게이트 전극 패턴에 이르는 도체 접속부로 되고, 1쌍의 가장자리부에 획정된 도체 패턴을 형성하는 공정과,
상기 도체 패턴의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부의 각각에 다공질의 제2 양극 산화막을 형성하는 공정과,
상기 다공질의 제2 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부 각각에서 상기 다공질의 제2 양극 산화막의 내측에 배리어형의 제3 양극 산화막을 형성하는 공정과,
상기 제3 양극 산화막의 형성 공정 후, 상기 도체 패턴 중, 상기 도체 접속부를 에칭에 의해 제거하여 상기 박막 트랜지스터의 게이트 전극 패턴을 상기 다른 박막 트랜지스터의 게이트 전극 패턴으로부터 분리하는 공정과,
상기 분리 공정 후, 상기 제2 양극 산화막을 에칭에 의해 제거하는 공정으로 된 것을 특징으로 하는 액정 표시 장치의 제조 방법에 의해, 또는
청구항 2에 기재한 바와 같이,
상기 분리 공정에서, 상기 에칭 공정은 상기 도체 접속부를 덮은 상기 제1 양극 산화막을 제1 에칭제에 의해 제거하는 공정과, 상기 도체 접속부를 제2 에칭제에 의해 에칭 제거하는 공정을 포함하고, 또한 상기 도체 접속부의 에칭 후 상기 에칭된 도체 접속부에 인접하여 잔류하는 상기 도체 패턴 위에 잔류하여 오버 행을 형성하는 상기 제1 양극 산화막을 상기 제1 에칭제에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 청구항 1 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 3에 기재한 바와 같이,
상기 분리 공정에서, 상기 에칭 공정은 상기 박막 트랜지스터를 덮고, 상기 도체 접속부에 대응하여 창을 형성한 레지스트 패턴을 사용하여 실행되며, 상기 레지스트 패턴은 상기 오버 행을 형성하는 상기 제1 양극 산화막을 제거된 후에 제거되는 것을 특징으로 하는 청구항 2 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 4에 기재한 바와 같이,
상기 제2 양극 산화막을 에칭하는 공정은 상기 제2 에칭제를 사용하여 실행되는 것을 특징으로 하는 청구항 2 또는 청구항 3 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 5에 기재한 바와 같이,
상기 제1 에칭제는 인산과 산화 Cr을 함유하고, 상기 제2 에칭제는 인산을 함유하는 것을 특징으로 하는 청구항 2 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 6에 기재한 바와 같이,
상기 도체 패턴은 Al을 주성분으로 함유하는 것을 특징으로 하는 청구항 1 ~ 청구항 5 중 어느 한 항 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 7에 기재한 바와 같이,
제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 박막 트랜지스터와, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,
상기 제1 기판 위에 반도체층을 형성하는 공정과,
상기 반도체층 위에 절연막을 형성하는 공정과,
상기 절연막 위에 배선 금속층을 형성하는 공정과,
상기 배선 금속층 표면을 양극 산화하여 배리어형의 제1 양극 산화막을 형성하는 공정과,
상기 제1 양극 산화막의 형성 공정 후, 상기 배선 금속층을 패터닝하여, 여 상기 박막 트랜지스터의 게이트 전극 패턴과 상기 게이트 전극 패턴으로부터 상기 제1 기판 위에 연재하고 다른 박막 트랜지스터의 게이트 전극 패턴에 이르는 도체 접속부로 되고, 1쌍의 가장자리부에 획정된 도체 패턴을 형성하는 공정과
상기 도체 패턴의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부의 각각에 다공질의 제2 양극 산화막을 형성하는 공정과,
상기 제2 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부 각각에서 상기 제2 양극 산화막의 내측에 배리어형의 제3 양극 산화막을 형성하는 공정과,
상기 제3 양극 산화막의 형성 공정 후, 상기 제2 양극 산화막을 에칭에 의해 제거하는 공정과,
상기 제2 양극 산화막의 에칭 제거 공정 후, 상기 도체 패턴 중의 상기 도체 접속부를 에칭에 의해 제거하여 상기 박막 트랜지스터의 게이트 전극 패턴을 상기 다른 박막 트랜지스터의 게이트 전극 패턴으로부터 분리하는 공정을 포함하고,
상기 제2 양극 산화막의 에칭 공정은 인산을 주성분으로 하고 산화 Cr을 0.03 중량% 이상 함유하는 에칭제를 사용하여 실행되는 것을 특징으로 하는 액정표시 장치의 제조 방법에 의해, 또는
청구항 8에 기재한 바와 같이,
상기 제2 양극 산화막의 에칭 공정은 60℃ 이하의 온도에서 실행되는 것을 특징으로 하는 청구항 7기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 9에 기재한 바와 같이,
상기 에칭제는 상기 인산과 산화 Cr 외에 초산과 질산을 성분으로 함유하고 있는 것을 특징으로 하는 청구항 7 또는 8 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 10에 기재한 바와 같이,
제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 도체 패턴과, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,
상기 도체 패턴을 양극 산화하여 상기 도체 패턴 위에 배리어형의 양극 산화막을 형성하는 공정과,
상기 양극 산화막의 일부를 습식 에칭에 의해 제거하는 공정과,
상기 양극 산화막이 습식 에칭에 의해 에칭 제거한 부분에서 상기 도체 패턴을 습식 에칭에 의해 제거하는 공정을 포함하고,
또한 상기 도체 패턴의 습식 에칭 공정 후, 상기 배리어형 양극 산화막을 습식 에칭에 의해 제거하는 공정을 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법에 의해, 또는
청구항 11에 기재한 바와 같이,
상기 배리어형 양극 산화막의 습식 에칭 공정은 인산을 주성분으로 하고 산화Cr을 함유하는 에칭제에 의해 실행되는 것을 특징으로 하는 청구항 10 기재의 액정 표시 장치의 제조 방법에 의해, 또는
청구항 12에 기재한 바와 같이,
제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 도체 패턴과, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,
상기 도체 패턴을 양극 산화하여 상기 도체 패턴 위에 다공질의 제1 양극 산화막을 형성하는 공정과,
상기 제1 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 제1 양극 산화막의 내측에 배리어형의 제2 양극 산화막을 형성하는 공정과,
상기 제2 양극 산화막의 형성 공정 후, 상기 제1 양극 산화막을 습식 에칭에 의해 상기 제2 양극 산화막에 대하여 선택적으로 제거하는 공정을 포함하고,
상기 습식 에칭 공정은 인산을 주성분으로 하고 산화Cr을 0.03 중량% 이상 함유하는 에칭제를 사용하여 실행되는 것을 특징으로 하는 액정 표시 장치의 제조 방법에 의해 해결한다.
본 발명의 제1 특징에 의하면, 상기 다공질 양극 산화막을 상기 도체 접속부를 에칭에 의해 분리한 후에 에칭 제거하기 때문에, 상기 게이트 전극을 덮은 배리어형의 양극 산화막에 전기 화학 반응이 발생하는 일이 없고, 이에 따라 상기배리어형의 양극 산화막에서의 핀홀의 형성이 효과적으로 억제된다.
본 발명의 제2 특징에 의하면, 상기 다공질 양극 산화막을 습식 에칭에 의해 제거할 때, 종래 사용하였던 A1에 대하여 선택성을 갖지 않는 Al 혼산 대신에, Al 혼산에 산화Cr을 0.03 중량% 이상 첨가한 조성의 Cr 혼산을 에칭제로 사용함으로써 Al 에칭에 대하여 선택성이 생기기 때문에, 상기 게이트 전극을 덮은 배리어형 양극 산화막에 핀홀이 발생하여도 게이트 전극이 에칭되어 버리는 문제를 피할 수 있다.
실시예
제1 실시예
도11a ~ 도12e는 본 발명의 제1 실시예에 의한 액정 표시 장치의 제조 공정을 나타내는 도면이다. 단 각 도면중, 좌측도는 유리 기판(11) 위의 TFT(11C)를 포함하는 TFT 형성부를, 또한 우측도는 도6의 도체 접속부(25D)에 대응하는 부분을 나타낸다.
도11a 좌측도를 참조하면, 상기 TFT 형성부에서는, 상기 유리 기판(11)에 대응하는 유리 기판(41) 위에 두께가 약 200 ㎚의 SiO2막(42)이 상기 SiO2막(22)과 동일하게 형성되고, 상기 SiO2막(42) 위에는 두께가 약 45 ㎚의 p형 폴리실리콘 패턴(43)이 도3의 활성 영역(23)에 대응하여 형성된다. 상기 활성 영역(23)과 동일하게, 상기 p형 폴리실리콘 패턴(43)도 무정형상으로 퇴적되어, 약 200℃ 온도에서 레이저 어닐링을 행함으로써 결정화된 후, CF4와 O2를 사용한 RIE법으로 패터닝된다. 상기 폴리실리콘(43) 위에는 상기 게이트 절연막(24)에 대응하는 SiO2막(44)이 TOES를 원료로 한 CVD 법에 의해 약 120 ㎚ 두께로 형성되고, 다시 그 위에 도4a의 Al층(25A)에 대응한 Al층(45)이 스퍼터링에 의해 약 300 ㎚의 두께로 형성된다. 상기 Al층(45) 위에는 배리어형의 양극 산화막(46)이 도4a의 배리어형 양극 산화막(28)에 대응하여 약 20 ㎚ 정도의 두께로 형성되어 있다.
상기 Al층(45) 및 그 밑의 SiO2막(44)은 레지스트를 사용한 패터닝에 의해 도6에서 설명한 바와 같은 격자상의 형상으로 패터닝 되어 있고, 상기 TFT 영역에서는 상기 Al층(45)이 게이트 전극 패턴을 형성한다. 그 때, 도11a 우측도에 나타낸 바와 같이, 상기 게이트 전극 패턴(45)의 양측 가장자리에는 상기 다공질 양극 산화막(27a,27b)에 대응한 다공질 양극 산화막(47a,47b)이 형성되고, 또한 그 내측에는 상기 양극 산화막(26)에 대응하는 배리어형의 양극 산화막이 상기 양극 산화막(46)과 일체적으로, 금속 Al으로 된 도체 영역을 덮어서 형성되어 있다.
한편 상기 도체 접속부(25D)에서는, 상기 SiO2막(42)은 상기 기판(41)을 TFT 영역과 마찬가지로 균일하게 덮고, 한편 SiO2막(42) 위에는 상기 SiO2막(44)이 직접 퇴적된다. 즉 상기 폴리실리콘 패턴(43)은 상기 활성 영역의 패터닝 시에 상기 도체 접속부로부터 제거되어 있다. 또한 상기 SiO2막(44) 위에는 상기 Al층(45)이 형성되고, 상기 Al층(45) 위에는 상기 배리어형의 양극 산화막(46)이 형성되어 있다.
다음에는 도11b의 공정에서, 도11a의 구조를 도6의 레지스트 패턴(31)에 대응하는 레지스트 패턴(48)으로 덮고, 레지스트 패턴(48) 중에 상기 창(31A)에 대응하는 창(48A)을 상기 도체 접속부(25D)에 대응하여 형성한다. 또한 상기 레지스트 패턴(48)을 마스크로, 상기 창(48A)에서 노출한 상기 배리어형 양극 산화막(46)을 Cr 혼산에 의한 습식 에칭으로 제거한다. Cr 혼산으로는 H3PO4를 69~71 중량%, CH3COOH를 8.0~10.0 중량%, 질산을 1.4~2.4 중량%, CrO3를 1.6~2.0 중량% 함유한 공지의 조성의 것을 사용할 수 있고, 에칭은 전형적으로는 65℃ 온도에서 행하여 진다. 에칭의 결과, 배리어형 양극 산화막(46)은 제1 패턴(46A)과 제2 패턴(46B)으로 분할된다.
또한 도11b의 공정에서는, 상기 배리어형 양극 산화막(46)의 에칭 후, 노출한 Al층(45)를 공지의 조성의 Al 혼산에 의한 습식 에칭에 의해 제거한다. 상기 Al 혼산으로는 예를 들면, H3PO4,CH3COOH, HNO3, H2O를 15:3:1:1 비율로 함유한 것을 사용할 수 있고, 에칭은 전형적으로는 45℃ 온도에서 행하여 진다. 습식 에칭의 결과, 상기 Al층(45)은 제1 패턴(45A)과 제2 패턴(45B)으로 분단되고, 또한 상기 양극 산화막 패턴(46A)은 Al 패턴(45A) 위에 오버 행을 형성한다. 동일하게 상기 양극 산화막 패턴(46B)은 Al 패턴(45B) 위에 오버 행을 형성한다.
도11b의 상태에서 레지스트 패턴(48)을 즉시 박리시키면, 먼저 도9b에서 설명한 오버 행의 늘어짐 및 그것에 수반하는 Al 패턴(45A,45B)의 제어 되지 않는 측면 에칭이 발생하기 때문에, 본 실시예에서는 도12c의 공정에서, 도11b의 구조에 대하여 다시 Cr 혼산을 적용하여 상기 오버 행(46A, 46B)을 에칭 제거한다. 이공정 후, 도12d에 나타낸 바와 같이 레지스트 패턴(48)을 박리시킨다.
또한 도12e 공정에서, 도12d의 구조에 대하여 상기 Al 혼산을 사용한 습식 에칭을 행하여, 상기 배리어형 양극 산화막(46) 외측의 다공질 양극 산화막(47A,47B)을 선택적으로 제거한다. 이 공정에서는 상기 도체 접속부(25D)가 이미 분단되어 있고, 상기 게이트 전극 패턴(45)은 인접하는 TFT의 게이트 전극 패턴으로부터 분리되어 있으므로, 습식 에칭을 행하여도 도10에서 설명한 핀홀이 배리어형 양극 산화막(46)에 발생하는 일은 없고, 이 때문에 TFT(11C)의 게이트 전극 패턴(45)이 이러한 핀홀을 통하여 A1 혼산에 의해 에칭되는 문제는 발생하지 않는다.
도13은 도12c의 공정을 상세히 나타낸다.
도13을 참조하면, 상기 Al층(45)의 습식 에칭 후 다시 Cr 혼산을 사용한 습식 에칭을 행함으로써, 먼저 설명한 바와 같이 상기 배리어형 양극 산화막 패턴(46A,46B)의 위치가 화살표와 같은 방향으로 후퇴하지만, 이와 동시에 상기 A1 패턴(45A,45B)의 단부면에 상기 Cr 혼산에 의한 처리의 결과 산화물층(45Ao,45Bo)이 형성되지만, 이 산화물층(45Ao,45Bo)은 도12e의 공정에서 A1 혼산을 사용하여 다공질 양극 산화막(47A,47B)을 에칭 제거할 때에, Al 패턴(45A,45B)이 다시 측면 방향으로 에칭되는 것을 저지한다.
도12c의 공정 후, 먼저 도5f에서 설명한 이온 주입 및 활성화를 행함으로써 소정의 LDD 구조를 갖는 TFT가 얻어진다. 이 공정은 앞의 설명으로부터 명확하므로, 그 설명을 생략한다.
제2 실시예
그런데 본 발명의 발명자는 종래의 도5e 공정에서 다공질 양극 산화막을 에칭 제거할 때에 사용 가능한, 금속 Al에 대하여 선택성을 나타내는 에칭제를 구하는 실험적 연구를 하였다.
도14a는 표1에 나타낸 조성의 Al 혼산과 Cr 혼산을 여러가지 비율로 혼합한 에칭제에 의한 Al-Sc 합금막의 45℃에서의 에칭 속도를 나타낸다. 단 에칭은 10cm □의 크기이고 두께가 300 ㎚의 Al-Sc 합금막에 대하여 행하고, 에칭 속도는 상기 Al-Sc 합금막의 두께를 단차계로 측정하여 구하였다.
| 약 액 명 | 내 용 |
| Al 혼산 | H3PO4,CH3COOH, HNO3, H2O15 : 3 : 1 : 1 |
| Cr 혼산 | CrO3H2O A1 혼산300g 250g 101 |
도14a를 참조하면, A1 합금막의 에칭 속도는 표1의 Cr 혼산을 에칭제로 사용한 경우 실질적으로 0 이므로, Al 합금막은 에칭되지 않은 것을 발견하였다. 이에 반하여 Cr 혼산 농도가 0.1 체적% 정도 이하로 감소하면 에칭 속도가 급속히 증대하고, 0.01 체적% 이하로 되면 약 52Å/초로 포화하는 것을 알았다. 도14a 중에 화살표로 나타낸 에칭 속도의 급변이 발생하는 에칭제 조성에서는, 상기 에칭제 중의 CrO3의 농도가 약 0.03 중량%로 되어 있고, CrO3의 농도가 이 값을 초과하면 Al 합금막의 에칭 속도가 급감한다.
이에 반하여, 도14b는 10cm □의 Al-Sc 합금막 위에 배리어형의 양극 산화막을 120 ㎚ 두께로 형성하고, 이것을 상기 Al 혼산과 Cr 혼산의 혼합 에칭제에 의해 습식 에칭한 경우의, 배리어형 양극 산화막의 45℃에서의 에칭 속도를 나타낸다. 배리어형 양극 산화막은 Al-Sc 합금막의 표면을 인가 전압 83V, 공급 전류 150mA의 조건에서 35분간 양극 산화함으로써 형성되고, 에칭 속도는 도14a의 경우와 동일하게 상기 배리어형 양극 산화막의 두께를 단차계로 측정하여 구하였다.
도14b를 참조하면, 45℃에서는 배리어형 양극 산화막의 에칭 속도는 에칭제가 상기 Cr 혼산만을 함유하는 경우에 약 60Å/분이고, Al 혼산의 비율이 증대함에 따라서 거의 직선적으로 증가하고, Al 혼산만을 함유하는 경우에 80Å/분에 달한다. 이것은 매초당의 에칭 속도로 환산하면 약 1Å/초로서, 상기 배리어형 양극 산화막은 45℃에서 에칭에서는 상기 Al 혼산 또는 Cr 혼산 중 어느 것으로도 실질적으로 에칭되지 않음을 알수 있다.
또한 도15a ~ 도15f는 배리어형 양극 산화막으로 덮은 Al-Sc 합금 패턴의 측면 가장자리 외측에 다공질 양극 산화막을, 인가 전압 4V, 공급 전류 10mA의 조건에서 40분간 양극 산화함으로써 형성하고, 이것을 상기 Cr 혼산과 Al 혼산의 혼합 에칭제에 의해 습식 에칭한 경우에 얻어지는 구조의 전자 현미경(SEM) 사진을 나타낸다. 단 도15a는 표1의 Cr 혼산만을 에칭제로 사용한 경우를, 도15b는 에칭제 중의 Cr 혼산 농도를 체적의 1/5로 한 경우를, 도15c는 에칭제 중의 Cr 혼산의 농도를 체적의 1/9로 한 경우를, 도15d는 에칭제 중의 Cr 혼산의 농도를 체적의 1/18로 한 경우를 , 도15e는 에칭제 중의 Cr 혼산의 농도를 체적의 1/25로 한 경우를, 또한 도15f는 표1의 Al 혼산만을 에칭제로 사용한 경우를 나타낸다.
도15a ~ 도15b 중의 어느 경우라도, 상기 Al-Sc 합금막을 덮은 배리어형 양극 산화막은 도14b에 나타난 정도의 에칭밖에 얻을 수없어서 실질적으로는 완전한 형태로 남아 있는 데 대해, 다공질 양극 산화막은 완전히 제거되어 있음을 알 수 있다. 도15a ~ 도15b 중, 우측의 잔류 패턴이 배리어형의 양극 산화막이고, 그 단면을 상세히 보면, 상기 배리어형의 양극 산화막으로 덮인 Al-Sc 합금막 패턴이 밝은 패턴으로써 존재하는 것을 알수 있다. 다공질 양극 산화막의 에칭 속도의 실측은 곤란하여 행하지 않았다.
도16은 상기 배리어형 양극 산화막을 표1의 Cr 혼산 및 Al 혼산으로 습식 에칭할 때의 에칭 속도와 에칭 온도와의 관계를 나타낸다.
도16을 참조하면, 종래에는 Cr 혼산을 사용하여 배리어형 양극 산화막을 습식 에칭할 때에는, 먼저 실시예에서도 설명한 바와 같이 에칭 온도를 65℃ 또는 그 이상으로 설정하고 400Å/분 이상의 에칭 속도를 실현하였지만, 에칭 온도를 저하시켜 예를들어 약 45℃로 설정하면, 배리어형 양극 산화막의 에칭 속도는 Cr 혼산을 사용한 경우거나 Al 혼산을 사용한 경우거나 약 100Å/분 이하까지 감소한다. 이것은 매초당 에칭 속도로 환산하면 약 1.7Å/초로서, 앞서 도14b 에서 설명한 바와 같이, 배리어형 양극 산화막은 45℃ 습식 에칭에서는 Al 혼산 또는 Cr 혼산 중 어느 것으로도 실질적으로 에칭되지 않음을 알수 있다.
도17a ~ 도17c는 본 발명의 제2 실시예에 의한 액정 표시 장치이 제조 공정을 나타내는 도면이다. 단 도면 중, 먼저 설명한 부분에는 동일 참조 부호를 붙이고, 설명을 생략한다.
도17a를 참조하면, 이 공정은 먼저 설명한 도11a의 공정과 실질적으로 동일하고, TFT(11C)의 형성 영역에, 게이트 전극(45)이 배리어형의 양극 산화막(46)에 으로 덮이고, 양측 가장자리에 다공질 양극 산화막(47A,47B)이 형성된다.
다음에 본 실시예에서는 도17b 공정에서, CrO3를 0.03 중량% 이상 함유하는 Cr 혼산을 사용한, 전형적으로는 45~50℃에서 실행되는 습식 에칭에 의해 상기 다공질 양극 산화막(47A,47B)이 선택적으로 에칭 제거된다. 앞에서도 설명한 바와 같이, 이 습식 에칭 공정에서는 배리어형 양극 산화막(46) 및 금속 Al 게이트 전극 패턴(45)은 실질적으로 에칭되는 일이 없고, 이 때문에 배리어형의 양극 산화막(46)에 어떤 전기 화학 반응에 의해 도10의 핀홀(26X)과 같은 핀홀이 형성되어도, 게이트 전극 패턴(45)은 에칭되거나 단선되는 염려는 없다. 그래서 본 실시예에서는 도17b의 공정을 앞의 실시예와는 달리, 상기 도체 접속부(25D)가 기판(41) 위에 남아있는 상태로 행하고 있다.
또한 도17c의 공정에서, 도17b의 구조 위에, 상기 도체 접속부(25D)에 대응하여 창(48A)을 갖는 레지스트 패턴(48)을 형성하고, 상기 창(48A)을 통하여 상기 배리어형 양극 산화막(46) 및 Al 도체 패턴(45)을 각각 65℃에서 Cr 혼산을 사용한 습식 에칭 및 Al 혼산을 사용한 습식 에칭에 의해 제거한다. 도17c의 공정에서 사용되는 Cr 혼산은 종래의 조성의 것이어도 좋고, 또 표1에 기재한 조성의 것이어도 좋다.
도17c 구조에 대하여, 우선 도5e 및 도5f에 대응하는 공정을 더 행함으로써 소정의 LDD 구조를 갖는 TFT(11C)가 형성된다. 이 공정은 먼저 설명한 것으로부터명확하므로, 설명을 생략한다.
도18은 이렇게 얻어진 TFT의 단면 구조를 나타내는 TEM 사진이다.
도18을 참조하면, 도면 중 '게이트 Al'로 나타내고 있는 것이 도17b 또는 도17c의 게이트 전극 패턴(45)에 대응하고, '게이트 SiO2막'으로 나타내는 게이트 절연막(44) 위에 형성되고, '배리어 AO'로 나타내고 있는 배리어형 양극 산화막(46)으로 덮인다. 상기 '게이트 SiO2막'은 상기 폴리실리콘 패턴(43)에 대응하는 'P-Si'로서 나타내는 폴리실리콘 막 위에 형성되어 있고, 상기 배리어형 양극 산화막으로 덮인 게이트 전극 패턴(45) 및 그 밑의 게이트 절연막(44) 또는 폴리실리콘 패턴(43)은 도17a, 도17b에 도시를 생략한 SiO2막 및 층간 절연막으로 덮여져 있다.
도18로 부터 명백한 바와 같이, 상기 배리어형 양극 참관구(46)에는 핀홀의 형성은 보이지 않고, 이 때문에 다공질 양극 산화막(47A,47B)을 습식 에칭에 의해 선택적으로 제거할 때에, 상기 게이트 전극 패턴(45)이 도체 접속부(25D)에 의해 인접하는 TFT 게이트 전극 패턴에 접속되어 있어도, 상기 게이트 전극 패턴(45)에 핀홀이 발생하거나 단선이 발생하는 일은 없다.
이상과 같이 본 발명을 바람직한 실시예에 의해 설명하였지만, 본 발명은 상기한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지내에서 다양한 변형·변경이 가능하다.
청구항 1 ~ 청구항 6 및 청구항 10, 청구항 11 기재의 본 발명의 제1 특징에 의하면, 상기 다공질 양극 산화막을 상기 도체 접속부를 에칭에 의해 분리한 후에 에칭 제거하기 때문에, 상기 게이트 전극을 덮은 배리어형의 양극 산화막에 전기 화학 반응이 발생하는 일이 없고, 이에 수반하여 상기 배리어형 양극 산화막에서의 핀홀의 형성이 효과적으로 억제된다. 특히 청구한 2 또는 청구항 11에 기재한 바와 같이, 상기 분리 공정 후에 다시 상기 배리어형 양극 산화막을 에칭하는 에칭제를 적용함으로써 노출한 도체 패턴의 측벽면에 보호 산화막이 형성되기 때문에, 후에 다공질 양극 산화막을 에칭 제거할 때에, 먼저 분리된 도체 패턴이 여분으로 에칭되어 버리는 문제가 회피된다. 또한 청구항 6에 기재한 바와 같이, 상기 도체 패턴을 Al을 주성분으로 하는 저저항 금속으로 형성함으로써, 대면적이고 또한 응답 속도가 빠른 액정 표시 장치가 얻어진다.
청구항 7 ~ 청구항 9 및 청구항 12 기재의 본 발명의 제2 특징에 의하면, 상기 다공질 양극 산화막을 습식 에칭에 의해 제거할 때, 종래 사용하고 있던 A1에 대하여 선택성을 갖지 않는 Al 혼산 대신에, Al 혼산에 산화Cr을 0.03 중량% 이상 첨가한 조성의 Cr 혼산을 에칭제로 사용함으로써 Al의 에칭에 대하여 선택성이 생기기 때문에, 상기 게이트 전극을 덮은 배리어형 양극 산화막에 핀홀이 발생하여도 게이트 전극이 에칭되어 버리는 문제가 회피된다.
Claims (12)
- 제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 박막 트랜지스터와, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,상기 제1 기판 위에 반도체층을 형성하는 공정과,상기 반도체층 위에 절연막을 형성하는 공정과,상기 절연막 위에 배선 금속층을 형성하는 공정과,상기 배선 금속층 표면을 양극 산화하여 배리어형의 제1 양극 산화막을 형성하는 공정과,상기 제1 양극 산화막의 형성 공정 후, 상기 배선 금속층을 패터닝하여, 상기 박막 트랜지스터의 게이트 전극 패턴과 상기 게이트 전극 패턴으로부터 상기 제1 기판 위에 연재하고 다른 박막 트랜지스터의 게이트 전극 패턴에 이르는 도체 접속부로 되고, 1쌍의 가장자리부에 획정된 도체 패턴을 형성하는 공정과,상기 도체 패턴의 형성 공정 후, 상기 도체 패턴을 양극 산화하여, 상기 도체 패턴의 상기 1쌍의 가장자리부의 각각에 다공질의 제2 양극 산화막을 형성하는 공정과,상기 다공질의 제2 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부 각각에서 상기 다공질의 제2 양극 산화막의 내측에 배리어형의 제3 양극 산화막을 형성하는 공정과,상기 제3 양극 산화막의 형성 공정 후, 상기 도체 패턴 중 상기 도체 접속부를 에칭에 의해 제거하여, 상기 박막 트랜지스터의 게이트 전극 패턴을 상기 다른 박막 트랜지스터의 게이트 전극 패턴으로부터 분리하는 공정과,상기 분리 공정 후, 상기 제2 양극 산화막을 에칭에 의해 제거하는 공정으로 된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제1항에 있어서,상기 분리 공정에서, 상기 에칭 공정은 상기 도체 접속부를 덮는 상기 제1 양극 산화막을 제1 에칭제에 의해 제거하는 공정과, 상기 도체 접속부를 제2 에칭제에 의해 에칭 제거하는 공정을 포함하고, 또한 상기 도체 접속부의 에칭 후 상기 에칭된 도체 접속부에 인접하여 잔류하는 상기 도체 패턴 위에 잔류하여 오버 행을 형성하는 상기 제1 양극 산화막을 상기 제1 에칭제에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제2항에 있어서,상기 분리 공정에서, 상기 에칭 공정은 상기 박막 트랜지스터를 덮고, 상기 도체 접속부에 대응하여 창이 형성된 레지스트 패턴을 사용하여 실행되고, 상기 레지스트 패턴은 상기 오버행을 형성하는 상기 제1 양극 산화막이 제거된 후에 제거되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제2항 또는 제3항에 있어서,상기 제2 양극 산화막을 에칭하는 공정은 상기 제2 에칭제를 사용하여 실행되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제2항에 있어서,상기 제1 에칭제는 인산과 산화Cr을 함유하고, 상기 제2 에칭제는 인산을 함유하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 도체 패턴은 Al을 주성분으로 함유하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 박막 트랜지스터와, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,상기 제1 기판 위에 반도체층을 형성하는 공정과,상기 반도체층 위에 절연막을 형성하는 공정과,상기 절연막 위에 배선 금속층을 형성하는 공정과,상기 배선 금속층 표면을 양극 산화하여 배리어형의 제1 양극 산화막을 형성하는 공정과,상기 제1 양극 산화막의 형성 공정 후, 상기 배선 금속층을 패터닝하여, 상기 박막 트랜지스터의 게이트 전극 패턴과 상기 게이트 전극 패턴으로부터 상기 제1 기판 위에 연재하고 다른 박막 트랜지스터의 게이트 전극 패턴에 이르는 도체 접속부로 되고, 1쌍의 가장자리부에 획정된 도체 패턴을 형성하는 공정과,상기 도체 패턴의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부의 각각에 다공질의 제2 양극 산화막을 형성하는 공정과,상기 제2 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 도체 패턴의 상기 1쌍의 가장자리부 각각에서 상기 제2 양극 산화막의 내측에 배리어형의 제3 양극 산화막을 형성하는 공정과,상기 제3 양극 산화막의 형성 공정 후, 상기 제2 양극 산화막을 에칭에 의해 제거하는 공정과,상기 제2 양극 산화막의 에칭 제거 공정 후, 상기 도체 패턴 중 상기 도체 접속부를 에칭에 의해 제거하여, 상기 박막 트랜지스터의 게이트 전극 패턴을 상기 다른 박막 트랜지스터의 게이트 전극 패턴으로부터 분리하는 공정을 포함하고,상기 제2 양극 산화막의 에칭 공정은 인산을 주성분으로 하고 산화Cr을 0.03 중량% 이상 함유하는 에칭제를 사용하여 행하여지는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제7항에 있어서,상기 제2 양극 산화막의 에칭 공정은 60℃ 이하의 온도에서 실행되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제7항 또는 제8항에 있어서,상기 에칭제는 상기 인산 및 산화Cr 외에 초산과 질산을 성분으로 함유하고 있는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 도체 패턴과, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,상기 도체 패턴을 양극 산화하여 상기 도체 패턴 위에 배리어형의 양극 산화막을 형성하는 공정과,상기 양극 산화막의 일부를 습식 에칭에 의해 제거하는 공정과,상기 양극 산화막이 습식 에칭에 의해 에칭 제거된 부분에서 상기 도체 패턴을 습식 에칭에 의해 제거하는 공정을 포함하고,또한 상기 도체 패턴의 습식 에칭 공정 후, 상기 배리어형 양극 산화막을 습식 에칭에 의해 제거하는 공정을 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제10항에 있어서,상기 배리어형 양극 산화막의 습식 에칭 공정은 인산을 주성분으로 하고 산화Cr을 함유하는 에칭제에 의해 행하여지는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제1 기판과, 상기 제1 기판에 대하여 틈새를 두고 대향하는 제2 기판과, 상기 제1 기판 위에 형성된 도체 패턴과, 상기 틈새에 봉입된 액정층으로 된 액정 표시 장치의 제조 방법에 있어서,상기 도체 패턴을 양극 산화하여 상기 도체 패턴 위에 다공질의 제1 양극 산화막을 형성하는 공정과,상기 제1 양극 산화막의 형성 공정 후, 상기 도체 패턴을 양극 산화하여 상기 제1 양극 산화막의 내측에 배리어형의 제2 양극 산화막을 형성하는 공정과,상기 제2 양극 산화막의 형성 공정 후, 상기 제1 양극 산화막을 습식 에칭에 의해 상기 제2 양극 산화막에 대하여 선택적으로 제거하는 공정을 포함하고,상기 습식 에칭 공정은 인산을 주성분으로 하고 산화Cr을 0.03 중량% 이상 함유하는 에칭제를 사용하여 행하여지는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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