KR100299343B1 - 코너형이미지형성방법및그것에의해형성된포토마스크 - Google Patents
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Abstract
본 발명은 리소그래픽 프로세스에서 사각 형상의 이미지(square shape images)를 형성하는 방법에 관한 것으로서, 제 1 방향으로 뻗어 있는 제 1 복수 라인이 제 1 층, 일반적으로는 희생층(sacrificial layer)에서 규정된 후, 그 라인이 제 1 층의 라인에 대해 교차하는 패턴(intersecting pattern)으로 뻗어 있는 제 2 레지스트가 규정되므로, 제 1 층과 제 2 층이 교차하는 모든 위치 및 라인들간의 개방 영역에서 코너형 이미지(cornered images)가 생성된다. 개구에 의해 규정되는 사각의 교차 영역 및 사각의 각도 영역을 현상(developing)하는 방법이 제안된다. 또한, 두 번의 노출 프로세스를 사용하여 코너형 이미지의 길이 및 폭이 독립적으로 패터닝되는 포토마스크(photomask)가 개시된다.
Description
본 발명은 집적 회로(IC) 칩의 제조에 관한 것으로서, 보다 상세하게는 리소그래픽 프로세스 동안 각을 이루며 교차하는 두 방향으로 피처(feature)를 노출함으로써 예리한 코너형 이미지를 형성하는 방법 및 그것에 의해 형성된 포토마스크에 관한 것이다.
코너 라운딩(corner rounding) 및 이미지 축소(image foreshortening)는 포토마스크 제조(특히, 레이저 기록기(laser writers)를 위한) 및 웨이퍼 제조 모두에 있어서의 문제점이다. 도 1에 개략적으로 도시된 바와 같이, 이 문제점은 리소그래픽 노출 도구(lithographic exposure tool)의 분해능(resolution)의 한계에 근접하는 소형의 이미지 형상에서 일반적으로 관측된다. 마스크 제조시, 예를 들면, 대형 피처는 설계된 이미지와 매우 유사한 형상으로 인쇄를 한다. 대형 형상의 길이 및 폭은 설계된 값을 만족시키며, 패턴의 코너는 약간 라운딩된다. 이러한 코너 라운딩은 레티클 에칭 프로세스(reticle etch process)에 의해 발생될 수 있으며, 크롬막(chrome films)의 경우 이 프로세스는 전형적으로 균일한 습식 프로세스(wet process)이다. 또한, 이것은 e-빔(e-beam)이든 또는 광학 레이저(optical laser)이든, 레티클 노출 도구의 기록 빔(writing beam)의 분해능의 한계에 의해서도 발생될 수 있다. 노출 도구의 분해능 한계에 있거나, 그에 근접한 소형 영역을 인쇄하는 경우 코너 라운딩이 더욱 현저해지며, 이미지의 길이는 그 설계 길이보다 크게 감소될 수 있다. 이것은 노출 도구의 분해능 한계에서의 가공(架空) 이미지(aerial image)의 에지 예리함의 상실, 대형 이미지에 대한소형 이미지의 실효 노출 선량(effective exposure dose)의 변화 및 노출후 포토레지스트에서의 화학적 확산 프로세스(chemical diffusion processes)에 의한 가공 이미지의 저하를 포함하는 몇 가지 요소에 의해 발생될 수 있다. 레티클 라운딩 및 축소 효과는 웨이퍼 프로세스에서 도구 및 프로세스 요소들과 결합되므로, 이들 문제점은 웨이퍼상의 리소그래피에서 복합적으로 나타날 수 있다.
이미지 축소 및 라운딩은 디바이스를 보다 작은 기본 규칙(groundrules)으로 스케일하는 능력에 현저한 영향을 미친다. 예를 들면, DRAM 디바이스의 캐패시턴스는 저장 노드의 영역과 직접 관련된다. DRAM 디바이스가 보다 작은 치수로 스케일됨에 따라, 코너 라운딩 및 축소 효과로 인해, 얻을 수 있는 캐패시턴스 값이 감소되고, DRAM 어레이의 밀도를 스케일하는 능력이 제한된다. DRAM으로부터의 다른 예에서, 리소그래픽 프로세스 동안 스트랩 및 저장 노드의 라운딩에 의해 저장 노드와 확산 영역 사이의 스트랩 접속(strap connection)의 중복이 제한을 받을 수 있다. 스트랩 및 저장 노드의 라운딩은 피처가 서로 멀어지도록 끌어 당겨, 그들이 교차 및 전기적 접속을 형성하는 것을 막는다. 라운딩된 코너들이 교차하도록 충분히 큰 피처를 인쇄하기 위해서는, 라운딩 및 축소 효과가 관측되지 않는 이미지의 다른 부분에 전기적 단락 결함이 발생되며, 과도한 크기의 패턴들이 서로 융합된다.
모델링에 의하면, 64 Mb DRAM 설계시 마스크 코너 라운딩으로 인해, 이미지가 큰 비율로 축소되며, 256 Mb DRAM 설계의 경우에는 더욱 축소된다는 것을 알 수 있다.
현재의 VLSI(very large scale integration) 및 ULSI(ultra large scale integration)의 시대에서는, 새로운 기법들이 계속해서 발전되어 현재의 생산 효율을 유지하거나 향상시키면서 반도체 디바이스내의 공간을 더욱 효율적으로 이용하고 있다.
IC의 치수가 계속해서 감소함에 따라, 원하는 셀의 크기를 얻는데 필요한 패킹 밀도(packing density)를 달성하는 데에는 최소의 굴곡을 갖는, 인쇄된 리소그래픽 피처가 중요하다.
이미지에서의 굴곡이 클수록, 두 개의 교차 이미지에 대해 보다 큰 영역이 할당되어야 한다. 따라서, 구조의 치수가 더욱 작아짐에 따라, 프로세서 제조자들에게는 소형의 직사각형을 최소한으로 축소하여 인쇄하는 것이 어려운 문제로 되고 있다.
통상적으로, 마스크는 빔의 스폿(spot)이 이미지를 가로질러 래스터(raster)되어 패턴을 생성하는 단일층 프로세스로 제조되어 왔다. 이 기법은 본질적으로 빔 스폿의 크기에 따라 코너 라운딩 문제를 해결한다. 스폿이 작을수록 코너 라운딩 문제는 최소화되지만, 이들 문제들은 기록 시간 및 에지 평탄화를 희생한 대가로 해결된다. 또한, 도 2에서 볼 수 있는 바와 같이, 마스크 레벨에서는 축소가 매우 큰 문제이다.
계수 "k"는 리소그래픽 분해능에 대한 레일리 모델(Rayleigh model)에서 규정되며, 다음의 수학식과 같다.
여기서, R은 분해능, k는 포토레지스트의 성능에 의존하는 경험적으로 도출된 파라미터, λ는 노출 파장이고, NA는 노출 도구의 개구 수치이다. 현재, 피처의 크기가 계속해서 감소함에 따라 분해능을 향상시키기 위해 계수 "k"를 향상시키고, 노출 파장을 감소시키는 것이 많은 연구의 대상이 되고 있다.
코너 라운딩 및 이미지 축소와 관련된 문제는 매우 작은 피처를 형성하기 위해, 마스크 프로세스 및 웨이퍼 프로세스 모두에서 보다 작은 계수 "k"를 이용함에 따라, 즉, 보다 낮은 신뢰도의 리소그래피 프로세스를 이용함에 따라 더욱 민감해진다. 도 2의 새로운 축소 데이터에 도시된 바와 같이, 설계의 폭이 0.35 미크론(μm) 이하로 감소함에 따라 더욱 현저하게 축소된다.
본 발명은 기판상에 코너형 이미지를 형성하는 방법에 관한 것으로, (a) 상부에 제 1의 선택적 에칭 가능 물질층을 갖는 기판을 제공하는 단계와, (b) 상기 제 1의 에칭 가능 물질층에 복수의 평행한 에지형 개구를 형성하는 단계―상기 개구는 일직선 에지형(straight-edged) 제 1 영역의 쌍을 형성하도록 정렬됨―와, (c) 상기 제 1의 에칭 가능 물질층의 개구상에 선택적 에칭 가능 물질층을 증착하는 단계와, (d) 패터닝 가능 물질층에 제 2의 복수의 평행한 에지형 개구를 형성하는 단계―상기 제 2의 복수의 개구는 상기 일직선 에지형 제 1 영역의 인접한 쌍과교차함으로써, 상기 제 1 영역들 중 하나의 두 에지 및 상기 제 2 영역들 중 하나의 두 에지에 의해 경계가 정해지는 복수의 제 2 영역을 형성함 ―와, (e) 상기 제 1 및 제 2 개구에 의해 규정되는 제 2 영역의 기판을 처리하는 단계를 포함한다.
마스크에서의 굴곡 및 웨이퍼상의 인쇄를 포함하는 축소 문제를 보상하기 위해, 본 발명은 두 번의 노출 방법을 제공하여 포토레지스트에서의 축소량을 감소시킨다. 본 발명은 제 1 방향으로 제 1 라인을 인쇄하고, 제 1 방향으로부터 특정 각도로 편이된 방향으로 제 2 라인을 인쇄함으로써 이미지 축소와 관련된 문제를 해결하므로, 교차 영역에 코너형 이미지, 전형적으로 직사각형 또는 사각 형상의 이미지가 형성된다. 이미지 축소 및 코너 라운딩과 관련된 문제는 완전히 제거되거나 인쇄된 이미지가 설계 파라미터내에서 만족스러운 정도까지 감소된다.
예를 들면, 본 발명의 포토마스크는 제공될 융합 실리카(silica) 또는 석영(quartz)과 같은 투명 기판상에 크롬(chrome)과 같은 방사 차단 물질(radiation blocking material)을 포함하는 표준 블랭크 마스크(blank mask)를 사용하여 형성될 수 있다. 다음으로, 비교적 얇은 하드마스크(hardmask) 물질 또는 다른 희생층(sacrificial layer)이 전체 표면상에 증착될 것이다. 제 1 포토레지스트 물질층이 증착되고, 제 1 패턴으로 노출된 후, 종래 기술에서 일반적으로 실시되는 방법으로 하드마스크의 표면상에서 현상된다. 다음으로, 하드마스크 물질이 크롬층까지 아래로 에칭된다. 다음으로, 제 1 포토레지스트 물질층이 스트리핑된다(stripping). 제 2 포토레지스트 물질층이 증착되고, 제 2 패턴으로 뻗어 있는 라인을 갖는 제 2 패턴이 제 1 패턴과 함께 정렬되어, 제 2 패턴의 라인이제 1 패턴의 라인과 각을 이루며 교차된다. 제 2 포토레지스트 물질층이 제 2 패턴에 노출된 후, 현상된다. 다음으로, 크롬이 기판까지 아래로 에칭된다. 이러한 식으로, 축소 및 굴곡의 문제가 최소화된다. 위상 시프트 구조(phase-shifting structures) 뿐만 아니라 여러 가지 정렬 방법을 본 발명의 방법과 함께 사용할 수 있다.
다른 예에서, 본 발명은 깊은 트렌치(deep trench; DT) 캐패시터 구조 및 격리 트렌치(isolation trench; IT) 구조와 같은 몇 가지 피처를 포함할 수 있으며, 특히, 스케일링 및 설계상의 제한 사항으로 인해 이들 피처가 보다 작게 축소되는 일 없이, 사각 형상을 제공하는 것이 바람직하다. 이러한 목표를 달성하기 위해, 이러한 본 발명의 예는 이들 피처를 위해 사각 형상을 형성하는 3 가지 방법을 제공한다.
이들 예시적인 방법 중 제 1 방법에서는, 격자 패턴(grating pattern)을 네가티브 톤 레지스트(negative tone resist)에 의한 두 번의 노출 프로세스와 함께 사용하여 레지스트의 굵은 선에 의해 격리된 사각의 개방 영역의 아일랜드를 형성한다. 이 프로세스는 기판을 마련하는 단계와, 제 1 레지스트층을 증착하는 단계와, 제 1 방향으로의 라인을 갖는 제 1 패턴으로 제 1 레지스트층을 노출시키는 단계와, 제 1 레지스트층을 현상하는 단계와, 제 2 레지스트층을 증착하는 단계와, 제 1 패턴의 라인에 직교하는 제 2 방향으로의 라인을 갖는 제 2 패턴으로 제 2 레지스트층을 노출시키는 단계와, 제 2 레지스트층을 현상하는 단계와, 기판을 에칭하는 단계를 포함한다. 선택에 따라, 제 1 레지스트가 스트리핑되도록 하면서, "메모리층" 또는 얇은 희생층을 사용하여, 제 1 리소그래픽 패턴을 기억할 수 있다. 에칭율의 비가 적당할 경우 전형적인 레지스트층보다 메모리층이 훨씬 두껍기 때문에, 이것은 제 2의 인쇄로 초점의 토폴로지(topology) 및 깊이 문제를 완화시킨다. 제 1 및 제 2 층의 정렬에는 주의가 필요하다. 에칭된 개방 영역은 리소그래픽 개방 영역의 논리적 "OR"이다.
IT 및 DT 피처와 함께 사용하기 위한 프로세스의 제 2의 예시적인 실시예에서, 다른 영역은 보호되면서, 일부 영역은 사각형 또는 다른 각을 이루는 코너형 이미지로 인쇄되는데, 즉, 제 1 방향으로의 제 1 라인 세트를 인쇄함으로써 각을 이루도록 코너형으로 될 영역으로부터 물질이 선택적으로 제거되고, 그로 인해, 노출된 부분에서 제 1 물질층이 제거된다. 다음으로, 각을 이루며 교차하는 패턴으로 제 2 라인 세트가 인쇄된다. 다음으로, 교차 영역에서 물질을 에칭하여 사각의 홀을 형성할 수 있다. 에칭된 개방 영역은 리소그래픽 개방 영역의 논리적 "AND"이다.
전형적으로, 실리콘 웨이퍼 기판이 마련된다. 폴리실리콘(polySi), 실리콘 질화물 및 전형적으로 TEOS(tetraethylorthosilicate)인 산화물의 제 1 층이 증착된다. 이들은 패터닝되어야 할 층이다.
제 2 방법에서는, 다음으로, 폴리실리콘, 실리콘 질화물 및 TEOS의 박층들이 기판 표면상에 층으로 형성되어 희생 마스킹층(sacrificial masking layers)으로서 작용한다. 박층의 순서는 두꺼운 하부의 층과 동일하게 선택되어, 얇은 마스킹층의 인시튜(in situ) 스트리핑이 가능하다. 제 1 레지스트층이 증착되고, 패터닝된 후, 제 2 산화물층이 질화물에 대해 선택적으로 에칭된다. 다음으로, 제 1 레지스트층이 스트리핑되고, 제 2 레지스트층이 증착된다. 다음으로, 제 2 레지스트층이 제 1 레지스트층의 라인에 직교하는 라인으로 패터닝된다. 다음으로, 제 2 질화물층의 노출된 일부분이 제 2 polySi 층 및 제 2 TEOS 층 모두에 대해 선택적으로 에칭되어, 제 2 polySi 층의 일부분이 노출된다. 다음으로, 이것은 다른 물질에 대해 선택적인 각각의 차후의 예리한 코너형 영역을 에칭함으로써, 모든 방법으로 기판으로 선택적으로 에칭될 패턴을 형성한다.
IT 및 DT 피처와 함께 사용하기 위한 프로세스의 제 3의 예시적인 실시예에서, 제 1 및 제 2 층은 완전한 격자 패턴을 형성하지 못한다. 추가적인 층이 통합되어 비격자(non-grating) 혹은 "미완성 골격(dog bone)" 패턴을 형성하며, 이것은 제 2 패턴에 대해 사용되어 코너형 형상을 보장한다.
이들 방법으로, 코너 라운딩 및 이미지 축소에 대하여 별 문제점이 없는 코너형 이미지가 생성된다.
도 1은 사각 형상 이미지의 리소그래픽 인쇄시 이미지 축소에 대한 개략도.
도 2는 이미지 축소의 문제점을 치수의 함수로서 도시한 그래프.
도 3은 본 발명의 제 1 실시예에 따라 포토마스크를 생성하는 프로세스의 제 1 단계의 개략적 평면도.
도 4는 도 3의 라인 4-4를 가로지르는 개략적 단면도.
도 5는 본 발명의 제 1 실시예에 따라 포토마스크를 생성하는 프로세스의 제 2 단계의 개략적 평면도.
도 6은 도 5의 라인 6-6을 가로지르는 개략적 단면도.
도 7은 본 발명의 제 1 실시예에 따라 포토마스크를 생성하는 프로세스의 제 3 단계의 개략적 평면도.
도 8은 도 7의 라인 8-8을 가로지르는 개략적 단면도.
도 9는 본 발명의 제 1 실시예에 따라 포토마스크를 생성하는 프로세스의 제 4 단계의 개략적 평면도.
도 10은 도 9의 라인 10-10을 가로지르는 개략적 단면도.
도 11은 도 9의 라인 11-11을 가로지르는 개략적 단면도.
도 12는 도 9의 라인 11-11을 가로지르는 대안적인 개략적 단면도.
도 13은 본 발명의 제 2 실시예의 제 1 단계의 개략적 단면도.
도 14는 본 발명의 제 2 실시예의 제 2 단계의 개략적 단면도.
도 15는 본 발명의 제 2 실시예의 제 3 단계의 개략적 평면도.
도 16은 본 발명의 제 2 실시예의 제 4 단계의 개략적 평면도.
도 17은 도 16의 라인 17-17을 가로질러 취해진 개략적 단면도.
도 18은 도 16의 라인 18-18을 가로질러 취해진 개략적 단면도.
도 19는 본 발명의 제 2 실시예의 제 5 단계의 평면도.
도 20은 도 19의 라인 20-20을 가로질러 취해진 개략적 단면도.
도 21은 도 19의 라인 21-21을 가로질러 취해진 개략적 단면도.
도 22는 본 발명의 제 2 실시예의 제 6 단계의 평면도.
도 23은 도 22의 라인 23-23을 가로질러 취해진 개략적 단면도.
도 24는 도 22의 라인 24-24를 가로질러 취해진 개략적 단면도.
도 25는 본 발명의 제 2 실시예의 제 7 단계의 평면도.
도 26은 도 25의 라인 26-26을 가로질러 취해진 개략적 단면도.
도 27은 도 25의 라인 27-27을 가로질러 취해진 개략적 단면도.
도 28는 본 발명의 제 2 실시예의 제 8 단계의 평면도.
도 29는 도 28의 라인 29-29를 가로질러 취해진 개략적 단면도.
도 30은 도 28의 라인 30-30을 가로질러 취해진 개략적 단면도.
도 31은 본 발명의 제 3 실시예의 제 1 단계의 개략적 단면도.
도 32는 본 발명의 제 3 실시예의 제 2 단계의 개략적 단면도.
도 33은 본 발명의 제 3 실시예의 제 3 단계의 평면도.
도 34는 도 33의 라인 34-34를 가로질러 취해진 개략적 단면도.
도 35는 본 발명의 제 3 실시예의 제 4 단계의 평면도.
도 36은 도 35의 라인 36-36을 가로질러 취해진 개략적 단면도.
도 37은 본 발명의 제 3 실시예의 제 5 단계의 개략적 평면도.
도 38은 도 37의 라인 38-38을 가로질러 취해진 개략적 단면도.
도 39는 본 발명의 제 3 실시예의 제 6 단계의 개략적 단면도.
도 40-44는 각각 본 발명의 제 4 실시예의 제 1-5 단계의 개략적 단면도.
도면의 주요 부분에 대한 부호의 설명
112 : 기판 114 : 상부 표면
115 : 하부 표면 120 : 차단층
130 : 하드마스크 물질층 134 : 제 1 표면
135 : 제 2 표면 140 : 포토레지스트 물질층
150 : 제 2 포토레지스트층
첨부한 도면과 함께 이하의 상세한 설명을 참조하면 본 발명의 본질 및 목적을 이해할 수 있을 것이다.
본 발명의 제 1 실시예에서는, 제 1 포토레지스트층을 사용하여 선택적인 희생층에서 라인 패턴을 제 1 방향으로 리소그래픽적으로 규정한다. 본 명세서에서 사용된 "규정한다(define)"라는 말은 포토레지스트를 노출 및 현상하는 단계와, 포토레지스트 하부의 층을 에칭하는 단계와, 표면으로부터 포토레지스트를 스트리핑하는 단계를 포함한다. 다음으로, 그 자리에 희생층 물질의 레지스트 보호 부분을 남기면서, 제 2 포토레지스트층을 사용하여 제 1 방향으로의 라인으로부터 특정 각도로 편이된(angularly offset) 방향으로 뻗어 있는 복수의 라인을 규정한다. 다음으로, 기판이 에칭되고, 가변 크기를 갖는, 즉, 독립적인 길이 및 폭을 갖는 개방된 사각 영역이 형성된다. 이 방법에서는, 2 단계 리소그래픽적 절차의 논리적 "OR"이 에칭된다.
이와 달리, 희생 물질층을 사용하지 않고서 제 1 포토레지스트층에서 라인의 패턴이 규정될 수도 있지만, 이것은 초점 및 토폴로지의 깊이에 대한 보다 많은 문제들에 직면하게 된다. 제 2 포토레지스트층은 전술한 바와 같이 규정될 수 있다. 다음으로, 제 1 포토레지스트 물질 및 제 2 포토레지스트 물질층에 의해 형성된 패턴을 마스크로서 사용하여 기판내로 에칭할 수 있다.
이하의 예는 단지 예시를 목적으로 한 것이며, 당업자에게 명백할 여러가지 다른 가능성으로서 제한하고자 하는 것은 아니다.
본 발명에 의하면 리소그래픽적으로 사각 이미지, 즉, 이미지의 적어도 한 부분이 광노출 도구(photoexposure tool)의 분해능의 한계 또는 그것에 근접한, 예리한 에지형 코너(즉, 현저한 코너 라운딩이 없는 코너 및/또는 현저한 이미지 축소가 없는 이미지)에서 교차하는 측벽을 갖는 (포토레지스트 또는 폴리이미드(polyimide)와 같은) 전사막(transfer film)에서의 이미지가 형성된다. 다음으로, (포토레지스트 또는 폴리이미드와 같은) 전사막에서의 이들 이미지는 통상적인 방향성 에칭 기법을 사용하여 하부의 반도체층으로 전사된다. 결과적으로, 대략 90°로 교차하는 측벽이 이들 층 내에 규정되어, 예리한 에지형 코너를 갖는 다수의 구조(예를 들면, 금속 라인을 다른 금속 라인 또는 도핑된 폴리실리콘 또는 소스(source)/드레인(drain) 확산과 같은 도핑된 실리콘 구조에 상호 접속시키는 콘택트 비아들(contact vias), DRAM 셀의 전극을 규정하는 도핑된 반도체의 "필라(pillar)", 또는, 포토마스크를 통한 개구(aperture)를 생성할 수 있다.
실시예 1
코너에서 예리한 90o각도의 피처를 갖는 만족스러운 포토마스크를 생성하기 위해, 본 발명의 제 1의 적용예 또는 실시예를 이용한다. 격자 패턴을 네가티브 톤 레지스트에 의해 두 번의 노출 프로세스와 함께 사용하여 레지스트의 굵은 선에 의해 격리된 사각의 개방 영역의 아일랜드를 형성한다.
도 4에 도시된 바와 같이, 상부 표면(114) 및 하부 표면(115)을 갖는 기판(112)이 마련된다. 기판(112)은 전자기 방사(electromagnetic radiation) 또는 리소그래피에서 사용된 파장의 다른 적절한 화학선 에너지(actinic energy)(이하, "화학선 방사(actinic radiation)"라고 지칭함), 즉, 전형적으로 대략 190 내지 450 nm 범위의 파장을 갖는 이빔(e-beams), 이온빔 또는 광학 방사를 전달하는 물질로 형성된다. 비록 적절한 굴절율(refractive index) 및 다른 특성을 갖는 다른 물질을 사용할 수 있지만, 융합 실리카는 기판(112)에 대해 바람직한 물질이다. 기판(112)의 두께는 알려진 설계시 고려 사항에 따라 달라질 수 있다. 그러나, 본 방법의 일실시예에서, 기판은 대략 2 내지 7 mm의 두께를 갖는다.
상부 표면(114)은 사전결정된 파장 범위의 전자기 방사의 전달을 실질적으로 차단하는 상부 표면(124)을 갖는 물질(120)로 형성되는 차단층(blocking layer)으로 덮힌다. 차단층(120)으로 적절한 물질에는 박층에서 기계적 내구성(mechnical durability) 및 불투명성(opacity)을 갖는 물질, 예를 들면, 크롬(chromium), 몰리브덴(molybdenum), 알루미늄(aluminum), 텅스텐(tungsten), 티타늄(titanium), 몰리브덴 규화물(molybdenum silicide) 또는 탄소(carbon)가 포함된다. 크롬은 비교적 높은 기계적 및 화학적 내구성을 가지며, 정교한 크롬 마스크 복구 도구의 커다란 설치 베이스가 있기 때문에, 층(120)에 바람직한 물질이다. 차단층(120)의 특정 두께는 층으로서 사용된 물질이 방사의 전달을 차단하는 능력의 함수로서 변할 것이다. 그러나, 층(120)이 크롬으로 형성될 때, 층은 대략 1 nm 내지 1000 nm의 두께 범위를 갖는 것이 바람직하며, 대략 100 nm의 두께가 바람직하다.
제 1 표면(134) 및 제 2 표면(135)을 갖는 하드마스크(hardmask) 물질층(130)이 차단층(120)의 상부 표면(124)상에 증착된다. 이 하드마스크 물질은 하부의 층에 대한 에칭 마스크로서 사용된다. 이 층의 두께는 하부의 층에 대한 에칭율의 비에 의해 선택된다. 전형적으로 하드마스크 물질은 실리콘 질화물층 또는 실리콘 이산화물층이다. 비록, 다른 물질이 선택될 수 있음을 알고는 있으나, 본 명세서에서의 기술을 위해, 하드마스크 물질은 "질화물층(130)"이라 지칭될 것이다.
다음으로, 질화물층(130)의 제 1 표면(134)상에 제 1 포토레지스트 물질층(140)이 증착되어, 도 3에 도시된 구조로 된다. 제 1 포토레지스트 물질은 빛에 노출될 때 선택적으로 반응하는 물질이므로, 물질의 용해도 특성을 변화시킴으로써, 화학선 에너지원에 노출된 영역의 용해도를 증가시키거나(포지티브 톤(positive tone)), 감소시킨다(네가티브 톤). 이러한 특정의 예에서, 포지티브 또는 네가티브 톤 레지스트의 선택은 중요하지 않으며, 프로세스 조건 및 피처의 예리성에 대한 레지스트 특성이 결정적으로 중요하다. 다음으로, 종래 기술에 일반적으로 알려진 방법으로 포토레지스트 물질(140)이 노출 및 현상된다. 전체 구조가 에칭되고, 레지스트가 스트리핑되어 도 5에 도시된 구조가 형성된다. 포토레지스트 물질을 노출 및 현상하고, 구조를 에칭한 후, 레지스트 물질을 스트리핑하는 프로세스를 이하, 원하는 피처를 위한 "규정 단계"라고 지칭할 것이다.
도 5에 도시된 바와 같이, 피처는 일반적으로 제 1 방향으로 뻗어 있는 라인이다. 이 경우, 이들은 남북 방향을 향하고 있다. 도 6에 도시된 바와 같이, 질화물층이 완전히 제거되어, 차단 물질(120)의 상부 표면(124)이 노출되는 영역 및 에칭 단계 동안 포토레지스트에 의해 보호되어, 질화물층(130)이 유지되는 영역이 있다.
다음으로, 제 2 포토레지스트층(150)이 증착되고, 노출 및 현상되어 도 7에 도시된 구조가 형성된다. 질화물 라인(130)에 직교하여 뻗어 있도록, 포토레지스트 물질 라인(150)이 형성된다. 차단 물질층(120)의 일부가 상부 표면(124)상에서 노출된다. 노출된 부분들은 전형적으로 사각형의 피처와 관련된 코너 라운딩또는 축소의 문제점이 없는 사각의 코너를 갖는다. 도 8에 도시된 바와 같이, 포토레지스트 라인(150)은 차단 물질층(120)의 상부 표면(124)상에 있다.
차단 물질층(120)의 노출된 부분들은 기판(112)의 상부 표면(114)까지 아래로 에칭된다. 다음으로, 포토레지스트가 스트리핑되어, 도 9에 도시된 바와 같은 최종적인 마스크(160)가 생성된다. 도 9에 도시된 바와 같이, 차단 물질의 라인(120)은 동서로 뻗어 있으며, 표면상에 하드마스크 물질을 갖는 라인은 남북으로 뻗어 있다. 도 10 및 도 11에 도시된 바와 같이, 차단 물질의 라인은 단순하게 기판(112)의 상부 표면(114)상에 놓여 있다. 도 12에 도시된 바와 같이, 차단 물질의 라인(120)의 에지(122)를 비방향성(non-directive) 에칭함으로써 림형 위상 시프터(rim-type phase-shifters)가 형성될 수 있다. 에지는 하드마스크 물질(130)의 에지로부터 뒤로 당겨지므로, 하드마스크 물질층은 오버 에칭(over etching) 프로세스가 주의깊게 제어되는 한, 도 12에서 거리 Y로서 도시된 바와 같이, 림형 위상 시프터로서 기능하여, 적절한 풀 백 거리(pull-back distance)를 생성할 수 있다.
본 발명의 제 2 실시예에서, 각진 코너를 갖도록 형성될 영역은 제 1 에칭 단계와 제 2 에칭 단계 모두가 중복되는 영역이다. 중복 영역은 논리적 "AND" 영역으로 생각할 수 있다. 본 실시예에서는 제 1 희생층 및 제 2 희생층을 사용하여 하부의 층 또는 층들에서 예리한 코너형 이미지를 얻는다. 제 1 방향으로 뻗어 있는 제 1 라인 패턴은 제 1 희생 물질층으로 에칭된다. 다음으로, 제 2 라인 패턴이 규정되고, 제 2 희생 물질층으로 에칭된다. 제 2 층의 에칭은 제 2 희생물질(만약, 존재한다면) 및 제 1 희생 물질층 아래의, 두 레지스트 물질에 대해 선택적이어야 한다. 예를 들어, 폴리실리콘 층을 패터닝하려고 한다면, 제 1 실리콘 질화물층은 제 1 희생 물질층일 수 있고, 제 2 실리콘 산화물층은 제 2 희생 물질층일 수 있다. 다음으로, 질화물층이 라인 및 공간 안으로 패터닝될 수 있다. 산화물층은 공간을 통하여 노출될 것이다. 다음, 다른 포토리소그래픽적 단계를 사용하여 레지스트를 패터닝할 수 있고, 레지스트내의 공간이 질화물 라인을 통과하는 모든 곳에는 질화물이 남을 것이지만, 제 2 레지스트내의 공간이 질화물층내의 공간 영역을 통과하는 모든 곳에는 하부의 산화물이 노출될 것이므로, 하부의 폴리이미드층에 대해 선택적으로 에칭될 것이다.
여러 층의 두께를 결정하는 데에는 일정한 제한 사항이 존재한다. 예를 들면, 초점의 깊이 및 다른 리소그래픽적 제한 사항으로 인해 인쇄될 층은 매우 편평해야 한다. 이러한 이유로, 본 발명의 바람직한 실시예에서는 추가적인 박층을 사용하여(그에 따라, 프로세스 복잡도 및 비용이 추가됨), 표면이 완전하게 편평하지 않거나 레지스트의 두께가 변하는 경우에도 정확하게 제 2 라인 세트를 인쇄한다.
층의 두께 뿐만 아니라 어느 층을 둘 것인지를 결정하는 데에는 다른 제한 사항이 존재한다. 예를 들면, 어떤 물질들은 동일한 에칭제에서 에칭되기는 하지만, 이들은 상이한 비율로 에칭된다. 그러므로, 가령 질화물층을 통해 선택적으로 에칭하기 위해서는, 그 하부의 층이 질화물과 동일한 비율로 에칭되지 않거나, 또는 하부의(또는 상부의) 층이 보다 두껍게 형성되어 에칭율을 보상해야 한다. 이하의 예는 이것에 한정되는 것을 의미하지 않으며, 본 발명에 의해 도입되는 기본 개념을 예시하는 것이다.
실시예 2
웨이퍼상에 인쇄될 피처, 예를 들면 DT 피처와 함께 사용하기 위한 프로세스의 제 2의 예시적인 실시예에서, 일부 영역은 사각 형상의 이미지로 인쇄되며, 다른 영역은 보호된다.
이들 중 제 1 방법에서는, 격자 패턴을 두 번의 노출 프로세스와 함께 사용하여 레지스트의 굵은 선에 의해 격리된 사각의 개방 영역의 아일랜드를 형성한다. 보다 상세하게는, 전형적으로 P 형 실리콘 웨이퍼인 기판이 마련된다.
바람직하게, 웨이퍼는 네가티브 톤 레지스트, 예를 들면, 텍사스주(TX)의 Hoechst Celanese of Corpus Christi로부터의 폴리(poly)(3-히드록시스티렌(hydroxystyrene))와, 뉴욕주(NY)의 Maruzen America of New York으로부터 상업적으로 입수 가능한 폴리(4-히드록시스티렌), 방향족 고리(aromatic ring)상에 하나 이상의 알킬 치환체(alkyl substituents)를 갖는 폴리(4-히드록시스티렌), 방향족 고리상에 하나 이상의 알킬 치환체를 갖는 폴리(3-히드록시스티렌) 또는 PHM-C와 같이 이들 중 임의의 것이 주요 서브유닛으로서 되어 있는 공중합체(copolymer)로 피복된다.
다음으로, 적절한 노출 조건하에서 이러한 네가티브 톤 레지스트가 노출되어, 현상시에 x 방향 또는 y 방향으로 라인이 형성되도록 한다. 다음으로, 두 프로세스 중 하나가 구현될 수 있다. 네가티브 톤 레지스트가 반대 방향에서 노출될 수 있고, 이어서 제 1 라인 세트와 제 2 라인 세트 모두가 현상되거나, 또는, 제 1 라인 세트가 현상될 수 있으며, 웨이퍼의 전체 표면이 제 2 네가티브 톤 포토레지스트 물질층으로 다시 피복된 후, 적절한 조건하에서 적절한 화학선 에너지원에 노출되어 제 1 라인 세트에 직교하여 뻗어 있는 제 2 라인 세트를 형성한다. 즉, 제 1 라인 세트가 x 방향으로 뻗어 있으면, 제 2 라인 세트는 y 방향으로 뻗을 것이며, 반대로 제 1 라인 세트가 y 방향으로 뻗어 있으면, 제 2 라인 세트는 x 방향으로 뻗을 것이다. 이러한 식으로, 노출된 기판 표면의 사각 영역을 남기면서, 격자형 레지스트 패턴이 형성된다. 다음으로, 패턴을 위한 사각 마스크를 사용하여 기판을 처리, 즉, 에칭, 주입 등을 행한 후, 레지스트를 제거하여 사각 피처를 갖는 최종 제품을 생성할 수 있다. 제 1 및 제 2 층을 정렬시킬 때에는 주의가 필요하다. 두 개의 별도의 레티클을 사용하여 사각 이미지를 인쇄할 때, 이러한 최초의 패턴에 대해 후속 마스크 패턴을 정렬시키는 데 있어서 정렬의 문제가 발생한다. 이는, 두 개의 초기 마스크로부터, 후속 프로세싱에서 어느 마스크를 정렬을 위해 선택할 것인가 하는 것이다. 이것은 X 및 Y 축으로 사각 이미지 패턴에 대한 1 차 정렬을 얻는 것이 때로는 바람직하기 때문에 문제가 된다. 이러한 문제는 후속 레벨에서 특정의 정렬 절차를 사용함에 의해 다루어질 수 있다. 이러한 절차에는 사각 이미지를 형성하는데 사용된 두 패턴으로부터 정렬 마크를 관측하는 것이 포함된다. 두 개의 마크 세트로부터 정렬 데이터를 수집한 후, 포토 툴(photo-tool) 소프트웨어를 사용하여, 하나의 마스크 레벨로부터 최적의 X 파라미터를, 다음 레벨로부터 최적의 Y 파라미터를 추출한 후, 이 정보를 이용하여 후속 레벨에 대한 최적의 정렬 파라미터를 설정한다. 니콘(Nicon)과 같은 포토 툴의 경우에는 각각의 레벨의 X 및 Y에 대해 두 개의 별도의 마크를 사용하므로, 이것을 구현하기가 용이하다. 마이크라스캔(Micrascan)과 같은 포토 툴의 경우에는 정렬 마크로서 단일의 45o산형(山形, chevron)을 사용하므로, 이 정보를 추출할 수는 있지만 소프트웨어 프로그램을 작성해야 한다.
도 13에 도시된 바와 같이, 상부 표면(214)을 갖는 실리콘 웨이퍼 기판(212)이 마련된다. 기판(212)의 상부 표면(214)상에는 제 1 폴리실리콘(220)(polySi)층이 증착된다. 다음으로, polySi의 상부 표면(224)상에 제 1 실리콘 질화물층(230)이 증착된다. 전형적으로 TEOS(tetraethyl-orthosilicate)를 사용하여, 제 1 실리콘 질화물층의 상부 표면(234)상에 제 1 산화물층(240)이 증착된다. 이들 층은 그들간에 만족스러운 에칭율의 비가 되도록 선택된다.
도 14에 도시된 바와 같이, 다음으로, 제 1 산화물층의 상부 표면(244)상에 제 2 혹은 얇은 polySi 층(250)이 대략 500 Å 내지 1000 Å의 두께로, 바람직하게는 750 Å의 두께로 증착된다. 제 2 폴리실리콘 층(250)은 제 1 폴리실리콘 층(220)의 두께 미만으로 증착된다. 제 2 polySi 층의 상부 표면(254)상에 제 2 혹은 얇은 실리콘 질화물층(260)이 대략 500 Å 내지 1000 Å의 두께로, 바람직하게는 대략 750 Å의 두께로 증착된 후, 제 2 질화물층의 상부 표면(264)상에 얇은 TEOS 층(270)이 대략 750 Å의 두께로 증착된다. 제 2 실리콘 질화물층(264)은제 1 실리콘 질화물층 두께 미만으로 증착되고, 실리콘 이산화물의 두께는 대략 500 Å 내지 1000 Å의 범위 이내이다. 제 2 실리콘 산화물층은 제 1 실리콘 산화물층 두께 미만으로 증착된다. 제 2 TEOS 층의 상부 표면(274)상에는 제 1 레지스트층(도시되지 않음)이 증착되고, x 방향 또는 y 방향으로 뻗어 있는 라인에서 노출되고 현상되어, 제 2 TEOS 층의 상부 표면의 일부가 노출된다. 도 15에 도시된 바와 같이, 제 2 산화물층(270)의 부분들의 노출된 상부 표면(274)이 제 2 질화물층(260)의 상부 표면(264)에 대해 선택적으로 에칭된다. 다음으로, 제 1 레지스트층이 스트리핑되고, 제 2 레지스트층(도 16의 (280))이 증착된다. 제 1 레지스트 층의 라인과 직교하는 방향으로, 즉, x 방향 혹은 y 방향 어느 쪽으로든 제 1 레지스트 층이 없는 방향으로 뻗어 있는 라인 패턴으로 제 2 레지스트 층이 노출되고 현상되어, 제 2 산화물층(270)의 상부 표면(274) 일부 및 제 2 질화물층(260)의 상부 표면(264) 일부가 노출된다. 다음으로, 제 2 polySi 층과 제 2 TEOS 층(270) 어느 쪽도 에칭되지 않도록, 제 2 질화물층(260)의 노출된 부분을 선택적으로 에칭하여, 도 16 내지 도 18에 도시된 바와 같이, 제 2 polySi 층(250)의 상부 표면(254)의 일부를 노출한다. 도 16에 도시된 바와 같이, 레지스트는 제 1 에칭 단계에서 생성된 라인에 직교하는 라인으로 뻗어 있으며, 이것은 polySi의 상부 표면(254)까지 아래로 에칭된 영역이다. 도 17에 도시된 바와 같이, 제 2 polySi 층(250)의 상부 표면(254)까지 아래로 에칭된 영역은 더 이상 제 2의 얇은 TEOS 층(270)을 포함하지 않는 영역이다. 도 18에 도시된 바와 같이, 얇은 산화물층(270)은, 심지어 제 2 산화물층(270)의 상부 표면(274)이 노출된 영역, 즉, 레지스트(280)에 의해 덮히지 않은 영역에서까지도 제 2 질화물층(260)이 에칭되지 않도록 보호한다.
도 19에 도시된 바와 같이, 다음으로, 레지스트가 스트리핑되고, 제 2 polySi 층(250)의 노출된 부분들이 선택적으로 에칭되어, 제 1 TEOS 층(244)의 상부 표면의 일부를 노출시킨다. 도 20에 도시된 바와 같이, 제 2 질화물층(260)은 마스크 물질로서 작용하며, 에칭되지 않는다. 제 1 TEOS 층(240) 또한 에칭되지 않는다. 도 21에 도시된 바와 같이, 제 2 TEOS 층(270)은 에칭되지 않는다.
도 22에 도시된 바와 같이, 제 1 및 제 2 TEOS 층(240, 270)이 선택적으로 에칭되어, 제 1 및 제 2 질화물층(230 및 260)의 상부 표면(234 및 264)이 각각 노출된다. 도 23에 도시된 바와 같이, 이전 단계에서 노출된 제 2 질화물층(260)의 상부 표면(264) 이외에도, 제 1 질화물층(230)의 상부 표면(234)이 노출된다. 도 24에 도시된 바와 같이, 제 2 산화물층(270)에 의해 이전에 피복된 영역(도 19에 도시됨)에서 제 2 질화물층(260)의 상부 표면(264)이 노출된다. 이 시점에서 사각 형상의 격자 패턴이 형성되었지만, 이것은 격자를 형성할 필요가 있는 표면 위에 위치한다.
다음으로, 제 1 및 제 2 질화물층(230 및 260)이 하부의 제 1 및 제 2 polySi 층(220 및 250)까지 아래로 각각 에칭된다. 도 25에 도시하고, 도 26 및 도 27의 단면도에서 도시된 바와 같이, 증착된 polySi 층(220)의 상부 표면(224)이 그에 따라 여러 영역에서 노출된다. 표면의 나머지 부분위의 상부층은 제 2의, 얇은 polySi 층(250)이다. 도 26에 도시된 바와 같이, 증착된 polySi 층(220)의상부 표면(224)을 바닥으로 갖는 웰(wells)(290)이 형성된다. 도 27에 도시된 바와 같이, 제 2 polySi 층의 상부 표면(254)이 노출되지만, 제 1 polySi 층(220)은 보호된 채로 유지된다.
다음으로, 제 1 혹은 증착된 층(220)과 제 2 층(250) 모두의 polySi이 산화물에 대해 선택적으로 에칭되어, 도 28에 도시되고 도 29 및 도 30의 단면도에 도시된 바와 같이, 제 1 산화물층(240)이 원하는 영역으로부터 제거되지 않도록 한다. 도 29에 도시된 바와 같이, 나머지 프로세스 단계를 위해 웨이퍼 표면 영역(214)이 노출되고(이것은 본 기술 분야에 잘 알려져 있음), 다른 영역은 제 1 polySi 층, 질화물층 및 산화물층(220, 230 및 240)에 의해 덮혀진다.
실시예 3
깊은 트렌치(DT) 캐패시터 구조에서, 특히, 스케일링 및 설계 제한 사항으로 인해 이들 피처가 점점 더 작아짐에 따라, 축소가 없는 사각 형상을 제공하는 것이 바람직하다. 이들 목적을 수행하기 위해, 본 발명은 이들 피처를 위해 사각 형상을 형성하는 방법에 대한 제 3 실시예를 제공한다.
IT 피처와 함께 사용하기 위한 프로세스의 제 3의 실시예에서, 제 1 및 제 2 층은 완전한 격자 패턴을 형성하지 않는다. 제 2 패턴이 확실히 사각 형상이 되도록 하기 위해 비격자 혹은 "미완성 골격(dog bone)" 패턴을 사용한다. 다음과 같은 방법으로 패턴이 형성된다.
도 31에 도시된 바와 같이, 실리콘 웨이퍼(300)에 이전에 형성된 깊은 트렌치("DT") 구조를 갖는, 제안된 1 Gb PAD 구조가 도시되어 있다. 에칭하고, 칼라(collar) 산화물층(302)을 증착한 후, 폴리실리콘(303)으로 트렌치를 충진함으로써, 통상적인 방법으로 DT가 형성된다. 폴리실리콘(303)의 표면에는 산화물 플러그(oxide plug)(304)가 형성된다. 게이트 폴리실리콘 층(305)이 웨이퍼(300)의 표면상에 존재하며, 산화물층(306)이 전체 표면을 덮는다. 산화물(306)의 상부 표면은 질화물층(307)이다.
도 32에 도시된 바와 같이, 질화물(307)의 상부 표면(314)상에 유기 물질(organic material)층(330), 예를 들면, 폴리이미드가 증착된다. 스핀 피복(spin coating)에 의해 대략 0.4 미크론(μm) 내지 1 μm 범위의 두께로 폴리이미드가 도포된다. 이 층 및 이어지는 모든 층의 두께는 에칭율의 비에 의해 정해짐을 알아야 한다. 다음으로, 이것을 약 1 시간 동안 대략 170oC 내지 220oC 범위의 온도로 베이크한다. 폴리이미드층이 완전히 처리된 후, 얇은 산화물층(340), 바람직하게는 TEOS가 대략 500 Å 내지 750 Å 범위의 두께로, 바람직하게는 750 Å의 두께로 증착된다. 다음으로, TEOS 층의 상부 표면(344)상에 실리콘 질화물층(350)이 증착된다. 질화물층의 상부 표면(354)상에는, 바람직하게 포지티브 톤 타입의 레지스트인 제 1 레지스트 물질층(360)이 증착된다. 레지스트는 임의의 x 축 또는 y 축을 따라 뻗어 있는 라인을 갖는 규칙적인 격자 패턴으로 노출 및 현상된다. 본 내용을 기술하기 위한 목적으로, y 방향으로 라인이 형성되고, 도 33의 교차 라인 34-34와 같은 라인을 가로질러 개략적인 단면이 취해진다. 따라서, 질화물층의 상부 표면(354)의 부분들이 노출된다. 다음으로, 질화물층(350)이 TEOS에 대해 선택적으로 에칭되어, 도 33에 도시된 바와 같은 채널(370)을 형성한다. 다음으로, 레지스트가 스트리핑된다.
다음으로, 제 2 레지스트층(380)이 증착되고, 결과적인 구조가 규정되어 지지 영역(support area) 인쇄가 완료된다. 도 35에 도시된 바와 같이, 노출된 질화물 표면(354)과 함께 노출된 폴리이미드 표면(334)상의 제 2 레지스트층(380)의 제 2 라인 패턴은 "미완성 골격" 형상을 닮은 비격자 패턴이다. 궁극적으로 사각 형상을 형성해야 하는, 이미 개방된 영역들 중 어느 것도 레지스트가 덮지 않는 방식으로 패턴이 인쇄되어야 한다. 그러나, 제 2 형상의 중복 부분이 이전에 에칭된 에지에 직교하는 한, 레지스트의 에지는 질화물 라인내의 어느 곳인가에 속할 것이므로, 제 2 패턴에 대한 제 1 패턴의 중복에 일정한 정도의 여유(laxity)가 허용된다. 도 36에 도시된 바와 같이, 채널(370)의 바닥으로서 폴리이미드층의 상부 표면(334)을 갖고, 산화물(342), 질화물(352) 및 레지스트(382)의 측벽을 갖는 채널(370)이 확대되어 있다. 전술한 바와 같은 여유로 인해, 질화물층의 상부 표면(354) 부분을 노출하면서, 산화물 및 질화물 측벽(342, 352)으로부터 레지스트 측벽(382)이 뒤로 당겨진다.
다음으로, 제 2 레지스트층(380)이 스트리핑되고, TEOS 및 질화물에 대해 유기층(330)이 선택적으로 에칭된다. 그 결과 도 37에 도시된 구조가 얻어진다. 도 38에 도시된 바와 같이 채널(370)이 깊어진다. 채널의 바닥은 질화물 표면(324)이고, 측벽은 이제 유기 측벽(332), TEOS 측벽(342) 및 질화물 측벽(352)이다. 이제 일반적으로 알려진 방법에 의해 격리 트렌치가 유기층(330)을 마스크로서 사용하여 웨이퍼 표면으로 에칭될 수 있다. 통상적인 에칭 프로세스에 의해 제 1 에칭 단계 동안 추가적인 마스크 TEOS 층(340) 및 질화물층(350)을 스트리핑할 것이다. 도 39에 도시된 바와 같이, 유기층(330)이 그 다음 스트리핑되어, 그 결과 최종적인 구조(400)가 얻어진다. 본 발명의 방법을 이용함으로써 광 프로세스 윈도우(photo process windows)가 크게 증가하며, 트렌치의 길이 및 폭이 완전히 독립적으로 제어된다.
실시예 4
실시예 3은 깊은 트렌치 저장 캐패시터의 부분들을 노출하기 위한 목적으로 사각 측면형 트렌치가 형성되는 프로세스를 기술하고 있다. 본 실시예 4에서는, 저장 캐패시터 그 자체뿐만 아니라, 수직의 FET가 형성될 수 있는 수직 단결정 실리콘 "필라(pillar)" 구조를 형성하기 위해 이들 동일한 일반적 기법을 사용한다. 본 발명의 프로세스는 사각의 코너를 갖는 트렌치 및 필라를 생성하기 때문에, 각각의 저장 셀에 할당된 전체 표면 영역을 증가시키지 않으면서도, 각각의 셀에 대한 유효 용량성 저장 영역이, 보다 라운드형인 코너를 갖는 통상적인 트렌치 캐패시터의 저장 영역보다 크다. 더욱이, 형성된 트렌치 및 필라가 트렌치의 라운딩을 감당하는데 더 적은 "여분(spare)"의 표면 영역을 필요로 하므로, 각각의 셀에 대해 할당된 웨어퍼 영역중 더 많은 양이 셀 자체를 형성하는 데 사용될 수 있다. 예를 들면, 이하 기술된 64M DRAM의 경우, 전체 단위 셀의 크기는 9.3"스퀘어(squares)"(각각의 "스퀘어"는 포토리소그래픽 도구의 분해능 한계에 근접한 치수를 가짐)로부터 8 스퀘어 미만으로 감소될 수 있다.
도 40을 참조하면, 사각의 측벽을 갖는 깊은 트렌치 슬롯(slots)(510)이 기판(500)에 형성된다. 실시예 1 내지 3에서 사각의 이미지를 형성하기 위해 전술한 이미지화 및 에칭 기법을 사용하여 트렌치가 형성될 것이다. 트렌치 슬롯은 이하 기술하는 바와 같이 형성될 것이며, 디바이스 및 저장 노드와 같은 셀 소자(cell element)를 규정하는 후속 프로세스 이후, 제 2 슬롯이 각도면에서 상대적으로 제 1 슬롯 구조에 대해 형성되어 최종적으로 깊은 트렌치 구조가 형성될 것이다. 깊은 트렌치 슬롯들이 서로 충분히 근접하도록 이격시킴으로써, 본 발명은 깊은 트렌치(510)들 사이에 사각 측면형 필라(520)를 형성한다. 실제로, 트렌치(510)의 깊이는 6 내지 10 미크론이며, .18 미크론 거리로 서로 격리되어, 필라(520)가 6 내지 10 미크론의 높이 및 .18 미크론의 폭을 갖도록 한다.
도 41에 도시된 바와 같이, 통상적인 열적 성장 및 질화물 증착 프로세스(thermal growth and nitride deposition processes)를 사용하여, 기판(500)상에 실리콘 산화물/실리콘 질화물층(511)(점선 및 굵은 선으로 함께 도시됨)이 2500 옹스트롬의 두께로 형성된다. 다음으로, 도핑된 폴리실리콘 층(512)(점선 및 굵은 선으로 함께 도시됨)이 기판상에 형성되고, (산화물/질화물 유전체를 에칭하지 않으면서 폴리실리콘을 에칭하는 Cl2와 같은 플라즈마 에칭제를 사용하여) 다시 에칭되어 점선 부분이 제거된다. 결과적으로, 산화물/질화물 부분(511)이 노출된다. 노출된 산화물/질화물(511)은 실질적으로 실리콘을 에칭하지 않으면서 이들 유전체를 에칭하는 (CHF3과 같은) 플라즈마에서 에칭되어, 점선 부분이 제거된다. 결과적으로, 트렌치(510)가 (트렌치 캐패시터 플레이트를 형성하는) 폴리실리콘(512A)으로 부분적으로 충진되며, 트렌치(510)는 트렌치 캐패시터를 위한 노드 유전체를 형성하는 유전체(511A)를 갖는 측벽을 구비한다. 다음으로 가열 사이클(heating cycle)을 수행하여, 폴리실리콘(512A)으로부터 유전체를 통해 주변의 실리콘 기판 부분으로 n 형 도펀트를 몰아내며, 이렇게 함으로써 트렌치 캐패시터의 저장 노드 플레이트로서 기능하는 확산 영역(524)을 형성한다.
도 42에 도시된 바와 같이, 다음으로, 부분들(513A, 513B, 513C)을 포함하는 두꺼운 격리 산화물층(513)이 기판(500)상에 증착된다. 이 두꺼운 산화물층은 (필라(520)의 측면을 따라) 저장 캐패시터와 수직 FET 사이에 수직 격리(isolation)를 제공한다. 다음으로, 웨이퍼를 산화물에 대해 선택적인, 위에서와 동일한 플라즈마 에칭제로 처리하여, 웨이퍼(500)의 수평 표면상의 격리 산화물(513) 부분(513A)을 제거한다. 다음으로, 위에서 행해진 바와 동일한 프로세스를 사용하여 제 2 도핑된 폴리실리콘 층(514)이 증착 및 에칭되고, 부분(513A)을 덮으면서 격리 산화물(513)의 부분(513B)이 노출된다. 노출된 부분(513)은 이전에 사용된 것과 동일한 산화물 에칭제를 사용하여 이후 제거되어, 폴리실리콘(514)으로 덮힌 격리 산화물 "칼라(collar)" 구조(513C)로 된다.
도 43에 도시된 바와 같이, (위에서 규정된 바와 동일한 프로세스를 사용하여) 제 3의 n 도핑된 폴리실리콘 층(515)이 증착되고 에칭되어, 산화물 칼라(513C)위로 확장하는 폴리실리콘 부분(515)을 생성한다. 다음으로, 웨이퍼를 충분히 가열하여 도핑된 폴리실리콘 영역(515)으로부터 주변의 실리콘으로 n 형 도펀트를 몰아내어, 수직 FET의 하나의 전극으로서 기능할 n 형 도핑된 영역(522)을 생성한다. 다음으로, (굵은 선 및 점선으로 함께 도시된, 폴리실리콘상에서 50 - 200 옹스트롬 두께, 단결정 실리콘상에서 20-80 옹스트롬 두께의) 산화물층(516)이 웨이퍼상에서 성장되어, 노출된 폴리실리콘 표면(515)을 덮는다. 전술한 프로세스를 사용하여 제 4 도핑된 폴리실리콘 층(517)을 증착하고 에칭하여, 층의 점선 부분(517)을 제거하며, 산화물층 부분(516B)위의 폴리실리콘(517A)은 남겨 둔다. 다음으로, 산화물층의 점선 부분(516A)이 제거된다. 산화물층(516A)은 수직 FET에 대한 게이트 유전체로서 기능한다. 인접한 캐패시터 플레이트로부터의 전기적 분리를 제공하도록 산화물층(516B)은 바닥이 더 두껍다(즉, 150 옹스트롬 정도의 두께).
도 44에 도시된 바와 같이, 수직 FET의 나머지 구조가 형성된다. ( 옹스트롬 두께의) 산화물층을 증착한 후, 플라즈마 에칭을 행하여 층의 수평 부분을 제거하고, 트렌치의 수직 부분만을 남김으로써, 트렌치의 상부 측벽상에 산화물 유전체(526)가 형성된다. 다음으로, n 형 도펀트를 노출된 필라(520)의 상부 부분으로 주입함으로써 확산 영역이 형성되어, 비트 라인 확산부가 형성된다. 격리된 필라를 형성하기 위해, 사각 이미지화 프로세스에 제 2 리소그래피 단계가 도입된다. 이 단계에서, 실시예 1 내지 3에서와 유사하게 제 2 슬롯이 형성되어 필라의 길이가 규정된다. 예를 들면, 실시예 3의 도 32 내지 도 38에서 개시된 (깊은 트렌치 저장 캐패시터를 노출하기 위한 사각 측면을 갖는 깊은 트렌치를 제공하는데사용된) 이미지화 기법을 사용하여 필라를 규정한다. 필라의 길이는 .18 um일 수 있다. 필라를 규정한 후, 통상적인 리소그래피 및 격리 트렌치 방법에 의해 대안적인 필라 위에 격리부가 형성된다. 적절한 금속 콘택트 및 층이 형성되어 (a) 도면들의 평면에 직교(즉, 지면으로 들어가는 방향으로)하는 인접한 폴리실리콘 부분(517A)을 상호 접속시키는 워드 라인을 규정하고, (b) 인접한 비트 라인 확산부를 상호 접속시키는 워드 라인에 직교하는 비트 라인을 규정한다. 따라서, 본 발명에 의해, 폴리실리콘 전극(515, 514A, 512A), 유전체(511A) 및 확산 영역(524)에 의해 형성된 트렌치 캐패시터에 저장된 정보를 액세스할 수 있는 (소스 확산부 BL, 게이트 전극(517A) 및 드레인 확산부(522)를 갖는) 수직 FET가 형성된다.
본 발명은 바람직한 예시적인 실시예를 참조로 하여 특정하게 도시 및 기술되었지만, 당업자라면 본 발명의 정신 및 영역을 벗어나지 않고서도 형태 및 세부 내용에 있어서의 상기 및 다른 변경이 가능함을 알 수 있을 것이다.
본 발명에 따른 코너형 이미지 형성 방법 및 그것에 의해 형성된 포토마스크에 의하면, 리소그래픽 프로세스에서 사각 형상의 이미지를 형성하는 방법이 개시되며, 개구에 의해 규정되는 사각의 교차 영역 및 사각의 각도 영역을 현상하는 방법이 제안된다. 또한, 두 번의 노출 프로세스를 사용하여 코너형 이미지의 길이 및 폭이 독립적으로 패터닝되는 포토마스크가 제공된다.
Claims (29)
- 기판상에 코너형 이미지(cornered images)를 형성하는 방법에 있어서,(a) 상부에 제 1 선택적 에칭 가능 물질층을 갖는 기판을 제공하는 단계와,(b) 상기 제 1 에칭 가능 물질층에 복수의 평행한 에지형 개구를 형성하는 단계―상기 개구는 일직선 에지형(straight-edged) 제 1 영역의 쌍을 형성하도록 정렬됨―와,(c) 상기 제 1 에칭 가능 물질층의 개구상에 선택적 에칭 가능 물질층을 증착하는 단계와,(d) 패터닝 가능 물질층에 제 2의 복수의 평행한 에지형 개구를 형성하는 단계―상기 제 2의 복수의 개구는 상기 일직선 에지형 제 1 영역의 인접한 쌍과 교차함으로써, 상기 제 1 영역들 중 하나의 두 에지 및 제 2 영역들 중 하나의 두 에지에 의해 경계가 정해지는 복수의 상기 제 2 영역을 형성함―와,(e) 상기 제 1 및 제 2 개구에 의해 규정되는 제 2 영역의 기판을 처리하는 단계를 포함하는코너형 이미지 형성 방법.
- 제 1 항에 있어서,상기 기판은 상부 표면상의 차단층(blocking layer)을 포함하고,상기 선택적 에칭 가능 물질은 하드마스크(hard mask) 물질층이며,상기 기판 처리 단계는 제 1 및 제 2 개구에 의해 규정되는 영역의 상부 표면으로부터 상기 차단층을 제거하는 것을 포함하는코너형 이미지 형성 방법.
- 제 2 항에 있어서,상기 처리 단계는 상기 차단층을 에칭하는 단계를 포함하고, 상기 단계 (e) 이후에,(f) 상기 제 2 패터닝 가능 물질층을 스트리핑(stripping)하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 3 항에 있어서,상기 제 2 패터닝 가능 물질층이 스트리핑된 이후에,(g) 림형 위상 시프터(rim-type phase shifters)를 형성하기에 충분한 시간 동안 상기 차단층을 오버 에칭(over-etching)하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 1 항에 있어서,상기 기판은 상기 기판의 상부 표면과 상기 제 1 선택적 에칭 가능 물질층의 하부 표면 사이에 제 2 선택적 에칭 가능 물질층을 포함하고, 상기 단계 (d)와 단계 (e) 사이에,상기 제 1 및 제 2 개구에 의해 규정되는 제 2 영역의 제 2 층 또는 선택적 에칭 가능 물질에 복수의 코너형 개구를 형성하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 5 항에 있어서,상기 제 1 선택적 에칭 가능 물질층은 실리콘 질화물 및 실리콘 산화물로 구성되는 그룹으로부터 선택되고, 상기 제 2 선택적 에칭 가능 물질층은 실리콘 질화물 및 실리콘 산화물 중 나머지 것으로 선택되는코너형 이미지 형성 방법.
- 제 1 항에 있어서,상기 기판은,상기 기판의 상부 표면상의 제 1 폴리실리콘 층과,상기 제 1 폴리실리콘 층의 상부 표면상의 제 1 실리콘 질화물층과,상기 제 1 실리콘 질화물층의 상부 표면상의 제 1 실리콘 산화물층과,상기 제 1 실리콘 산화물층의 상부 표면상의 제 2 폴리실리콘 층과,상기 제 2 폴리실리콘 층의 상부 표면상의 제 2 실리콘 질화물층을 포함하고,상기 제 1 선택적 에칭 가능 물질층은 상기 제 2 실리콘 질화물층의 상부 표면상의 제 2 실리콘 산화물층이며,상기 단계 (d)와 (e) 사이에,(d1) 제 1 및 제 2 개구에 의해 규정되는 제 2 영역의 상기 제 2 실리콘 질화물층에 복수의 코너형 개구를 형성하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 7 항에 있어서,상기 단계 (d1) 이후에,① 상기 제 2 폴리실리콘 층을 선택적으로 에칭하여 상기 제 1 실리콘 산화물층의 코너형 영역을 노출하는 단계와,② 상기 제 1 실리콘 산화물층을 선택적으로 에칭하여 상기 제 1 실리콘 질화물층의 코너형 영역을 노출시킴으로써, 상기 제 2 실리콘 산화물층의 나머지 부분을 제거하는 단계와,③ 상기 제 1 실리콘 질화물층을 선택적으로 에칭하여 상기 제 1 폴리실리콘 층의 코너형 영역을 노출시킴으로써, 상기 제 2 실리콘 질화물층의 나머지 부분을 제거하는 단계와,④ 상기 제 1 폴리실리콘 층을 선택적으로 에칭하여 상기 기판의 코너형 영역을 노출시킴으로써, 상기 제 2 폴리실리콘 층의 나머지 부분을 제거하는 단계를 포함하는코너형 이미지 형성 방법.
- 제 8 항에 있어서,상기 단계 (e)는,상기 기판의 상기 노출된 영역을 처리하여 깊은 트렌치 캐패시터(deep trench capacitors)를 형성하는 단계를 포함하는코너형 이미지 형성 방법.
- 제 7 항에 있어서,상기 제 2 폴리실리콘 층은 상기 제 1 폴리실리콘 층 두께 미만으로 증착되고, 상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 두께 미만으로 증착되며, 상기 제 2 실리콘 산화물층은 상기 제 1 실리콘 산화물층 두께 미만으로 증착되는코너형 이미지 형성 방법.
- 제 7 항에 있어서,상기 제 2 폴리실리콘 층의 두께는 대략 500 Å 내지 1000 Å의 범위를 갖고, 상기 제 2 실리콘 질화물층의 두께는 대략 500 Å 내지 1000 Å의 범위를 가지며, 상기 실리콘 이산화물의 두께는 대략 500 Å 내지 1000 Å의 범위를 갖는코너형 이미지 형성 방법.
- 제 1 항에 있어서,상기 제 2의 복수의 평행한 에지형 개구는 단부를 갖는 라인의 비격자 패턴(non-grating pattern)이고, 상기 라인의 단부는 제 1 영역의 두 에지 근처의 제 1 포토레지스트 물질층의 나머지 부분내에 속하는코너형 이미지 형성 방법.
- 제 1 항에 있어서,상기 기판은,상기 기판의 표면상의 게이트 폴리실리콘(gate polysilicon)층과,상기 게이트 폴리실리콘의 상부 표면상의 산화물층과,상기 산화물층의 상부 표면상의 질화물층과,상기 질화물층의 상부 표면상의 유기 물질(organic material)층과,상기 유기물질층의 상부 표면상의 얇은 산화물층을 포함하고,상기 제 1 선택적 에칭 가능 물질층은 상기 얇은 산화물층의 상부 표면상의 얇은 질화물층이며,상기 단계 (d)와 단계 (e) 사이에,상기 복수의 제 2 영역의 얇은 산화물층을 선택적으로 에칭하는 단계와,상기 패터닝 가능 물질의 나머지 영역을 제거하는 단계와,상기 복수의 제 2 영역의 유기 물질층을 선택적으로 에칭하는 단계와,상기 복수의 제 2 영역의 질화물층을 선택적으로 에칭하여, 상기 얇은 질화물층의 나머지 영역을 제거하는 단계와,상기 복수의 제 2 영역의 산화물층을 선택적으로 에칭하여, 상기 얇은 산화물층의 나머지 영역을 제거하는 단계와,상기 게이트 폴리실리콘 층을 선택적으로 에칭하여, 상기 복수의 제 2 영역의 기판을 노출하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 13 항에 있어서,상기 기판 처리 단계는,상기 유기 물질층을 마스크로서 사용하여 상기 복수의 제 2 영역의 기판을 비선택적으로 에칭하는 단계와,상기 유기 물질층을 스트리핑하여 최종 구조를 형성하는 단계를 포함하는코너형 이미지 형성 방법.
- 제 13 항에 있어서,상기 기판 노출 단계 이후에,상기 기판의 노출된 제 2 영역을 처리하여 격리 트렌치(isolation trenches)를 형성하는 단계를 더 포함하는코너형 이미지 형성 방법.
- 제 13 항에 있어서,제 2 라인 패턴은 비격자 패턴인코너형 이미지 형성 방법.
- 제 3 항 또는 제 4 항의 방법에 의해 생성된포토마스크.
- 포토마스크에 있어서,① 상부 표면 및 하부 표면을 갖는 기판―상기 기판은 전자기 방사(electromagnetic radiation)를 전달하는 물질로 형성됨―과,② 제 1 방향으로 뻗어 있는 차단 물질의 라인과,③ 제 2 방향으로 뻗어 있는 차단 물질의 라인―상기 제 2 방향으로 뻗어 있는 라인은 상기 제 1 방향으로 뻗어 있는 라인과 각을 이루며 교차하고, 이것에 의해, 소정 길이 및 소정 폭을 갖는 코너형 개방 영역이 형성되며, 길이 및 폭은 리소그래픽 프로세스에서 독립적으로 규정됨―을 포함하는포토마스크.
- 제 18 항에 있어서,상기 기판은 융합 실리카(silica)이고, 상기 차단 물질의 라인은 전자기 방사의 전달을 실질적으로 차단하는 물질로 구성되는 그룹으로부터 선택된 물질로 형성되는포토마스크.
- 제 19 항에 있어서,상기 차단 물질은 크롬(chromium), 몰리브덴(molybdenum), 알루미늄(aluminum), 텅스텐(tungsten), 티타늄(titanium), 몰리브덴 규화물(molybdenum silicide) 및 탄소(carbon)로 구성되는 그룹으로부터 선택되는포토마스크.
- 제 18 항에 있어서,상기 제 2 방향으로 뻗어 있는 차단 물질의 라인의 상부 표면상에 하드마스크 물질층을 더 포함하고, 상기 제 2 방향으로 뻗어 있는 차단 물질의 라인이 오버 에칭되어 링형 위상 시프터가 형성되는포토마스크.
- 매립된 도체의 선택된 부분을 노출하는 방법에 있어서,① 기판에 전도성 구조(conductive structures)를 형성하는 단계―상기 전도성 구조는 제 1 절연체 구조에 의해 서로 분리되고, 제 2 절연체 구조로 덮힘―와,② 상기 제 2 절연체 구조들 중 상부 구조에 평행한 개구의 제 1 격자 패턴을 형성하는 단계와,③ 상기 제 2 절연체 구조들 중 상부의 구조의 일부를 상기 제 1 격자 패턴을 가로지르는 평행한 개구의 제 2 비격자 패턴을 갖는 마스크로 덮고, 상기 제 1 격자 패턴과 상기 제 2 비격자 패턴의 교차에 의해 규정되는 상기 제 1 및 제 2 절연체 구조의 영역을 에칭하여 상기 전도성 구조의 일부를 노출시키는 단계를 포함하는노출 방법.
- 메모리 칩에 있어서,① 복수의 트렌치 캐패시터와,② 상기 트렌치 캐패시터의 각각에 접속된 복수의 트랜지스터와,③ 상기 각각의 트렌치 캐패시터들 사이의 복수의 격리 영역―상기 격리 트렌치에 형성되는 상기 격리 영역은 격리 트렌치를 포토리소그래픽적으로 규정하는 광 노출 도구(photoexposure tool)의 분해능 한계에 근접한 적어도 하나의 치수를 갖고, 상기 격리 트렌치는 예리한 에지형 코너(sharp-edged corner)를 규정하는 적어도 두 개의 측벽을 가지며, 상기 격리 트렌치는 상기 각각의 트렌치 캐패시터와 적어도 부분적으로 중복됨―을 포함하는메모리 칩.
- 주어진 분해능 한계를 갖는 광 노출 도구에 의해 규정되는 복수의 개구(apertures)를 갖는 반도체 칩에 있어서,상기 복수의 개구 각각의 두 측벽에 의해 규정된 적어도 하나의 치수는 상기 광 노출 도구의 주어진 분해능 한계에 근접하며, 상기 측벽들은 예리한 에지형 코너에서 교차하는반도체 칩.
- 제 24 항에 있어서,상기 복수의 개구는 반도체 기판에 형성된 복수의 트렌치를 포함하고, 상기 복수의 트렌치는 상기 기판에서 필라(pillars)를 규정하는반도체 칩.
- 제 25 항에 있어서,저장 캐패시터와 수직 FET 모두는 그것에 인접한 필라 뿐만 아니라 상기 복수의 트렌치의 각각에 형성되는반도체 칩.
- 격리 트렌치들을 포함하는 집적 회로 칩에 있어서,상기 집적 회로 칩은(a) 제 1 선택적 에칭가능 물질층을 갖는 기판을 제공하고,- 상기 기판은ⓐ 상기 기판의 표면 상의 게이트 폴리실리콘층과,ⓑ 상기 게이트 폴리실리콘의 상부 표면 상의 산화물층과,ⓒ 상기 산화물층의 상부 표면 상의 질화물층과,ⓓ 상기 질화물층의 상부 표면 상의 유기 물질층과,ⓔ 상기 유기 물질층의 상부 표면 상의 얇은 산화물층을 포함하고,상기 제 1 선택적 에칭가능 물질층은 상기 얇은 산화물층의 상부 표면 상의 얇은 질화물층임-,(b) 상기 제 1 에칭가능 물질층에 복수의 평행한 에지형 개구를 형성하고-상기 개구들은 일직선 에지형(straight-edged)의 제 1 영역의 쌍을 형성하도록 정렬되고, 상기 복수의 평행한 에지형 개구를 형성하는 것은 포토레지스트 패턴을 노출하는데 노출 도구를 이용하는 것을 포함하는 공정에 의해 수행됨-,(c) 상기 제 1 에칭가능 물질층 내의 상기 개구들 상에 선택적 에칭가능 물질층을 증착하고,(d) 상기 에칭가능 물질층 내에 제 2의 복수의 평행한 에지형 개구를 형성하고-상기 제 2의 복수의 개구는 상기 일직선의 에지형 제 1 영역들의 인접 쌍들과교차하여 상기 제 1 영역들 중 한 영역의 두 에지와 제 2 영역들 중 한 영역의 두 에지에 의해 경계가 정해지는 상기 복수의 제 2 영역을 형성함-,(e) 상기 복수의 제 2 영역 내의 상기 얇은 산화물층을 선택적으로 에칭하고,(f) 상기 에칭가능 물질의 나머지 영역을 제거하고,(g) 상기 복수의 제 2 영역 내의 유기 물질층을 선택적으로 에칭하고,(h) 상기 복수의 제 2 영역 내의 질화물층을 선택적으로 에칭하여 상기 얇은 질화물층의 나머지 영역을 제거하고,(i) 상기 복수의 제 2 영역 내의 산화물층을 선택적으로 에칭하여, 상기 얇은 산화물층의 나머지 영역을 제거하고,(j) 상기 게이트 폴리실리콘층을 선택적으로 에칭하여, 상기 복수의 제 2 영역 내의 상기 기판을 노출시키고,(k) 상기 기판의 노출된 제 2 영역을 처리하여 격리 트렌치들을 형성하고-상기 격리 트렌치들은 각각 상기 노출 도구의 분해능 한계에 근접한 적어도 한 치수를 가짐-,(l) 상기 개구들과 상기 제 2 개구들에 의해 규정된 제 2 영역들 내의 상기 기판을 처리하는 것에 의해 생성된 집적 회로 칩.
- 깊은 트렌치(deep trench) 캐패시터들을 포함하는 집적 회로 칩에 있어서,상기 집적 회로 칩은(a) 제 1 선택적 에칭가능 물질층을 갖는 기판을 제공하고-상기 기판은ⓐ 상기 기판의 상부 표면 상의 제 1 폴리실리콘층과,ⓑ 상기 제 1 폴리실리콘층의 상부 표면 상의 제 1 실리콘 질화물층과,ⓒ 상기 제 1 실리콘 질화물층의 상부 표면상의 제 1 실리콘 산화물층과,ⓓ 상기 제 1 실리콘 산화물층의 상부 표면상의 제 2 폴리실리콘층과,ⓔ 상기 제 2 폴리실리콘층의 상부 표면 상의 제 2 실리콘 질화물층을 포함하고,상기 제 1 선택적 에칭가능 물질층은 상기 제 2 실리콘 질화물층의 상부 표면 상의 제 2 실리콘 산화물층임-,(b) 상기 제 1 에칭가능 물질층 내에 복수의 평행한 에지형 개구를 형성하고-상기 개구들은 일직선 에지형(straight-edged)의 제 1 영역의 쌍을 형성하도록 정렬되고, 상기 복수의 평행한 에지형 개구를 형성하는 것은 포토레지스트 패턴을 노출하는데 노출 도구를 이용하는 것을 포함하는 공정에 의해 수행됨-,(c) 상기 제 1 에칭가능 물질층 내의 상기 개구들 상에 선택적 에칭가능 물질층을 증착하고,(d) 상기 에칭가능 물질층 내에 제 2의 복수의 평행한 에지형 개구를 형성하고-상기 제 2의 복수의 개구는 상기 일직선의 에지형 제 1 영역들의 인접 쌍들과 교차하여 상기 제 1 영역들 중 한 영역의 두 에지와 제 2 영역들 중 한 영역의 두에지에 의해 경계가 정해지는 상기 복수의 제 2 영역을 형성함-,(e) 상기 제 1 및 제 2 개구들에 의해 규정된 상기 제 2 영역들 내의 상기 제 2 실리콘 질화물층 내에 복수의 코너형 개구를 형성하고,(f) 상기 제 2 폴리실리콘층을 선택적으로 에칭하여 상기 제 1 실리콘 산화물층의 코너형 영역을 노출시키고,(g) 상기 제 1 실리콘 산화물층을 선택적으로 에칭하여 상기 제 1 실리콘 질화물층의 코너형 영역을 노출시킴으로서, 상기 제 2 실리콘 산화물층의 나머지 부분을 제거하고,(h) 상기 제 1 실리콘 질화물층을 선택적으로 에칭하여 상기 제 1 폴리실리콘층의 코너형 영역을 노출시킴으로서, 상기 제 2 실리콘 질화물층의 나머지 부분을 제거하고,(i) 상기 제 1 폴리실리콘층을 선택적으로 에칭하여 상기 기판의 코너형 영역을 노출시킴으로서, 상기 제 2 폴리실리콘층의 나머지 부분을 제거하고,(j) 상기 기판의 상기 노출된 코너형 영역을 처리하여 깊은 트렌치 캐패시터들을 형성하고-상기 깊은 트렌치 캐패시터들은 각각 상기 노출 도구의 분해능 한계에 근접한 적어도 한 치수를 가짐-,(k) 상기 개구들과 상기 제 2 개구들에 의해 규정된 상기 제 2 영역들 내의 기판을 처리하는 것에 의해 생성되는 집적 회로 칩.
- 제 23 항에 있어서,상기 격리 영역은 상기 격리 트렌치의 측면을 따라서 상기 트랜지스터로부터 상기 트렌치 캐패시터를 격리시키는 메모리 칩.
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