KR100296106B1 - 입력보호부의 레이 아웃 구조 - Google Patents

입력보호부의 레이 아웃 구조 Download PDF

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Abstract

본 발명은 반도체 장치의 입력보호부의 레이 아웃에 관한 것으로서, 기판내에 균일한 간격으로 적어도 제 1 N웰 영역, 제 2 N웰 영역 및 제 3 N웰 영역을 포함하는 복수개의 N웰 영역과, 상기 제 1 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선과, 상기 제 2 N웰내에 배치된 서로 접하며 교번적인 P+,N+, P+ 확산영역의 에지부로부터 거리 d2 (d2 〉d1) 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 입력단에 연결된 메탈 배선과, 상기 제 3 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선을 구비한다. 따라서, 본 발명은 ESD 입력보호 회로부의 사이리스터(Thyristor)의 레이아웃에서 입력단 애노드(Anode)의 콘택(Contacts)의 배열을 캐소드(Cathode)의 콘택(Contacts) 배열보다 안쪽으로 배열하여 입력단에 인가된 ESD를 애노드(Anode)를 거쳐 캐소드(Cathode)의 Vss로의 전류의 흐름을 분산시켜 애노드(Anode)의 끝 부분(예, A 부분)에서 캐소드(Cathode)의 끝 부분(예, B 부분)으로의 전계를 완화시켜 ESD 신뢰성을 강화할 수 있는 잇점이 있다.

Description

입력보호부의 레이 아웃 구조{Layout Structure of Input Protection Circuits}
본 발명은 반도체 장치의 입력보호부의 레이 아웃 구조에 관한 것으로서, 특히, ESD 신뢰성을 개선한 입력보호부의 레이 아웃 구조에 관한 것이다.
도 1은 반도체 장치의 ESD 입력보호부의 회로도이다.
도 1을 참조하면, ESD 입력보호부는 4개의 회로, 즉 사이리스터(Thyristor)(11), 클램프(Clamp) MOS-1 (17), 클램프(Clamp) MOS-2 (19) 및 입력 인버터(Input Inverter)(21)로 구성되어 있다. 입력단 ESD 보호회로는 입력 패드(Pad)에 높은 전압(+, -)의 ESD(Electro Static Discharge, 이하 ESD 이라 칭함)가 인가되었을 경우 내부회로 이후에 영향을 주지 않고 ESD 보호회로에서 ESD 경로(Path)를 형성하는 기능을 하게 된다. 그러므로 높은 전압에서 견딜 수 있는 바이폴라 트랜지스터 구조의 회로로 구성된다.
그리고 도 1의 사이리스터(Thyristor)(11) 와 클램프(Clamp) MOS-1 (17)의 단면도는 사이리스터(Thyristor)(11)의 캐소드(Cathode)를 애노드(Anode)양쪽에 형성한 도 2a의 ESD 입력보호 프로파일과 사이리스터(Thyristor)(11)의 캐소드(Cathode)를 애노드(Anode)한쪽에 클램프(Clamp) MOS-1 (17)방향으로 형성한 도 2b의 ESD 입력보호 프로파일로 구성된다.
도 2a를 참조하면, B 노드(Node)의 n+ 와 n 웰(Well)은 같은 전위(Same Potential)로 구성되며 기판(P-Substrate)을 통하여 양쪽에 위치한 n+의 Vss로 흐르게 된다.
도 2b를 참조하면, B 노드(Node)의 n+ 와 n 웰(Well)은 같은 전위(Same Potential)로 구성되며 기판(P-Substrate)을 통하여 n+의 Vss로 흐르게 된다.
ESD 인가시 패드(Pad)와 연결된 B 노드(Node)를 통하여 Vss로 흐르는 경로 메카니즘(Path Mechanism)은 B 노드에 ESD 인가시 np 접합(Junction)은 역 바이어스(Bias)로 기판(P-Substrate)에 있는 소수 캐리어(Minority Carrier)인 전자(Electron)는 B 노드의 플러스(+) 전계에 의해 큰 운동에너지로 가속이 되어 B 노드의 n+ 쪽으로 이동하는 과정에서 격자와 이온화 충돌을 일으켜 EHP(Electron Hole Pair)를 생성시킨다. 기존의 전자(Electron)와 EHP 생성에 의한 전자(Electron)는 n+ 영역으로 이동하고, 홀(Hole)은 기판(P-Substrate)으로 이동한다. 기판(P-Substrate)에 이동된 많은 홀(Holes)들은 낮은 이동도(Mobility) 때문에 기판(P-Substrate)에 축적되어 전압 강하(Voltage Drop)가 발생하여 기판인 P-sub. 가 플러스(+)로 대전되므로 n+ 영역과 순 바이어스(Bias)를 형성하게 된다.
그러므로 npn 트랜지스터를 턴온(Turn On)하여 ESD의 경로(Path)를 형성한다.
한편 B 노드의 마이너스(-) ESD 인가시 Vss 가 반대로 플러스(+)가 되므로 같은 동작이 된다.
도 3a는 도 2a의 ESD 입력보호 프로파일의 사이리스터(Thyristor)를 레이아웃(Layout)으로 구성한 것이며, 도 3b는 도 2b의 ESD 입력보호 프로파일의 사이리스터(Thyristor)를 레이아웃(Layout)으로 구성한 것이다.
도 3a 및 3b를 참조하면, (1)은 N 웰 패턴(Pattern)이며, (2)는 액티브 패턴이며, (3)은 콘택(Contact)이며, 메탈 배선(도시 안 함)은 콘택을 통해 접지선(Vss) 또는 입력단 (Pad)에 연결된다.
상기에서 콘택(3)의 크기(Size)는 0.5㎛× 0.5㎛이며, 애노드(Anode)의 A 지점(액티브 패턴의 에지)에서 가장 가까운 콘택까지의 거리(Distance) d1은 5㎛이다.
도 3a 와 도 3b에서 도시한 바와 같이 입력단 애노드(Anode)의 콘택(Contacts)과 캐소드(Cathode)의 콘택(Contacts)이 ESD 인가시 전류흐름 방향과 일정하게 위치하고 있다. 입력단에 인가된 ESD 는 애노드(Anode)를 거쳐 캐소드(Cathode)의 Vss로 전류의 흐름이 형성하게 된다. 이 과정에서 애노드(Anode)의 끝부분(Edge)에서 캐소드(Cathode)의 끝부분(Edge)으로의 전계가 강화되어 캐소드(Cathode)의 콘택(Contacts) 및 기판(Substrate)이 파괴되는 등 ESD 신뢰성의 문제를 종종 일으킨다.
상술한 종래기술에 따른 사이리스터(Thyristor)의 레이아웃은 애노드(Anode)의 끝부분(Edge)에서 캐소드(Cathode)의 끝부분(Edge)으로의 전계가 강화되어 캐소드(Cathode)의 콘택(Contacts) 및 기판(Substrate)이 파괴되는 등 ESD 신뢰성의 문제점이 있었다.
따라서, 본 발명의 목적은 ESD 신뢰성을 개선한 입력보호부의 레이 아웃의 구조를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 입력보호부의 레이 아웃의 구조는 기판내에 균일한 간격으로 적어도 제 1 N웰 영역, 제 2 N웰 영역 및 제 3 N웰 영역을 포함하는 복수개의 N웰 영역과, 상기 제 1 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선과, 상기 제 2 N웰내에 배치된 서로 접하며 교번적인 P+,N+, P+ 확산영역의 에지부로부터 거리 d2 (d2 〉d1) 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 입력단에 연결된 메탈 배선과, 상기 제 3 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선을 구비한다.
도 1은 반도체 장치의 ESD 입력보호부의 회로도이다.
도 2a는 사이리스터(Thyristor) 와 클램프(Clamp) MOS-1의 단면도를 보여주는 ESD 입력보호 프로파일의 한 예이다.
도 2b는 사이리스터(Thyristor) 와 클램프(Clamp) MOS-1의 단면도를 보여주는 ESD 입력보호 프로파일의 다른 예이다.
도 3a는 종래 기술에 따른 도 2a의 ESD 입력보호 프로파일의 사이리스터(Thyristor) 레이 아웃 구조이다.
도 3b는 종래 기술에 따른 도 2b의 ESD 입력보호 프로파일의 사이리스터(Thyristor) 레이 아웃 구조이다.
도 4a는 본 발명에 따른 도 2a의 ESD 입력보호 프로파일의 사이리스터(Thyristor) 레이 아웃 구조이다.
도 4b는 본 발명에 따른 도 2b의 ESD 입력보호 프로파일의 사이리스터(Thyristor) 레이 아웃 구조이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4a 내지 도 4b는 본 발명에 따른 ESD 입력보호 프로파일의 사이리스터(Thyristor)의 레이아웃(Layout)이다.
도 4a 및 4b를 참조하면, (51)은 N 웰 패턴(Pattern)이며, (52)는 액티브 패턴이며, (53)은 콘택(Contact)이며, 메탈 배선(도시 안 함)은 콘택을 통해 접지선(Vss) 또는 입력단 (Pad)에 연결된다.
상기에서 콘택(3)의 크기(Size)는 0.5㎛× 0.5㎛이며, 애노드(Anode)의 A 지점(액티브 패턴의 에지)에서 가장 가까운 콘택까지의 거리(Distance) d2는 15㎛이다.
도 4a 와 도 4b에서 도시한 바와 같이 입력단 애노드(Anode)의 콘택(Contacts)의 배열을 캐소드(Cathode)의 콘택(Contacts) 배열보다 안쪽으로 배열하여 입력단에 인가된 ESD를 애노드(Anode)를 거쳐 캐소드(Cathode)의 Vss로의 전류의 흐름을 분산시켜 애노드(Anode)의 끝 부분(예, A 부분)에서 캐소드(Cathode)의 끝 부분(예, B 부분)으로의 전계를 완화시켜 ESD 신뢰성을 강화시킨다.
실험상의 데이터로는 도 3a의 레이 아웃인 경우에는 ESD 평가방법의 하나인 EIAJ법으로 ESD(-) 전압 인가시 260 Volts에서 핀 리크(Pin Leak) 150㎂이상으로 ESD 불량이 발생하였으나, 도 4a 의 레이 아웃인 경우에는 EIAJ법으로 ESD(-) 전압 인가시 320 Volts에서 핀 리크(Pin Leak) 150㎂이상으로 ESD 신뢰성을 약 60 V 이상 확보하였다.
상술한 바와 같이 본 발명에 따른 입력보호부의 레이 아웃의 구조는 기판내에 균일한 간격으로 적어도 제 1 N웰 영역, 제 2 N웰 영역 및 제 3 N웰 영역을 포함하는 복수개의 N웰 영역과, 상기 제 1 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선과, 상기 제 2 N웰내에 배치된 서로 접하며 교번적인 P+,N+, P+ 확산영역의 에지부로부터 거리 d2 (d2 〉d1) 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 입력단에 연결된 메탈 배선과, 상기 제 3 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선을 구비한다.
따라서, 본 발명은 ESD 입력보호 회로부의 사이리스터(Thyristor)의 레이아웃에
서 입력단 애노드(Anode)의 콘택(Contacts)의 배열을 캐소드(Cathode)의 콘택
(Contacts) 배열보다 안쪽으로 배열하여 입력단에 인가된 ESD를 애노드(Anode)
를 거쳐 캐소드(Cathode)의 Vss로의 전류의 흐름을 분산시켜 애노드(Anode)의
끝 부분(예, A 부분)에서 캐소드(Cathode)의 끝 부분(예, B 부분)으로의 전계를
완화시켜 ESD 신뢰성을 강화할 수 있는 잇점이 있다.

Claims (3)

  1. 기판내에 균일한 간격으로 적어도 제 1 N웰 영역, 제 2 N웰 영역 및 제 3 N웰 영역을 포함하는 복수개의 N웰 영역과,
    상기 제 1 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선과,
    상기 제 2 N웰내에 배치된 서로 접하며 교번적인 P+,N+, P+ 확산영역의 에지부로부터 거리 d2 (d2 〉d1) 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 입력단에 연결된 메탈 배선과,
    상기 제 3 N웰내에 배치된 N+ 확산영역의 에지부로부터 거리 d1 떨어지며 균일한 간격으로 배열된 복수개의 콘택을 통하여 접지선에 연결된 메탈 배선을 구비하는
    입력보호부의 사이리스터(Thyristor) 레이 아웃의 구조.
  2. 청구항 1항에 있어서, 상기 거리 d1은 5㎛으로 이루어지는 것을 특징으로 하는 입력보호부의 사이리스터(Thyristor) 레이 아웃의 구조.
  3. 청구항 1항에 있어서, 상기 거리 d2는 15㎛으로 이루어지는 것을 특징으로 하는 입력보호부의 사이리스터(Thyristor) 레이 아웃의 구조.
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