JPH08148676A - 入力保護回路及びその形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 入力保護回路における複数の電界効果型トラ
ンジスタの端部から２番目の拡散層を流れる電流のみが
特に多くならない様にして、静電破壊耐性を高める。 【構成】 複数のトランジスタ１４の拡散層１６ａ・・
に接続されている配線１３のうちで、端部の拡散層１６
ａに接続されている部分と次に拡散層１６ｃに接続され
ている部分との間に、抵抗素子２４が設けられている。
このため、拡散層１６ａを流れる電流が抵抗素子２４の
ために少なく、２番目の拡散層１６ｂを流れる電流を拡
散層１６ｃ・・を流れる電流と同等程度にして、拡散層
１６ｂを流れる電流のみが特に多くなることを防止する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、半導体集積回路装
置等の入／出力端子と内部回路との間に設けられている
入力保護回路及びその形成方法に関するものである。

【０００２】

【従来の技術】半導体集積回路装置等の入／出力端子に
は内部回路の耐圧を超える過大な電圧が静電気等によっ
て印加される場合があり、この過大な電圧がそのまま内
部回路に印加されると、内部回路が破壊される。そこ
で、入／出力端子と内部回路との間に入力保護回路を設
け、過大な電圧が入／出力端子に印加されると、入／出
力端子から入力保護回路へ電流を流して、内部回路には
過大な電圧が印加されない様にしている。

【０００３】図３は、半導体集積回路装置における入力
保護回路の一つを概念的に示している。この入力保護回
路では、入／出力端子としてのパッド１１と内部回路１
２との間の信号線１３にＮチャネル型のトランジスタ１
４のドレインが接続されており、このトランジスタ１４
のソース及びゲート電極には接地線１５が接続されてい
る。

【０００４】この入力保護回路において、パッド１１に
所定値以下の電圧が印加されても、トランジスタ１４が
導通しないので、電流はパッド１１から信号線１３を介
して内部回路１２へ流れる。しかし、パッド１１に所定
値を超える電圧が印加されると、トランジスタ１４のソ
ース／ドレイン間でパンチスルーが生じて、電流はパッ
ド１１から信号線１３及びトランジスタ１４を介して接
地線１５へ流れる。

【０００５】図４、５は、実際の入力保護回路の一従来
例を示している。この一従来例では、複数のトランジス
タ１４がＮＡＮＤ型に規則的に配列されていて、これら
複数のトランジスタ１４の拡散層１６ａ・・が順次に列
状に配置されている。

【０００６】また、トランジスタ１４のゲート電極がポ
リサイド層１７で形成されており、Ａｌ層２１ａから成
る信号線１３とＡｌ層２１ｂから成る接地線１５とが接
続孔２２を介して拡散層１６ａ・・に交互に接続されて
いる。なお、ポリサイド層１７とＡｌ層２１ｂとは接続
孔２３を介して互いに接続されている。

【０００７】

【発明が解決しようとする課題】ところが、複数のトラ
ンジスタ１４がＮＡＮＤ型に配列されている上述の構造
においては、列状に配置されている拡散層１６ａ・・の
うちで端部の拡散層１６ａ以外の拡散層１６ｂ・・で
は、両側の拡散層１６ａ、１６ｃ・・との間で電流が流
れるのに対して、端部の拡散層１６ａでは、２番目の拡
散層１６ｂとの間でしか電流が流れない。

【０００８】このため、図４、５中における一つの矢印
を例えばｉの電流であるとすると、拡散層１６ａ、１６
ｃ・・では１０ｉの電流しか流れないのに対して、拡散
層１６ｂでは１５ｉの電流が流れる。つまり、図４、５
に示した一従来例では、２番目の拡散層１６ｂにその他
の拡散層１６ａ、１６ｃ・・よりも電流が集中して、静
電破壊耐性が低かった。なお、この現象は、図４、５か
らも明らかな様に、信号線１３及び接地線１５の何れが
端部の拡散層１６ａに接続されている構造でも、同様に
生じる。

【０００９】

【課題を解決するための手段】請求項１の入力保護回路
は、複数の電界効果型トランジスタ１４の各々の拡散層
１６ａ・・が順次に列状に配置されており、信号用の第
１の配線１３と電荷放出用の第２の配線１５とが複数の
前記拡散層１６ａ・・に交互に接続されており、前記第
１または第２の配線１３、１５のうちで、前記列状の端
部の前記拡散層１６ａに接続されている第１の部分と、
この第１の部分を有する前記第１または第２の配線１
３、１５がこの第１の部分に続いて前記拡散層１６ｃに
接続されている第２の部分との間に、抵抗素子２４、２
４ａ〜２４ｅが設けられていることを特徴としている。

【００１０】請求項２の入力保護回路は、請求項１の入
力保護回路において、前記第１または第２の配線１３、
１５のうちで前記抵抗素子２４の部分が、相対的に高抵
抗の第１の層２５から成っており、前記第１または第２
の配線１３、１５のうちで前記抵抗素子２４以外の部分
が、相対的に低抵抗の第２の層２１ａから成ってことを
特徴としている。

【００１１】請求項３の入力保護回路は、請求項１の入
力保護回路において、前記第１または第２の配線１３、
１５のうちで前記抵抗素子２４ａ〜２４ｅの部分が、相
対的に高抵抗の第１の層２５と相対的に低抵抗の第２の
層２１ａとの並列構造になっており、前記第１または第
２の配線１３、１５の延在方向に沿う３箇所以上の接続
部２６で、前記第１及び第２の層２５、２１ａが互いに
電気的に接続されており、互いに隣接している前記接続
部２６同士の間の複数の領域における前記第２の層２１
ａが所定数の前記領域で切断されていることを特徴とし
ている。

【００１２】請求項４の入力保護回路は、請求項２また
は３の入力保護回路において、前記第１の層２５と同一
の層が前記第１及び第２の配線１３、１５以外の配線と
して用いられていることを特徴としている。

【００１３】請求項５の入力保護回路の形成方法は、請
求項３の入力保護回路を形成するに際して、前記切断を
レーザリペア時に行うことを特徴としている。

【００１４】

【作用】請求項１、２の入力保護回路では、複数の電界
効果型トランジスタ１４の端部の拡散層１６ａを流れる
電流の総てがこの端部の拡散層１６ａに隣接している２
番目の拡散層１６ｂを流れ、２番目の拡散層１６ｂには
３番目の拡散層１６ｃを流れる電流の半分も流れる。し
かし、端部の拡散層１６ａを流れる電流が抵抗素子２
４、２４ａ〜２４ｅのために少ないので、端部から２番
目の拡散層１６ｂを流れる電流のみが特に多くなること
はない。

【００１５】請求項３の入力保護回路では、相対的に低
抵抗の第２の層２１ａが切断されている領域では相対的
に高抵抗の第１の層２５を電流が流れるので、切断箇所
２７ａ〜２７ｅの数を調整することによって抵抗素子２
４ａ〜２４ｅの抵抗値を調整することができる。

【００１６】請求項４の入力保護回路では、相対的に高
抵抗の第１の層２５と同一の層が第１及び第２の配線１
３、１５以外の配線として用いられているので、抵抗素
子２４、２４ａ〜２４ｅを形成するために製造工程を追
加する必要がない。

【００１７】請求項５の入力保護回路の形成方法では、
第２の層２１ａの切断をレーザリペア時に行っているの
で、抵抗素子２４ａ〜２４ｅを形成するために製造工程
を追加する必要がない。

【００１８】

【実施例】以下、半導体集積回路装置の入力保護回路に
適用した本願の発明の第１及び第２実施例を、図１〜３
を参照しながら説明する。なお、図１、２に示す第１及
び第２実施例のうちで、図４、５に示した一従来例と対
応する構成部分には、図４、５と同一の符号を付してあ
る。

【００１９】図１が、第１実施例を示している。この第
１実施例は、信号線１３のうちで拡散層１６ａに接続さ
れている部分と拡散層１６ｃに接続されている部分との
間に抵抗素子２４が設けられていることを除いて、図４
に示した一従来例と実質的に同様の構成を有している。

【００２０】抵抗素子２４は多結晶Ｓｉ層２５から成っ
ており、この多結晶Ｓｉ層２５から成る他の配線（図示
せず）のパターニング時に同時にパターニングされたも
のである。また、多結晶Ｓｉ層２５とＡｌ層２１ａと
は、接続孔２６を介して互いに接続されている。

【００２１】この様な第１実施例でも、拡散層１６ａ以
外の拡散層１６ｂ・・では両側の拡散層１６ａ、１６ｃ
・・との間で電流が流れるのに対して、拡散層１６ａで
は拡散層１６ｂとの間でしか電流が流れない。しかし、
この第１実施例では、図１中における一つの矢印を例え
ば５ｉの電流であるとすると、拡散層１６ａでは５ｉの
電流しか流れない様に抵抗素子２４の抵抗値が調整され
ていて、何れの拡散層１６ａ・・でも１０ｉの電流しか
流れない。

【００２２】つまり、この第１実施例では、拡散層１６
ａを流れる電流が抵抗素子２４のために少ないので、拡
散層１６ｂを流れる電流が拡散層１６ｃ・・を流れる電
流と同等程度であり、拡散層１６ｂを流れる電流のみが
特に多くなることはない。

【００２３】図２が、第２実施例を示している。この第
２実施例は、互いに直列に接続されている５つの抵抗素
子２４ａ〜２４ｅが抵抗素子２４の代わりに用いられて
おり、且つ５つの抵抗素子２４ａ〜２４ｅのうちの所定
個が短絡されていることを除いて、図１に示した第１実
施例と実質的に同様の構成を有している。

【００２４】この第２実施例の抵抗素子２４ａ〜２４ｅ
も、第１実施例における抵抗素子２４と同様に、多結晶
Ｓｉ層２５から成っており、この多結晶Ｓｉ層２５から
成る他の配線（図示せず）のパターニング時に同時にパ
ターニングされたものである。

【００２５】しかし、この第２実施例では、Ａｌ層２１
ｂと同時にパターニングされた直後のＡｌ層２１ａは多
結晶Ｓｉ層２５上を連続的に延在しており、多結晶Ｓｉ
層２５とＡｌ層２１ａとは６個の接続孔２６を介して互
いに接続されている。従って、多結晶Ｓｉ層２５のうち
で接続孔２６同士の間の部分が抵抗素子２４ａ〜２４ｅ
になっている。

【００２６】Ａｌ層２１ａは接続孔２６同士の間に位置
している５個の切断箇所２７ａ〜２７ｅのうちの所定数
の箇所でレーザリペア時に切断されており、従って、切
断されていない切断箇所２７ａ〜２７ｅに対応する抵抗
素子２４ａ〜２４ｅがＡｌ層２１ａによって短絡されて
いる。

【００２７】この様な第２実施例では、切断箇所２７ａ
〜２７ｅにおける切断の数を調整することによって、抵
抗素子２４ａ〜２４ｅ全体の実効的な抵抗値を調整する
ことができる。従って、拡散層１６ａを流れる電流を抑
制する効果を容易に調整することができて、拡散層１６
ｂを流れる電流のみが特に多くなること容易に防止する
ことができる。

【００２８】また、切断箇所２７ａ〜２７ｅにおける切
断の数を調整する過程において、抵抗素子２４ａ〜２４
ｅ全体の望ましい実効的な抵抗値を求めることができ
る。従って、多結晶Ｓｉ層２５等をパターニングするた
めのマスクの改版時に、この結果をフィードバックする
ことができる。

【００２９】なお、この第２実施例では、６個の接続孔
２６を形成して５個の抵抗素子２４ａ〜２４ｅを形成し
ているが、レイアウトの物理的限界やレーザリペア時の
効率等を考慮して、抵抗素子の数や個々の抵抗素子の長
さ等を選択することができる。

【００３０】また、以上の第１及び第２実施例の何れに
おいても、多結晶Ｓｉ層２５で抵抗素子２４、２４ａ〜
２４ｅを形成しているが、入力保護回路のレイアウトや
抵抗素子２４、２４ａ〜２４ｅの大きさ等を考慮して、
例えば、トランジスタ１４のゲート電極になっているポ
リサイド層と同一層のポリサイド層で抵抗素子２４、２
４ａ〜２４ｅを形成してもよい。

【００３１】

【発明の効果】請求項１、２の入力保護回路では、複数
の電界効果型トランジスタの端部から２番目の拡散層を
流れる電流のみが特に多くなることはないので、静電破
壊耐性が高い。

【００３２】請求項３の入力保護回路では、抵抗素子の
抵抗値を調整することができるので、複数の電界効果型
トランジスタの端部から２番目の拡散層を流れる電流の
みが特に多くなることを容易に防止することができて、
静電破壊耐性が更に高い。

【００３３】請求項４の入力保護回路では、抵抗素子を
形成するために製造工程を追加する必要がないので、製
造コストを増加させることなく、静電破壊耐性を高める
ことができる。

【００３４】請求項５の入力保護回路の形成方法では、
抵抗素子を形成するために製造工程を追加する必要がな
いので、製造コストを増加させることなく、静電破壊耐
性の高い入力保護回路を形成することができる。

【図面の簡単な説明】

【図１】本願の発明の第１実施例を示しており、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る概念的な側断面図である。

【図２】本願の発明の第２実施例の要部を示しており、
（ａ）は拡大平面図、（ｂ）は等価回路図である。

【図３】本願の発明を適用し得る入力保護回路の概念的
な回路図である。

【図４】本願の発明の従来例を示しており、（ａ）は平
面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置における概
念的な側断面図である。

【図５】図４とは電極のパターンが異なる本願の発明の
従来例を示しており、（ａ）は平面図、（ｂ）は（ａ）
のＢ−Ｂ線に沿う位置における概念的な側断面図であ
る。

【符号の説明】

１３ 信号線 １４ トランジスタ １５ 接地線 １６ａ、１６ｃ 拡散層 １７ ポリサイド層 ２１ａ Ａｌ層 ２４ 抵抗素子 ２４ａ〜２４ｅ 抵抗素子 ２５ 多結晶Ｓｉ層 ２６ 接続孔

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の電界効果型トランジスタの各々の
   拡散層が順次に列状に配置されており、 信号用の第１の配線と電荷放出用の第２の配線とが複数
   の前記拡散層に交互に接続されており、 前記第１または第２の配線のうちで、前記列状の端部の
   前記拡散層に接続されている第１の部分と、この第１の
   部分を有する前記第１または第２の配線がこの第１の部
   分に続いて前記拡散層に接続されている第２の部分との
   間に、抵抗素子が設けられていることを特徴とする入力
   保護回路。
2. 【請求項２】 前記第１または第２の配線のうちで前記
   抵抗素子の部分が、相対的に高抵抗の第１の層から成っ
   ており、 前記第１または第２の配線のうちで前記抵抗素子以外の
   部分が、相対的に低抵抗の第２の層から成っていること
   を特徴とする請求項１記載の入力保護回路。
3. 【請求項３】 前記第１または第２の配線のうちで前記
   抵抗素子の部分が、相対的に高抵抗の第１の層と相対的
   に低抵抗の第２の層との並列構造になっており、 前記第１または第２の配線の延在方向に沿う３箇所以上
   の接続部で、前記第１及び第２の層が互いに電気的に接
   続されており、 互いに隣接している前記接続部同士の間の複数の領域に
   おける前記第２の層が所定数の前記領域で切断されてい
   ることを特徴とする請求項１記載の入力保護回路。
4. 【請求項４】 前記第１の層と同一の層が前記第１及び
   第２の配線以外の配線として用いられていることを特徴
   とする請求項２または３記載の入力保護回路。
5. 【請求項５】 前記切断をレーザリペア時に行うことを
   特徴とする請求項３記載の入力保護回路の形成方法。