KR100290291B1

KR100290291B1 - 메모리배타제어장치및이의방법

Info

Publication number: KR100290291B1
Application number: KR1019980011563A
Authority: KR
Inventors: 가즈시 야마모토; 요시유키 이와무라; 도시노리 마에타; 도루 가키아게
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1997-04-02
Filing date: 1998-04-02
Publication date: 2001-05-15
Also published as: DE69826549T2; JPH10283329A; KR19980080999A; CN1108554C; EP0869427B1; EP0869427A2; EP0869427A3; CN1195134A; DE69826549D1; US6233663B1

Abstract

공통 메모리와 제1 메모리장치에 모두 액세스할 수 있는 CPU-1을 가진 메모리 배타 제어장치에서, CPU-1은 액세스 허용 플래그가 OFF 상태인 동안 공통 메모리장치(105)로 액세스하는 것이 방지되고, 액세스 허용 플래그 ON이 TCS(111)에 의해 설정될 때, 액세스 허용 유닛(103)의 게이트는 개방되어 CPU-1은 공통 메모리장치(105)로의 액세스를 허용한다. 따라서, 메모리 배타 제어는 제1 메모리장치의 어드레스 공간에서 처리되길 원하는 프로그램에 대한 전송을 실현하여, 제3 메모리장치를 생략할 수 있다.

Description

메모리 배타 제어장치 및 제어방법{MEMORY EXCLUSIVE CONTROL DEVICE AND METHOD THEREFOR}

본 발명은 데이터처리 시스템에서 이용하는 메모리 제어장치에 관한 것으로서, 특히, 초기 프로그램을 로딩하는 데이터 멀티프로세서 시스템에서의 메모리 배타 제어장치 및 제어방법을 제공하는 것이다.

데이터 기록매체를 이용하는 데이터 기록/재생 시스템 등에 이용되는 종래의 데이터처리 시스템에서는, 다양한 기록매체, 예를 들면, 컴팩트 디스크(CD), 미니 디스크(MD), 디지털 비디오 디스크(DVD), PD, MO 등이 데이터 기록/재생 플레이어에 널리 이용된다. 디스크 플레이어를 작동할 때, 예를 들면 기록/재생 동작 중에 광디스크가 회전할 때 여러 가지 제어시스템이 사용되는데, 예를 들면, 스핀들 모터를 서보-제어(servo-control)용 디스크 플레이어에서의 스핀들 모터 서보-제어시스템, 광디스크를 이용할 때 광빔 스폿의 초점 및 트래킹 상태를 얻는 초점/트래킹 제어시스템이 이용되어 왔다.

이러한 여러 제어시스템을 이용하기 위해, 메모리 배타 제어장치가 초기 프로그램을 로딩하는 데이터 멀티프로세서 시스템에 이용된다.

다음으로, 멀티프로세서 형태의 데이터처리 시스템에서 사용되는 초기 프로그램 로딩시스템의 역할을 하는 종래의 메모리 배타제어장치를 설명한다.

도 8은 데이터 기록/재생 시스템에서 멀티프로세서 시스템의 초기 프로그램 로딩장치로서의 메모리 배타 제어장치에 대한 종래의 구조를 나타내며, 여기서 데이터처리 시스템은 복조 데이터 처리, 에러정정 및 제어와 같은 것을 수행하는 제1 프로세서(815), 초점/트래킹 및 디스크-회전(disk-rotation) 서보-제어를 수행하는 제2 프로세서(816)를 포함하며, 또한 데이터 버스라인을 통해 서로 연결된 공통 메모리장치(805)를 더 포함한다.

제1 프로세서(815)는 제1 마이크로 프로세서(801)(이하, ″CPU-1″이라고 함), RAM으로 된 제1 메모리장치(802), 제1 메모리장치와는 다른 형태인 ROM으로 된 제3 메모리장치(803), 버스제어유닛(804), 인터페이스(807) 및 직접 메모리 액세스(DMA)(910)를 포함하고, CPU-1은 공통 메모리장치(805)와 제1 메모리장치(802)에 액세스할 수 있다. 또한 CPU-1은 미리 로드된 특정 프로그램을 가진 제3 메모리장치(803)에 액세스할 수 있다. DMA(910)는 호스트컴퓨터(도시하지 않음)와 서로 연결되어 있다.

제2 프로세서(816)는 제2 마이크로 프로세서(806)(이하, ″CPU-2″라고 함)와 ROM으로 된 제2 메모리장치(808)를 포함한다. 여기서 CPU-2는 공통 메모리장치(805) 및 제2 메모리장치(808)에 액세스할 수 있다. CPU-2는 다양한 종류의 디스크와 같은 매체와 호환될 수 있는 서보 마이크로 컴퓨터로 이루어진 매체 검출부(817)에 연결되어서, CPU-2는 매체검출부(817)에 로딩된 디스크의 기록매체 형태를 검출한다.

제1 프로세서(815)에 제공된 버스제어유닛(804)은, 공통 메모리장치(805)와 CPU-1 사이와 공통 메모리장치(805)와 CPU-2 사이에서, 시간공유 방법에 의해 데이터 전송용 버스라인을 제어한다. 제1 프로세서(815)에 제공된 인터페이스(807)는 CPU-1과 CPU-2의 액세스를 서로 제어한다.

제2 프로세서(816)에 제공된 제2 메모리장치(808)는 제1 프로그램 전송처리(program transfer processing)유닛(809)(이하, ″제1 PTC″라고 함), 전송완료 설정유닛(811)(이하, ″TCS″라고 함), 제2 프로그램 전송처리유닛(812)(이하, ″제2 PTC″라고 함) 및 처리 프로그램 저장부(814)(이하, ″PPS″라고 함)를 포함한다. 제1 PTC(809)는 공통 메모리장치(805)에 제2 메모리장치(808)상의 프로그램을 전송하는 제1 전송 프로그램을 저장한다. 제1 전송 프로그램이 실행되고 완료되었을 때, 다시 말해 공통 메모리장치(805)로 제2 메모리장치(808)상의 프로그램이 전송 완료되었을 때, TCS(811)는 전송완료변수(810)(이하, ″TCV″라고 함)에 전송완료 표시값을 설정한다. TCV(810)는 제2 메모리장치로부터 공통 메모리장치로의 전송이 완료되었는지의 여부를 나타낸다. 제2 PTC(812)는 공통 메모리장치(805)에 있는 프로그램을 제1 메모리장치(802)로 전송하는 제2 전송 프로그램을 저장한다. PPS(814)는 CPU-1에 대한 처리 프로그램(p1, p2, ...)을 저장하는데, 프로그램(p1, p2, ...)은 로딩될 기록매체의 형태에 각각 대응한다.

이와 마찬가지로, 공통 메모리장치(805)에는 제2 PTC(812'), PPS(814') 및 TCV(810')가 제공되어 있고, 이것들은 제2 메모리장치(808)에서의 제2 PTC(812), PPS(814), TCV(810)에 해당한다.

제3 메모리장치(803)에는 시간공유 방법에 의한 TCV(810)를 참조하여, 제2 메모리장치로부터 공통 메모리장치로의 전송이 완료되었는지의 여부를 감시(monitor)하는 전송완료 감시처리유닛(813)(이하, ″TCM″이라고 함)이 제공된다. 예를 들면 ″1″의 전송완료 표시값이 TCS(811)에 의해 TCV(810)에서 설정될 때, TCM(813)은 공통 메모리장치에의 프로그램의 전송이 완료되었는지를 검출한다. 다음으로, 공통 메모리장치(805)에 있는 제2 PCT(812')에 전송된 제2 전송 프로그램의 실행이 시작된 다음, 공통 메모리장치에 있는 프로그램은 제1 메모리장치(802)에 전송된다. 따라서, 공통 메모리장치(805)에 있는 PPS(814')에 저장된 CPU-1에 대한 처리 프로그램은 제1 메모리장치(802)에 있는 PPS(814'')에 전송된 다음, CPU-1에 대한 처리 프로그램은 제1 메모리장치(802)에서 실행되도록 개시된다.

도 9는 종래의 구조에서 버스제어유닛(804)과 CPU-1, CPU-2 및 여러 메모리사이의 상세한 상호연결을 나타낸다.

도 9에 도시된 이러한 구조에서, CPU-1(801)이 DRAM으로 된 공통 메모리장치(805)에 액세스될 때, CPU-1은 신호선(BR1)을 통해 조절유닛(900)으로 버스요구신호(bus request signal)를 전송한다. 이에 응답하여, 조절유닛(900)은 신호선(BG1)을 통해 버스개방신호(bus release signal)를 CPU-1에 전송한다. 버스개방신호를 전송될 때, 어드레스버스(901, 905) 및 데이터버스(902, 906)가 개방되어 CPU-1이 데이터를 DRAM(805)에 전송하도록 한다. 즉, 데이터의 판독/기록을 허용한다. 따라서, CPU-1은 버스제어유닛(804)을 통해 DRAM(805)에 액세스하여 프로그램을 패치(fetch)함으로써 DRAM(805)에서 프로그램을 실행한다.

CPU-2가 처리 프로그램을 제2 메모리장치(808)로부터 전송하기 위해 DRAM(805)에 액세스할 때, CPU-2는 버스요구신호를 신호선(BR2)을 통해 조절유닛(900)에 전송한다. 이에 응답하여, 조절유닛(900)은 버스개방신호를 신호선(BG2)을 통해 CPU-2에 전송한다. 따라서, CPU-2는 데이터를 버스제어유닛(804)을 통해 제2 메모리장치(908)로부터 DRAM(805)으로 전송한다.

마찬가지로, DMA는 신호선(BR3)을 통해 DMA 요구신호를 조절유닛(900)에 전송한다. 이에 응답하여, 조절유닛(900)은 신호선(BG3)을 통해 버스개방신호를 DMA에 전송한다. 따라서, DMA는 데이터를 버스제어유닛(804)을 통해 DRAM(805)에 전송한다.

어떠한 버스요구신호가 신호선(BR1, BR2, BR3)에 있는지를 참조하여, 시간공유방법에 의해 데이터 및 어드레스 버스를 스위칭함으로써, 해당 버스개방신호가 CPU-1, CPU-2, 또는 DMA에 전송된다.

신호선(BR1 및 BR2)상의 버스요구신호가 CPU-1 및 CPU-2로부터 조절유닛(900)에 동시에 전송될 때, 조절유닛(900)은 신호선(BG1과 BG2)의 출력을 교대로 스위칭한다. 따라서, CPU-1로부터 DRAM(805)으로의 액세스와 CPU-2로부터 DRAM(805)으로의 데이터 전송은 시간공유방법에 의해 교대로 실행된다.

주지해야 할 것은, 상기 설명은 종래의 구조가 데이터처리 시스템의 초기상태에서 도 11에 서와 같은 각 처리실행 프로그램의 할당구성을 가지는 상태에서 이루어진다는 것이다. 상세히 설명하면, 제2 메모리장치(808)에는 초기상태에서의 제1 PTC(809), TCS(811), 제2 PTC(812), PPS(814) 및 TCV(810)에 저장된 프로그램이 제공되고 제3 메모리장치(803)에는 TCM(813)이 제공되는 반면, 제1 메모리장치(802)와 공통 메모리장치(805)는 시스템의 초기상태에서 미리 저장된 프로그램을 갖지 않는다.

다음은 도 10 내지 도 13을 참조하여 위에서 설명한 종래의 메모리 배타 제어장치의 동작을 설명한다.

도 10의 흐름도에서, 프로그램을 시작하기 위해 단계 S101에서 시스템이 리세트(reset)된 다음, 단계 S102와 단계 S106의 처리가 병렬로 동시에 시작된다. 단계 102에서, CPU-2(806)가 제2 메모리장치(808)에 액세스하여, 제2 메모리장치(808)에 있는 프로그램이 실행된다. 단계 S103에서 제2 PCT(812)와 PPS(814)에 대한 프로그램이 제2 메모리장치(808)로부터 공통 메모리장치(805)로 전송된다.

다음, 단계 S104에서 공통 메모리장치로 PPS(814)에 있는 프로그램의 전송이 완료되었는지를 판단하고, 완료가 검출될 때, TCS(811)은 ″1″의 전송완료 표시값을 단계 S105에서 공통 메모리장치(805)상의 TCV(810')에 설정하는데, 이것은 제2 메모리장치로부터 공통 메모리장치로의 데이터 전송이 완료했음을 나타낸다.

한편, 단계 S106에서 CPU-1(801)이 제3 메모리장치(803)에 액세스하여, 제3 메모리장치에 미리 저장된 프로그램이 실행된다.

단계 S107에서, 공통 메모리장치(805)에 있는 TCV(810')를 참조하여, 제3 메모리장치(803)에 있는 TCM(813)은 제2 메모리장치로부터 공통 메모리장치로의 프로그램 전송이 완료되었는지의 여부를 검출하고, 예를 들어 ″1″의 전송완료 표시값이 TCV(810')에 설정될 때까지 TCM(813)에 의한 검출작동을 반복한다. 전송완료 표시값이 TCS(811)에 의해 TCV(810')에 설정될 때, 메모리에서의 처리 프로그램 할당은 도 12에 나타낸 바와 같이 된다.

도 12에 나타낸 단계에서, 공통 메모리장치(805)에 전송될 제2 전송 프로그램의 실행이 단계 S108에서 시작된다. 따라서, 현재 공통 메모리장치(805)의 PPS(814')에 있는 CPU-1의 처리과정을 실행하는 프로그램은 제1 메모리장치(802)에 전송되고, 그 프로그램 할당에 대한 구성은 도 13에 나타낸 바와 같다.

이 단계에서, 제2 PTC 812 또는 812'의 제2 전송 프로그램은, 공통 메모리장치의 헤드 어드레스와 실제 프로그램에 고정값으로 미리 기록된 제1 메모리장치의 표적 헤드 어드레스로 할당된 것에 기록되는 고정값을 가지며, 어드레스와 그 크기에 해당하는 프로그램 데이터량은 공통 메모리장치(805)로부터 제1 메모리장치(802)로 전송된다. 주지해야할 것은 ″0x...″는 16진법 디지트(hexadecimal digit)를 나타낸다.

다음으로, 공통 메모리장치(805)로부터 제1 메모리장치(802)로의 CPU-1에 의해 상기 처리를 실행하는 프로그램의 전송이 완료되었을 때, 현재 제1 메모리장치에 있는 CPU-1에 대한 처리를 수행하는 프로그램은, 매체기록부(817)에 로딩된 기록매체 형태에 대응하는 검출 프로그램에 따라, 단계 S109에서 실행이 시작된다.

위에서 설명했듯이, 메모리 배타 제어장치의 종래의 구조에서는, RAM으로 된 제1 메모리와 형태가 다른 ROM으로 된 제3 메모리를 반드시 제공하여야 한다.

더구나, 공통 메모리장치에 있는 프로그램이 제1 메모리장치에 전송될 때, 프로그램의 크기, 전송 전에 프로그램을 저장하기 위한 공통 메모리장치의 어드레스, 및 전송 후에 프로그램을 할당하기 위한 제1 메모리장치의 어드레스를 반드시 미리 결정해야 한다.

본 발명은 앞에서 설명한 단점을 근본적으로 해결하기 위해 개발되었다. 따라서, 본 발명의 주목적은 데이터처리 시스템에 사용되는 개선된 메모리 배타 제어장치 및 그 제어방법을 제공하는 것이다.

도 1은 본 발명을 따른 메모리 배타 제어장치의 구조를 나타내는 블록도.

도 2는 본 발명의 버스제어유닛의 상호연결 관계를 나타내는 블록도.

도 3은 본 발명의 동작을 설명하는 흐름도.

도 4는 본 발명에 사용된 오버레이 테이블(overlay table)을 나타내는 도면.

도 5는 본 발명의 초기상태에서, 처리 프로그램의 할당을 나타내는 설명도.

도 6은 본 발명의 공통 메모리장치로의 전송 후의 상태에서, 처리 프로그램의 할당을 나타내는 설명도.

도 7은 본 발명의 제1 메모리장치로의 전송 후의 상태에서, 처리 프로그램의 할당을 나타내는 설명도.

도 8은 종래의 메모리 배타 제어장치의 구조를 나타내는 블록도.

도 9는 도 8의 버스제어유닛의 상호연결 관계를 나타내는 블록도.

도 10은 종래의 구조의 동작을 설명하는 흐름도.

도 11은 종래의 구조의 초기상태에서 처리 프로그램의 할당을 나타내는 설명도.

도 12는 종래의 구조의 공통 메모리장치로의 전송 후의 상태에서, 처리 프로그램의 할당을 나타내는 설명도.

도 13은 종래의 제1 메모리장치로의 전송 후의 상태에서, 처리 프로그램의 할당을 나타내는 설명도.

이러한 목적을 달성하기 위해, 본 발명에 따른, 데이터 버스를 통해 상호 연결된 다수의 마이크로 프로세서를 가진 데이터처리 시스템에 이용되는 메모리 배타 제어장치는,

실행될 데이터처리 프로그램을 저장하는 제1 메모리장치,

상기 다수의 마이크로프로세서에 의해 공통으로 액세스될 수 있고, 상기 제1 메모리장치에 전송될 데이터처리 프로그램을 일시적으로 저장하는 공통 메모리장치,

공통 메모리장치와 제1 메모리장치에 모두 액세스할 수 있고, 데이터 버스를 통해 데이터처리 프로그램을 공통 메모리장치로부터 제1 메모리장치로 전송하는 제1 마이크로프로세서,

제1 마이크로 프로세서의 공통 메모리장치(105)로의 액세스를 허용하는 액세스허용 유닛을 포함하여 버스에서의 데이터 전송을 제어하는 버스제어 유닛을 포함한다.

액세스허용 유닛은 액세스 ON 플래그를 참조하여 시간공유방법으로 버스에서의 데이터 전송을 제어한다.

상기 메모리 배타 제어장치는 데이터처리 프로그램과 다른 명령 프로그램을 초기에 저장하는 제2 메모리장치와 함께 제2 마이크로프로세서를 더 포함하며, 여기서 제2 마이크로프로세서는 공통 메모리장치와 제2 메모리장치에 모두 액세스할 수 있다.

제2 메모리장치에는 제2 메모리장치에 있는 프로그램의 공통 메모리장치로의 전송을 수행하는 제1 전송 프로그램을 가진 제1 프로그램 전송처리 유닛이 제공되어 있다.

제2 메모리장치에는 전송완료 설정유닛이 제공되어 있고, 제2 메모리장치에 있는 프로그램의 공통 메모리장치로의 전송이 완료되었을 때, 전송완료 설정유닛은 인터페이스의 레지스터에 데이터 전송완료를 나타내는 ON 플래그를 설정함으로써 액세스 허용 유닛의 게이트를 개방하여, 제1 마이크로 프로세서가 버스제어유닛을 통해 공통 메모리장치에 액세스하는 것을 허용한다.

또한, 본 발명의 또 다른 양태에 따른, 데이터처리 시스템에 있는 버스에서의 데이터 전송을 위한 메모리 배타 제어방법은,

제1 메모리장치에 전송될 데이터처리 프로그램을 공통 메모리장치에 일시적으로 저장하는 단계,

제1 마이크로프로세서의 공통 메모리장치로의 액세스를 허용하여, 버스에서의 데이터전송을 제어하는 단계,

데이터처리 프로그램을 버스를 통해 공통 메모리장치로부터 제1 메모리장치로 전송하는 단계,

제1 메모리장치에서 실행될 데이터처리 프로그램을 저장하는 단계를 포함한다.

이러한 방법에서, 전송완료 표시 ON 플래그가 설정되었을 때, 상기 방법은 제1 메모리장치에 전송될 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 획득하여, 상기 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 근거로, 상기 크기에 해당하는 프로그램의 데이터량이 공통 메모리장치의 헤드 어드레스로부터 제1 메모리장치의 헤드 어드레스로 전송되는 단계를 더 포함한다.

그러므로, 본 발명의 양태에 따른, 제1 마이크로프로세서는 액세스 허용 플래그가 OFF 상태인 동안, 즉 액세스 허용 유닛의 게이트가 스위치 오프 상태에서는 공통 메모리장치에 대한 액세스가 방지된다. 전송완료 설정유닛에 의해 액세스 허용 플래그 ON이 설정되었을 때, 액세스 허용 유닛의 게이트가 개방되어 제1 마이크로프로세서의 공통 메모리장치로의 액세스를 허용하게 된다. 따라서, 메모리 배타 제어는 종래의 데이터처리 시스템에와 같이 제3 메모리장치를 제공하지 않으면서, 제1 마이크로프로세서에 의해서만 액세스될 수 있는, 제1 메모리장치의 어드레스 공간에서 처리되기를 원하는 프로그램에 대한 전송을 실현할 수 있다.

설명을 진행하기 전에 주지해야할 것은, 바람직한 실시예의 구본 구조가 종래의 구조와 공통인 부분에 대해서는 첨부한 도면에서 동일한 참조번호를 사용했다는 것이다.

이하에서, 본 발명을 따른 메모리 배타 제어장치의 바람직한 실시예를 도 1 내지 도 7을 참조하여 설명한다.

도 1은 데이터 기록/재생 시스템 또는 데이터처리 시스템 등의 마이크로 프로세서에서의 초기 프로그램 저장장치의 역할을 하는 메모리 배타 제어장치의 구조를 나타낸다. 멀티프로세서 시스템은 이러한 복조, 에러보정과 같은 제어에 대한 데이터처리를 하는 제1 프로세서(115), 초점/트래킹 제어와 디스크-회전 서보-제어를 하는 제2 프로세서(116)를 포함하며, 데이터 버스라인을 통해 상호 연결되어 동작할 수 있는 공통 메모리장치(105)를 더 포함한다.

제1 프로세서(115)는 제1 마이크로 프로세서(101)(이하, ″CPU-1″이라 함), RAM형태의 제1 메모리장치(102), 버스제어유닛(104) 및 DMA(201)를 포함하며, 인터페이스(107)를 더 포함하는데, 여기서 CPU-1은 공통 메모리장치(105) 및 제1 메모리장치(102)에 액세스할 수 있다. DMA(201)는 전체 시스템을 제어하는 호스트컴퓨터도 상호 연결되어 있다.

제2 프로세서(116)는 제1 마이크로 프로세서(106)(이하, ″CPU-2″라고 함)와 ROM형태의 제2 메모리장치(108)를 포함하며, 여기서 CPU-2는 공통 메모리장치(105)와 제2 메모리장치(108)에 액세스할 수 있다. CPU-2는 디스크나 매체와 같은 여러 종류의 데이터 기록매체에 호환 가능한 서보 마이크로 컴퓨터로 이루어진 매체저장부(117)에 연결되어서, 매체검출부(117)에 로딩된 디스크 매체의 기록매체 형태를 검출한다.

제1 프로세서(115)에 제공된 버스제어유닛(104)은 AND 게이트로 구성된 액세스 허용 유닛(103)을 포함한다. AND 게이트(103)는 통상 스위치 오프되어 있는데, 즉, CPU-1이 초기단계에서 공통 메모리장치(105)에 액세스하는 것을 방지하기 위해 닫혀있다. 버스제어유닛(104)은 공통 메모리장치(105)와 CPU-1사이 및 공통 메모리장치(105)와 CPU-2 사이에서의 데이터전송 중 어느 하나를 선택하기 위해 시간공유방법에 의해 버스에서의 데이터 전송을 제어한다. 제1 프로세서(115)에 제공된 인터페이스(17)는 CPU-1 및 CPU-2에 대한 액세스를 상호 제어하기 위해 액세스 ON 플래그를 설정하는 레지스터를 가진다.

제2 프로세서(116)의 제2 메모리장치(108)는 제1 메모리부(108A)와 제2 메모리부(108B)로 구성되어 있다. 제1 메모리부(108A)에는 제1 프로그램 전송처리유닛(109)(이하, ″제1 PTC″라고 함)과 전송완료 설정유닛(111)(이하, ″TCS″라 함)이 제공되어 있다. 제2 메모리부(108B)에는 제2 프로그램 전송처리유닛(112)(이하, ″제2 PTC″라고 함)과, 처리 프로그램 저장부(114)(이하, ″PPS″라고 함)와, 오버레이 테이블(overlay table)(110)과 함께 오버레이 테이블 검색부(113)(이하, ″OTS″라고 함)가 제공되어 있다. 오버레이 테이블은 다수의 데이터처리 프로그램에 대한 다수의 정보 세트를 포함하며, 각각의 정보 세트는 특정크기를 가진 각각의 프로그램에 대한 다수의 어드레스 정보를 갖는다.

제1 PTC(109)는 제2 메모리장치(108)의 제2 메모리부(108B)에 있는 프로그램의 공통 메모리장치(105)로의 전송을 실행하는 제1 전송 프로그램의 데이터를 가진다. 제1 프로그램 전송 명령이 수행되고 제2 메모리장치(108)에 있는 프로그램의 공통 메모리장치(105)로의 전송이 완료되었을 때, TCS(111)는 인터페이스의 레지스터에 데이터전송 완료를 나타내는 ON 플래그를 인터페이스(107)의 레지스터에 설정함으로써, 액세스 허용 유닛(103)의 게이트가 개방되어 버스제어유닛(104)을 통해 공통 메모리장치(105)로의 CPU-1의 액세스가 허여된다.

따라서, TCS(111)에 의해 설정된 플래그는 제2 메모리장치로부터 공통 메모리장치로의 프로그램 전송이 완료되었는지의 여부를 나타낸다. OTS(113)는 설정된 ON 플래그를 검출함으로써 공통 메모리로의 CPU-1의 액세스가 허여되었을 때, 오버레이 테이블(110)에 있는 프로그램들 중 적절한 하나를 검색하는 프로그램을 가진다.

제2 PTC(112)는 공통 메모리장치(105)에 있는 프로그램의 제1 메모리장치(102)로의 전송을 실행하는 제2 전송 프로그램을 저장한다. PPT(114)는 CPU-1에 의해 제1 메모리장치(102)에서 선택적으로 실행되는 여러 처리 프로그램(p1, p2, ...)을 저장하는데, 프로그램(p1, p2...)은 매체저장부(117)에 호환되게 로딩될 기록매체 형태에 각각 대응한다.

공통 메모리장치(105)에는 제2 PTC(112'), PPS(114') 및 OTS(113')가 제공되는데, 이것은 각각 제2 메모리장치(108)에 제공된 제2 PTC(112), PPS(114) 및 OTS(113)에 대응한다.

공통 메모리장치(105)에서, OTS(113')는 오버레이 테이블(110)을 검색하는 프로그램을 일시적으로 저장하는데, 이러한 검색동작은 ON 플래그 설정을 검출함으로써 CPU-1에 대해 공통 메모리로 액세스가 허여될 때 실행된다. 제2 PTC(112')는 공통 메모리장치(105) 프로그램의 제1 메모리장치(102)로의 전송을 실행하기 위해 제2 메모리장치(108)의 제2 PTC(112)로부터 전송된 제2 전송 프로그램을 저장한다. PPS(114')는 CPU-1에 의해 제1 메모리장치에서 선택적으로 수행되는 제2 메모리장치(108)의 PPS(114)로부터 전송된 처리 프로그램(p1, p2, ...)을 일시적으로 저장한다.

마찬가지로, 제1 메모리장치(102)에는 저장매체 형태에 따라서 선택적으로 실행되는 공통 메모리장치(105)의 PPS(114')로부터 전송된 처리 프로그램(p1, p2, ..)을 저장하는 PPS(114″)가 제공된다.

전송완료 표시 플래그 ON이 TCS(111)에 의해 레지스터에 설정될 때, 공통 메모리장치로의 프로그램 전송의 완료가 판단되고 게이트(103)가 개방되어 CPU-1이 공통 메모리장치(105)로 액세스하게 한다. 다음으로, 제2 메모리장치(108)로부터 공통 메모리장치(105)에서 있는 제2 PTC(112')로 전송된 제2 전송 프로그램의 실행이 시작되어, 공통 메모리장치(105)에 있는 프로그램이 제1 메모리장치(102)에 전송된다. 따라서, 공통 메모리장치(105)의 PPS(114')에 저장된 CPU-1에 대한 처리 프로그램(p1, p2, ...) 중 선택된 하나의 프로그램이 제1 메모리장치(102)의 PPS(114″)에 전송된 다음 CPU-1에 의해 실행이 시작된다.

도 2는 본 실시예의 구조에서의 버스제어유닛(104)과 CPU-1 사이, CPU-2와 여러 메모리 사이의 상호연결 관계를 상세히 나타낸 것으로서, AND 게이트의 액세스 허용 유닛(103)을 제공하는 것을 제외하고는 종래의 구조와 유사하다.

도 2에 나타낸 구조에서, CPU-1이 DRAM으로 된 공통 메모리장치에 액세스할 때, CPU-1은 신호선(BR1)을 통해 버스요구신호를 조절유닛(200)에 전송한다. 이에 응답하여, 조절유닛(200)은 AND 게이트(103)에 의해 신호선(BG1)을 통하여 버스개방 신호를 CPU-1에 전송한다. AND 게이트(103)는 두 개의 입력신호 즉, 조절유닛 (200)과 연결된 제1 신호선(A1)과 CPU-2에 대한 인터페이스(107)의 레지스터(209)와 연결된 제2 신호선(A2)을 가지며, 두 개의 신호가 모두 발생되어 AND 게이트에 입력될 때, AND 게이트는 CPU-1에 적용될 신호선(BG1)에 버스개방신호를 발생시킨다. 레지스터(209)로부터의 제2 입력신호(A2)가 OFF 상태일 때, 신호선(BG1)에 있는 버스개방신호는 CPU-1에 대해 OFF 상태이다.

제2 메모리장치(108)로부터 프로그램을 전송하는 DRAM(105)에 CPU-2가 액세스할 때, CPU-2는 버스요구신호를 신호선(BR2)을 통해 조절유닛(200)에 전송한다. 이에 응답하여, 조절유닛(200)은 버스개방신호를 신호선(BG2)을 통해 CPU-2에 전송한다. 따라서, CPU-2는 버스제어유닛(104)을 통해 데이터를 제2 메모리장치(108)로부터 DRAM(105)으로 전송한다.

이와 마찬가지로, DMA(210)는 신호선(BR3)을 통해 조절유닛(200)에 DMA요구신호를 전송한다. 이에 응답하여, 조절유닛(200)은 신호선(BG3)을 통해 버스개방 신호를 DMA(210)에 전송한다. 따라서 DMA는 버스제어유닛(104)을 통해 DRAM(105)에 데이터를 전송한다.

한편, CPU-2에 의한 DRAM(105)으로의 데이터의 전송이 완료되었을 때, 데이터전송 완료를 나타내는 ON 플래그가 인터페이스(107)의 레지스터(209)에 기록되고, 레지스터(209)로부터의 제2 입력신호(A2)가 온(on) 된다. 따라서, 신호선(BG1)의 버스개방신호는 AND 게이트(103)를 통해 CPU-1에 전송된다.

신호선(BG1)에서의 버스개방신호를 전송할 때, 어드레스 버스(201, 205) 및 데이터버스(202, 206)가 개방되어 CPU-1이 데이터를 DRAM(105)에 전송하게 한다. 즉, DRAM(105)에 있는 데이터의 판독/기록을 허용한다. 따라서, CPU-1은 버스제어유닛(104)을 통해 DRAM(105)에 액세스하여 프로그램 페치(fetch)에 의해 DRAM(105)에 있는 프로그램을 실행한다.

장치의 구조가 데이터처리 시스템의 초기상태에서, 도 1 및 도 5에 나타낸 바와 같이, 각각의 처리실행 프로그램의 메모리 저장 할당을 가지는 상태에서 설명된다는 점을 주지해야 할 것이다. 더 상세하게는, 도 5에 나타낸 바와 같이, 제2 메모리장치(108)에는 초기상태에서 오버레이 테이블(102)과 함께 제1 PTC(109), TCS(711), 제2 PTC(122), PPS(114) 및 OTS(113)이 제공되어 있는 반면, 제1 메모리장치(102)와 공통 메모리장치(105)는 시스템의 초기상태에서 미리 저장된 프로그램을 가지지 않는다.

이 단계에서, 제2 메모리장치(108)는 이 장치에 할당된 00000000에서부터의 어드레스 번호를 가지고, 공통 메모리장치(105)는 이 장치에 할당된 80000000에서부터의 어드레스 번호를 가지고, 제1 메모리장치(102)는 이 장치에 할당된 40000000에서부터의 어드레스 번호를 지닌다.

도 1 내지 도 7을 참조하여 위에서 설명한 메모리 배타 제어장치의 동작을 설명한다.

도 3의 흐름도에서, 시스템은 초기에 단계 S31에서 리세트되어 시스템의 프로그램을 시작한 다음, 단계 S32 및 단계 S36의 처리 과정이 아래와 같이 병렬로 동시에 시작된다. 이 단계에서, 프로그램의 메모리 저장 할당은 도 5에 나타낸 상태로 된다.

단계 S32에서, CPU-2(106)가 제2 메모리장치(108)에 액세스하여 제1 PTC(109)를 작동시켜, 제2 메모리장치(108)에 저장된 프로그램의 실행이 시작된다. 다음, 단계 S33에서, 제2 PTC(112)에 저장된 프로그램, OTS(113)에 저장된 프로그램 및 PPS(114)에 저장된 프로그램이 제2 메모리장치로부터 공통 메모리장치(105)에 있는 해당 부분에 전송된다. 이 단계에서, 프로그램의 메모리 저장 할당은 도 6에 나타낸 상태로 된다.

다음으로 단계 S34에서, 제2 메모리장치(108)에 있는 프로그램의 공통 메모리장치(105)로의 전송이 완료되었는지의 여부를 TCS(111)에 의해 판단하고, 이 판단이 ″예(Yes)″이면, 즉 완료가 검출되면, TCS(111)이 단계 S35에서 인터페이스(107)의 레지스터에 전송완료를 나타내는 ON 플래그를 설정하여, 제2 메모리장치로부터 공통 메모리장치로의 데이터전송이 완료되었다는 것을 나타낸다. 따라서, 게이트(103)는 설정된 ON 플래그를 참조하여 개방되어, CPU-1이 공통 메모리(105)로 액세스할 수 있게 한다. 단계 S34에서 판단이 ″아니오(No)″이면, 단계 S33으로 처리가 귀환되어 되풀이된다.

한편, 단계 S36에서 액세스 허용 플래그 ON이 설정되었는지 여부를 판단하고, ″예″라고 판단되는 경우, 액세스 허용 유닛(103)의 게이트가 단계 S37에서 개방되어 CPU-1이 공통 메모리(105)로 액세스할 수 있게 한다. 단계 S36에서 ″아니오″이면, CPU-1은 통상의 액세스 금지 상태를 유지하고 단계 S36의 처리가 되풀이된다.

ON 플래그의 설정에 이어서, CPU-1은 단계 S38에서 버스제어유닛(104)을 통해 OTS(113')을 작동시켜 오버레이 테이블(110)에 관한 검색을 실행한다. 따라서, 단계 S39에서, 제1 메모리장치(102)에 전송될 프로그램의 크기, 이 프로그램을 저장하는 공통 메모리장치의헤드 어드레스 및 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 획득한다. 이 단계에서, 예를 들면 도 4에 나타나 있는 바와 같이 여러 형태의 기록매체 중에서 프로그램 p1이 검출될 때, 획득된 정보는 전송될 프로그램의 크기 0x40, 공통 메모리장치의 어드레스 0x80000054, 및 제1 메모리장치의 어드레스 0x40000008이다.

다음으로 단계 S40에서, CPU-1은 제2 PTC를 작동시켜 제2 메모리장치로부터 공통 메모리장치(105)의 PPS(114')로 전송된 제2 전송 프로그램의 실행을 시작한다. 따라서, 현재 공통 메모리장치(105)의 PPS(114')에 있는 CPU-1에 대한 처리를 실행하는 프로그램은 제1 메모리장치(102)에 전송된다. 이 단계에서, 제1 메모리 장치(102)에 전송될 프로그램의 크기, 이 프로그램이 저장되는 공통 메모리장치의 헤드 어드레스, 및 이 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 기반으로, 상기 크기에 해당하는 프로그램의 데이터량이 공통 메모리장치(105)의 헤드 어드레스로부터 제1 메모리장치(102)의 헤드 어드레스로 전송되고, 메모리 저장부에의 프로그램의 할당은 도 7에 나타낸 바와 같다.

다음으로 단계 S41에서, 공통 메모리장치(105)로부터 제1 메모리장치(102)로의 CPU-1에 의한 처리를 실행하는 프로그램 전송이 완료되었을 때, CPU-1은 제1 메모리장치(102)의 PPS(114″)를 작동시켜, 매체검출부(117)에 로딩된 기록매체에 대응하는 검출 프로그램에 따라, 현재 제1 메모리장치에 있는 CPU-1에 의한 처리를 실행하는 프로그램을 시작한다.

상기한 바와 같이, 본 발명을 따른 메모리 배타 제어장치에서는, 액세스 허용 플래그의 OFF 상태 동안, 즉 액세스 허용 유닛(103)의 게이트가 닫힌 상태로 유지되는 상태에서, CPU-1이 공통 메모리장치(105)로의 액세스되는 것을 방지한다. 액세스 허용 플래그 ON이 TCS(111)에 의해 설정될 때, 액세스 허용 유닛(103)의 게이트가 개방되어 CPU-1이 공통 메모리장치(105)로의 액세스할 수 있게 한다. 따라서, 종래의 데이터처리 시스템에서와 같이 제3 메모리장치를 제공할 필요 없이, 단지 CPU-1에 의해 액세스될 수 있는 제1 메모리장치의 어드레스 공간으로 처리되기를 원하는 프로그램이 전송되도록 하는 메모리 배타제어가 실현될 수 있다.

본 발명은 첨부한 도면을 참고로 하여 바람직한 실시예를 통해 충분하게 설명하였지만, 이 기술분야의 전문가라면 본 발명의 다양한 변형 및 수정을 할 수 있음을 주지해야 할 것이다. 이러한 변형 및 수정은 첨부한 본 발명의 청구범위에서 벗어나지 않는다면 본 발명에 속하는 것으로 간주될 것이다.

Claims

데이터 버스를 통해 서로 연결된 다수의 마이크로프로세서를 가진 데이터처리 시스템에 이용되는 메모리 배타 제어장치에 있어서,

실행될 데이터처리 프로그램을 저장하는 제1 메모리장치(102),

상기 다수의 마이크로프로세서에 의해 공통으로 액세스될 수 있고, 상기 제1 메모리장치(102)에 전송될 데이터처리 프로그램을 일시적으로 저장하는 공통 메모리장치(105),

공통 메모리장치(105)와 제1 메모리장치(102)에 모두 액세스할 수 있고, 데이터 버스를 통해 데이터처리 프로그램을 공통 메모리장치로부터 제1 메모리장치로 전송하는 제1 마이크로프로세서(101),

데이터처리 프로그램을 초기에 저장하는 제2 메모리장치(108)와, 공통 메모리장치(105)와 제2 메모리장치(108)에 모두 액세스할 수 있는 제2 마이크로프로세서(106), 및

제1 마이크로프로세서(101)의 공통 메모리장치로의 액세스를 허용하는 상기 제2 마이크로프로세스(106)로부터 신호를 수신하고, 상기 제2 마이크로프로세서로부터의 신호에 따라 제1 마이크로 프로세서(101)의 공통 메모리장치(105)로의 액세스를 허용하는 액세스 허용 유닛(103)을 포함함으로써, 버스에서의 데이터 전송을 제어하는 버스제어유닛(104)을 포함하는

메모리 배타 제어장치.
제1항에 있어서, 상기 액세스 허용 유닛(103)은 제1 마이크로 프로세서(101)의 공통 메모리장치(105)로의 액세스를 방지하도록 통상 스위치 오프 상태로 있는 AND 게이트로 이루어지는

메모리 배타 제어장치.
제1항에 있어서, 상기 액세스 허용 유닛(103)은 액세스 ON 플래그를 참조하여 시간공유방법에 의해 버스에서의 데이터전송을 제어하는

메모리 배타 제어장치.
제3항에 있어서, 액세스 ON 플래그를 저장하는 레지스터(209)를 가진 인터페이스(107)를 더 포함하는

메모리 배타 제어장치.
제1항에 있어서, 상기 제2 메모리장치(108)에는 제2 메모리장치(108)에 있는 프로그램의 공통 메모리장치(105)로의 전송을 수행하는 제1 전송 프로그램을 가진 제1 프로그램 전송처리 유닛(109)이 제공되어 있는

메모리 배타 제어장치.
제4항에 있어서, 상기 제2 메모리장치(108)에는 전송완료 설정유닛(111)이 제공되어 있고, 제2 메모리장치(108)에 있는 프로그램의 공통 메모리장치(105)로의 전송이 완료되었을 때, 전송완료 설정유닛(111)은 인터페이스(107)의 레지스터에 데이터 전송완료를 나타내는 ON 플래그를 설정함으로써 액세스 허용 유닛(103)의 게이트를 개방하여, 제1 마이크로 프로세서(101)가 버스제어유닛(104)을 통해 공통 메모리장치(105)에 액세스하는 것을 허용하는

메모리 배타 제어장치.
제8항에 있어서, 상기 제2 메모리장치(108)에는, 상기 전송완료 설정유닛(111)에 의해 설정된 ON 플래그를 검출함으로써 제1 마이크로프로세서(101)의 공통 메모리로의 액세스가 허용될 때, 오버레이 테이블(110)에 위치한 프로그램 중 하나를 검색하는 오버레이 테이블 검색부(113)가 오버레이 테이블(110)과 함께 제공되어 있는

메모리 배타 제어장치.
제1항에 있어서, 상기 제2 메모리장치(108)에는 공통 메모리장치(105)의 데이터처리 프로그램의 제1 메모리장치(102)로의 전송을 실행하는 제2 전송 프로그램을 가진 제2 프로그램 전송처리유닛(112)이 제공되어 있는

메모리 배타 제어장치.
제1항에 있어서, 상기 제2 메모리장치(108)에는 제1 마이크로프로세서(101)에 의해 제1 메모리장치(102)에서 선택적으로 실행되는 다수의 데이터처리 프로그램(p1, p2...)을 저장하기 위한 처리 프로그램 저장부(114)가 제공되어 있는

메모리 배타 제어장치.
제7항에 있어서, 상기 공통 메모리장치(105)는 제2 메모리장치(108)의 오버레이 테이블 검색부(113)로부터 전송된 오버레이 테이블(110)을 검색하는 프로그램을 저장하고, ON 플래그의 설정을 검출함으로써 제1 마이크로프로세서(101)의 공통 메모리장치(105)로의 액세스가 허용될 때 검색 동작이 실행되는

메모리 배타 제어장치.
제7항에 있어서, 상기 공통 메모리장치(105)는 공통 메모리장치(105)의 데이터처리 프로그램의 제1 메모리장치(102)로의 전송을 실행하는, 제2 메모리장치의 제2 프로그램 전송처리유닛(112)으로부터 전송된 제2 전송 프로그램을 저장하는

메모리 배타 제어장치.
제9항에 있어서, 상기 공통 메모리장치(105)는 제1 메모리장치(102)에서 선택적으로 실행되는, 제2 메모리장치(108)의 처리 프로그램 저장부로부터 전송된 데이터처리 프로그램(p1, p2...)을 일시적으로 저장하는

메모리 배타 제어장치.
제6항에 있어서, 전송완료 표시 플래그 ON이 전송완료 설정유닛(111)에 의해 레지스터(209)에 설정될 때, AND 게이트(103)가 개방되어 제1 마이크로프로세서(101)의 공통 메모리장치(105)로의 액세스를 허용함으로써, 공통 메모리장치(105)에 저장된 처리 프로그램(p1, p2...) 중 하나가 제1 메모리장치(102)에 선택적으로 전송된 다음, 제1 마이크로프로세서(101)에 의해 프로그램의 실행이 시작되는

메모리 배타 제어장치.
제7항에 있어서, 전송완료 표시 ON 플래그가 전송완료 설정유닛(111)에 의해 설정될 때, 오버레이 테이블 검색부(113')는 제1 메모리장치에 전송된 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 획득하여, 획득된 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 근거로, 상기 프로그램의 크기에 해당하는 프로그램의 데이터량이 공통 메모리장치(105)의 헤드 어드레스로부터 제1 메모리장치(102)의 헤드 어드레스로 전송되는

메모리 배타 제어장치.
데이터처리 시스템에 있는 버스에서의 데이터 전송을 위한 메모리 배타 제어방법에 있어서,

제1 메모리장치에 전송될 데이터처리 프로그램을 공통 메모리장치에 일시적으로 저장하는 단계,

버스에서의 데이터전송을 제어하기 위해 제1 마이크로프로세서(101)의 공통 메모리장치로의 액세스를 허용하는 단계,

데이터처리 프로그램을 버스를 통해 공통 메모리장치로부터 제1 메모리장치로 전송하는 단계,

제1 메모리장치에서 실행될 데이터처리 프로그램을 저장하는 단계를 포함하는

메모리 배타 제어방법.
제15항에 있어서, 버스에서의 데이터전송을 제어하기 위해 제1 마이크로프로세서의 공통 메모리장치로의 액세스를 허용하는 단계는 액세스 ON 플래그를 참조하여 시간공유방법에 의해 실행되는

메모리 배타 제어방법.
제15항에 있어서, 제1 메모리장치에 전송될 데이터처리 프로그램을 공통 메모리장치에 일시적으로 저장하는 단계 후에,

데이터 전송완료를 나타내는 ON 플래그를 설정함으로써 액세스 허용 유닛(103)의 게이트를 개방하여, 버스제어유닛(104)을 통한 제1 마이크로프로세서(101)의 공통 메모리장치로의 액세스를 허용하는 단계를 더 포함하는

메모리 배타 제어방법.
제15항에 있어서, 전송완료 표시 ON 플래그가 설정되었을 때,

제1 메모리장치에 전송될 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 획득하여, 상기 프로그램의 크기, 상기 프로그램을 저장하는 공통 메모리장치의 헤드 어드레스, 및 상기 프로그램을 실행하는 제1 메모리장치의 헤드 어드레스를 근거로, 상기 크기에 해당하는 프로그램의 데이터량이 공통 메모리장치의 헤드 어드레스로부터 제1 메모리장치의 헤드 어드레스로 전송되는 단계를 더 포함하는

메모리 배타 제어방법.
제1항에 있어서, 상기 제2 메모리장치(108)에 있는 프로그램의 상기 제2 메모리장치로부터 공통 메모리장치(105)로의 전송이 완료되었을 때, 상기 신호가 제2 마이크로프로세서로부터 송출되는

메모리 배타 제어장치.