JP2003036145A - Ｆｉｆｏメモリのデータ転送制御装置 - Google Patents
Ｆｉｆｏメモリのデータ転送制御装置Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】 同一データが連続して転送される場合におい
て、消費電力の低減とデータ転送の高速化を図る。 【解決手段】 エリアＡの容量分データが書き込まれる
と、エリア内データ一致検出部７では、エリアＡに書き
込まれたデータがすべて同じかどうか判定する。エリア
Ａに書き込まれたデータがすべて同じであると検出され
た場合は、エリア内データ一致検出部７はエリアレジス
タ９のエリアＡに対応したビットに「１」をセットし、
そうでない場合は「０」をセットする。対象エリア６の
データがすべて同じである場合、ＦＩＦＯメモリ５は、
同一データを有するエリア６の先頭アドレスから１ワー
ドを１回だけ出力し、ＡＴＡ／ＡＴＡＰＩデータレジス
タ２にセットする。そして読み出し側クロックの供給を
停止する。
て、消費電力の低減とデータ転送の高速化を図る。 【解決手段】 エリアＡの容量分データが書き込まれる
と、エリア内データ一致検出部７では、エリアＡに書き
込まれたデータがすべて同じかどうか判定する。エリア
Ａに書き込まれたデータがすべて同じであると検出され
た場合は、エリア内データ一致検出部７はエリアレジス
タ９のエリアＡに対応したビットに「１」をセットし、
そうでない場合は「０」をセットする。対象エリア６の
データがすべて同じである場合、ＦＩＦＯメモリ５は、
同一データを有するエリア６の先頭アドレスから１ワー
ドを１回だけ出力し、ＡＴＡ／ＡＴＡＰＩデータレジス
タ２にセットする。そして読み出し側クロックの供給を
停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタを介して
ホストコンピュータとのデータ転送を行うＦＩＦＯメモ
リのデータ転送制御装置に関する。
ホストコンピュータとのデータ転送を行うＦＩＦＯメモ
リのデータ転送制御装置に関する。
【０００２】
【従来の技術】レジスタを介してホストコンピュータと
のデータ転送を行うデータ転送制御装置に使われている
インターフェース規格のひとつとして、例えばＡＴＡ／
ＡＴＡＰＩインターフェースがある。
のデータ転送を行うデータ転送制御装置に使われている
インターフェース規格のひとつとして、例えばＡＴＡ／
ＡＴＡＰＩインターフェースがある。
【０００３】このＡＴＡ／ＡＴＡＰＩインターフェース
規格に準拠した従来のデータ転送制御装置における、デ
ータの読み出し動作について、図７を使って具体的に説
明する。この図において、２１は記録再生可能なディス
ク、２２はモータ、２３はディスク読み取り部、２４は
サーボ制御部、２５は再生アンプ、２６は復調回路、２
７は誤り訂正（ＥＣＣ）デコーダ回路、２８はバッファ
メモリ（ＤＲＡＭ）、２９はＦＩＦＯ（ファースト イ
ン ファースト アウト）メモリ、３０はＡＴＡ／ＡＴ
ＡＰＩレジスタ群、３１はＡＴＡ／ＡＴＡＰＩデータレ
ジスタ、３２はＡＴＡ／ＡＴＡＰＩコマンドブロック或
いはコントロールレジスタ、３３はシステムコントロー
ラである。
規格に準拠した従来のデータ転送制御装置における、デ
ータの読み出し動作について、図７を使って具体的に説
明する。この図において、２１は記録再生可能なディス
ク、２２はモータ、２３はディスク読み取り部、２４は
サーボ制御部、２５は再生アンプ、２６は復調回路、２
７は誤り訂正（ＥＣＣ）デコーダ回路、２８はバッファ
メモリ（ＤＲＡＭ）、２９はＦＩＦＯ（ファースト イ
ン ファースト アウト）メモリ、３０はＡＴＡ／ＡＴ
ＡＰＩレジスタ群、３１はＡＴＡ／ＡＴＡＰＩデータレ
ジスタ、３２はＡＴＡ／ＡＴＡＰＩコマンドブロック或
いはコントロールレジスタ、３３はシステムコントロー
ラである。
【０００４】ＡＴＡ／ＡＴＡＰＩデータ転送制御装置で
は、ディスク２１からのデータ再生に先立って、ホスト
コンピュータが発行した転送制御コマンドやパラメータ
を、ＡＴＡ／ＡＴＡＰＩレジスタ群３０を介して受け取
る。通常はリードコマンドと共に、転送データの開始位
置となるスタートアドレスと、そのスタートアドレスか
らのデータ長（データレングス）を受け取る。リードコ
マンドを受け取ったＡＴＡ／ＡＴＡＰＩデータ転送制御
装置は、ホストコンピュータから要求のあったアドレス
を元に、ディスク２１上の対象領域の読み取りを開始す
る。
は、ディスク２１からのデータ再生に先立って、ホスト
コンピュータが発行した転送制御コマンドやパラメータ
を、ＡＴＡ／ＡＴＡＰＩレジスタ群３０を介して受け取
る。通常はリードコマンドと共に、転送データの開始位
置となるスタートアドレスと、そのスタートアドレスか
らのデータ長（データレングス）を受け取る。リードコ
マンドを受け取ったＡＴＡ／ＡＴＡＰＩデータ転送制御
装置は、ホストコンピュータから要求のあったアドレス
を元に、ディスク２１上の対象領域の読み取りを開始す
る。
【０００５】ディスク読み取り部２３で再生された信号
は、再生アンプ２５において増幅され、復調回路２６に
供給される。復調回路２６で復調されたデータは、誤り
訂正（ＥＣＣ）デコーダ回路２７に供給され誤り訂正処
理を受け、バッファメモリ２８に一旦格納される。バッ
ファメモリ２８に格納されたデータは、データの出力タ
イミングを調整するＦＩＦＯ２９を経由して、ホストコ
ンピュータの読み出し要求に従い、ＡＴＡ／ＡＴＡＰＩ
データレジスタ３１を介してホストコンピュータに読み
出される。
は、再生アンプ２５において増幅され、復調回路２６に
供給される。復調回路２６で復調されたデータは、誤り
訂正（ＥＣＣ）デコーダ回路２７に供給され誤り訂正処
理を受け、バッファメモリ２８に一旦格納される。バッ
ファメモリ２８に格納されたデータは、データの出力タ
イミングを調整するＦＩＦＯ２９を経由して、ホストコ
ンピュータの読み出し要求に従い、ＡＴＡ／ＡＴＡＰＩ
データレジスタ３１を介してホストコンピュータに読み
出される。
【０００６】
【発明が解決しようとする課題】ＡＴＡ／ＡＴＡＰＩイ
ンターフェースのようなレジスタを介してホストコンピ
ュータとのデータ転送を行うデータ転送制御装置におい
て、ディスク２１に記録されているデータ量が少ない場
合、特に、新しいディスク装置や新しいメディアの使い
始めなどでは、ホストコンピュータのリードコマンドに
対し、実際にディスク上からは同一データが連続して大
量に再生されている。そして、ディスク２１上から再生
され、バッファメモリ２８に格納されたデータは、どれ
も一旦、データの出力タイミングを調整するＦＩＦＯ２
９に格納され、ホストコンピュータの読み出し要求に従
い、ＦＩＦＯ２９から出力されていく。ＦＩＦＯ２９に
格納されたデータに同一パターンが連続する場合でも、
ホストコンピュータの読み出し要求に従い、１ワード毎
ＦＩＦＯ２９から読み出し、ＡＴＡ／ＡＴＡＰＩデータ
レジスタ３１にセットするといった動作を繰り返してい
る為、消費電力が無駄となっている。
ンターフェースのようなレジスタを介してホストコンピ
ュータとのデータ転送を行うデータ転送制御装置におい
て、ディスク２１に記録されているデータ量が少ない場
合、特に、新しいディスク装置や新しいメディアの使い
始めなどでは、ホストコンピュータのリードコマンドに
対し、実際にディスク上からは同一データが連続して大
量に再生されている。そして、ディスク２１上から再生
され、バッファメモリ２８に格納されたデータは、どれ
も一旦、データの出力タイミングを調整するＦＩＦＯ２
９に格納され、ホストコンピュータの読み出し要求に従
い、ＦＩＦＯ２９から出力されていく。ＦＩＦＯ２９に
格納されたデータに同一パターンが連続する場合でも、
ホストコンピュータの読み出し要求に従い、１ワード毎
ＦＩＦＯ２９から読み出し、ＡＴＡ／ＡＴＡＰＩデータ
レジスタ３１にセットするといった動作を繰り返してい
る為、消費電力が無駄となっている。
【０００７】さらに、ホストコンピュータがＡＴＡ／Ａ
ＴＡＰＩデータレジスタ３１を連続して読む場合、その
読み出しスピードは、ＡＴＡ／ＡＴＡＰＩデータ転送制
御装置がデータレジスタ３１にデータを準備するスピー
ド、即ち、ＦＩＦＯ２９からの出力スピードに依存して
いた。数セクタに渡って、データレジスタ３１の値は同
じであるにもかかわらず、ホストコンピュータは、ＡＴ
Ａ／ＡＴＡＰＩデータ転送制御装置がデータレジスタ３
１に同じデータを準備するまで、毎回待たなければなら
なかった。
ＴＡＰＩデータレジスタ３１を連続して読む場合、その
読み出しスピードは、ＡＴＡ／ＡＴＡＰＩデータ転送制
御装置がデータレジスタ３１にデータを準備するスピー
ド、即ち、ＦＩＦＯ２９からの出力スピードに依存して
いた。数セクタに渡って、データレジスタ３１の値は同
じであるにもかかわらず、ホストコンピュータは、ＡＴ
Ａ／ＡＴＡＰＩデータ転送制御装置がデータレジスタ３
１に同じデータを準備するまで、毎回待たなければなら
なかった。
【０００８】また、ＦＩＦＯ２９に格納されたデータに
同一パターンが連続する場合でも、ホストコンピュータ
が同一パターンを読み出し、書き込みが可能な空き容量
ができるまでＦＩＦＯ２９への書き込み処理を待たせる
必要があった。
同一パターンが連続する場合でも、ホストコンピュータ
が同一パターンを読み出し、書き込みが可能な空き容量
ができるまでＦＩＦＯ２９への書き込み処理を待たせる
必要があった。
【０００９】本発明の目的は、上記問題を解決するため
に、同一データが連続して転送される場合において、消
費電力の低減とデータ転送の高速化を図るＦＩＦＯメモ
リのデータ転送制御装置を提供することにある。
に、同一データが連続して転送される場合において、消
費電力の低減とデータ転送の高速化を図るＦＩＦＯメモ
リのデータ転送制御装置を提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、データをＦＩＦＯメモリの複数のエリ
アに順に格納し、ホストコンピュータからの要求に従い
格納されたデータを読み出し、レジスタにセットし、こ
のレジスタを介してホストコンピュータへのデータ転送
を行うＦＩＦＯメモリのデータ転送制御装置において、
ＦＩＦＯメモリに格納するために転送されたデータが手
前のデータと同一かを検出し、さらに一つのエリアに同
一データが格納されたかを検出するデータ一致検出手段
と、エリア内のデータがすべて同一であると検出された
場合、該エリアからレジスタへのデータの出力は１ワー
ド分のみ行い、残りのエリア内のデータ出力動作を停止
し、そうでない場合、ホストコンピュータの読み出し要
求に従い、エリア内のデータを連続して出力する読み出
し制御手段とを備えたことを特徴とする。
ため、本発明は、データをＦＩＦＯメモリの複数のエリ
アに順に格納し、ホストコンピュータからの要求に従い
格納されたデータを読み出し、レジスタにセットし、こ
のレジスタを介してホストコンピュータへのデータ転送
を行うＦＩＦＯメモリのデータ転送制御装置において、
ＦＩＦＯメモリに格納するために転送されたデータが手
前のデータと同一かを検出し、さらに一つのエリアに同
一データが格納されたかを検出するデータ一致検出手段
と、エリア内のデータがすべて同一であると検出された
場合、該エリアからレジスタへのデータの出力は１ワー
ド分のみ行い、残りのエリア内のデータ出力動作を停止
し、そうでない場合、ホストコンピュータの読み出し要
求に従い、エリア内のデータを連続して出力する読み出
し制御手段とを備えたことを特徴とする。
【００１１】また、本発明は、どのエリアまで同一デー
タが格納されたかを確認するデータ一致エリア確認手段
を備え、前記読み出し制御手段は、ホストコンピュータ
がエリアの読み出し要求を行った際に、データの格納が
完了している複数のエリア内のデータが連続してすべて
同一である場合、これらエリアからレジスタへのデータ
の出力は、１ワード分のみ行い、残りはデータ出力動作
を停止することを特徴とする。
タが格納されたかを確認するデータ一致エリア確認手段
を備え、前記読み出し制御手段は、ホストコンピュータ
がエリアの読み出し要求を行った際に、データの格納が
完了している複数のエリア内のデータが連続してすべて
同一である場合、これらエリアからレジスタへのデータ
の出力は、１ワード分のみ行い、残りはデータ出力動作
を停止することを特徴とする。
【００１２】また、本発明は、レジスタへのデータの出
力は１ワード分のみ行い、その後のホストコンピュータ
の読み出し要求に対し、データがすべて同一であると検
出されたエリア内のデータ出力動作を停止する時は、ホ
ストコンピュータの読み出し要求に対しウエイト信号を
出力しない信号制御手段を備えたことを特徴とする。
力は１ワード分のみ行い、その後のホストコンピュータ
の読み出し要求に対し、データがすべて同一であると検
出されたエリア内のデータ出力動作を停止する時は、ホ
ストコンピュータの読み出し要求に対しウエイト信号を
出力しない信号制御手段を備えたことを特徴とする。
【００１３】また、本発明は、前記読み出し制御手段に
より同一データにおける１ワード分が出力された場合、
データがすべて同一であると検出されたエリアに対し
て、データの書き込み動作を許可する手段を備えたこと
を特徴とする。
より同一データにおける１ワード分が出力された場合、
データがすべて同一であると検出されたエリアに対し
て、データの書き込み動作を許可する手段を備えたこと
を特徴とする。
【００１４】本発明においては、いくつかのエリアに分
割されたＦＩＦＯメモリの入力部分に、該エリア内のデ
ータが全て同一かどうかを検出する手段を持ち、もし、
エリア内のデータがすべて同一であると検出された場合
には、該エリアからレジスタへのデータの出力は１ワー
ド分だけ行い、その後は、そのエリア内のデータ出力動
作は実施しない。ホストコンピュータが、当該エリアの
データ長分だけデータの読み出し動作を終えたら、この
データ転送制御装置では、次エリアの先頭からデータ出
力動作を再開する。こうすることにより、ディスクから
同一データが連続して再生される場合、ＦＩＦＯメモリ
からの出力動作回数を大幅に削減することができ、消費
電力を抑えることができる。
割されたＦＩＦＯメモリの入力部分に、該エリア内のデ
ータが全て同一かどうかを検出する手段を持ち、もし、
エリア内のデータがすべて同一であると検出された場合
には、該エリアからレジスタへのデータの出力は１ワー
ド分だけ行い、その後は、そのエリア内のデータ出力動
作は実施しない。ホストコンピュータが、当該エリアの
データ長分だけデータの読み出し動作を終えたら、この
データ転送制御装置では、次エリアの先頭からデータ出
力動作を再開する。こうすることにより、ディスクから
同一データが連続して再生される場合、ＦＩＦＯメモリ
からの出力動作回数を大幅に削減することができ、消費
電力を抑えることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１６】＜第１実施形態＞図１はＡＴＡ／ＡＴＡＰ
Ｉインターフェースにおいて本発明のＦＩＦＯメモリの
データ転送制御装置の第１実施形態を示すブロック図で
ある。同図において、１はホストデータバス、２はＡＴ
Ａ／ＡＴＡＰＩデータレジスタ、３はＦＩＦＯのリード
コントロール部、４はＦＩＦＯ内のライトコントロール
部、５はＦＩＦＯ（ＳＲＡＭ）、６はＦＩＦＯ内の分割
されたエリア、７はエリア内データ一致検出部、８はＦ
ＩＦＯコントロール部、９は各エリア内のデータが全て
同一であるかどうかの判定結果を保持するエリアレジス
タで、１０は内部データバスである。図１では、説明の
簡略化の為ＦＩＦＯ内の分割を４つとしているが、これ
は任意の数でよいことは言うまでもない。
Ｉインターフェースにおいて本発明のＦＩＦＯメモリの
データ転送制御装置の第１実施形態を示すブロック図で
ある。同図において、１はホストデータバス、２はＡＴ
Ａ／ＡＴＡＰＩデータレジスタ、３はＦＩＦＯのリード
コントロール部、４はＦＩＦＯ内のライトコントロール
部、５はＦＩＦＯ（ＳＲＡＭ）、６はＦＩＦＯ内の分割
されたエリア、７はエリア内データ一致検出部、８はＦ
ＩＦＯコントロール部、９は各エリア内のデータが全て
同一であるかどうかの判定結果を保持するエリアレジス
タで、１０は内部データバスである。図１では、説明の
簡略化の為ＦＩＦＯ内の分割を４つとしているが、これ
は任意の数でよいことは言うまでもない。
【００１７】ディスクから再生されたデータはエリア内
データ一致検出部７を通り、ＦＩＦＯメモリ５に書き込
まれていく。この時、ＦＩＦＯコントロール部８のライ
トアドレスコントロール部４はエリアＡの先頭から順々
に書き込まれていくように、ライトアドレスを出力す
る。ＦＩＦＯメモリ５への書き込みは１エリア分連続し
て実施するものとする。ここで、ＦＩＦＯメモリ５の各
エリア６の容量は予め決まっているものとする。まず、
エリアＡの容量分データが書き込まれると、エリア内デ
ータ一致検出部７では、エリアＡに書き込まれたデータ
がすべて同じかどうか判定する。
データ一致検出部７を通り、ＦＩＦＯメモリ５に書き込
まれていく。この時、ＦＩＦＯコントロール部８のライ
トアドレスコントロール部４はエリアＡの先頭から順々
に書き込まれていくように、ライトアドレスを出力す
る。ＦＩＦＯメモリ５への書き込みは１エリア分連続し
て実施するものとする。ここで、ＦＩＦＯメモリ５の各
エリア６の容量は予め決まっているものとする。まず、
エリアＡの容量分データが書き込まれると、エリア内デ
ータ一致検出部７では、エリアＡに書き込まれたデータ
がすべて同じかどうか判定する。
【００１８】もし、エリアＡに書き込まれたデータがす
べて同じであると検出された場合は、エリア内データ一
致検出部７はエリアレジスタ９のエリアＡに対応したビ
ットに「１」をセットし、そうでない場合は「０」をセ
ットする。上記判定は各エリアに対して、エリアの全容
量分データが書き込まれる毎に行い、その検出結果はエ
リアレジスタ９にセットされる。
べて同じであると検出された場合は、エリア内データ一
致検出部７はエリアレジスタ９のエリアＡに対応したビ
ットに「１」をセットし、そうでない場合は「０」をセ
ットする。上記判定は各エリアに対して、エリアの全容
量分データが書き込まれる毎に行い、その検出結果はエ
リアレジスタ９にセットされる。
【００１９】さて、ホストコンピュータがＡＴＡ／ＡＴ
ＡＰＩデータレジスタ２の読み出し動作を実施する際の
第１実施形態の制御フローについて図２を用いて説明す
る。ホストが読み出しを開始し、対象エリア６の読み出
し要求があると（ステップＳ１１）、ＦＩＦＯコントロ
ール部８では対象エリア６に対応するエリアレジスタ９
を読みに行き（ステップＳ１２）、対象エリア６の全デ
ータが同じかどうか判定する（ステップＳ１３）。も
し、対象エリア６のデータがすべて同じである場合、Ｆ
ＩＦＯメモリ５は、同一データを有するエリア６の先頭
アドレスから１ワード（１６ｂｉｔ）を１回だけ出力
し、ＡＴＡ／ＡＴＡＰＩデータレジスタ２にセットする
（ステップＳ１４）。そして読み出し側クロック（ＣＬ
Ｋ＿ＲＥＡＤ）の供給を停止する（ステップＳ１５）。
続くホストコンピュータの読み出し要求に対しては、リ
ードコントロール部３はＡＴＡ／ＡＴＡＰＩデータレジ
スタ２のセットに必要なセットイネーブル（ＳＥＴ＿Ｅ
Ｎ）信号を出力せず、ＡＴＡ／ＡＴＡＰＩデータレジス
タ２にはエリア６から最初に読み出された１ワード（１
６ｂｉｔ）が保持されたままである。
ＡＰＩデータレジスタ２の読み出し動作を実施する際の
第１実施形態の制御フローについて図２を用いて説明す
る。ホストが読み出しを開始し、対象エリア６の読み出
し要求があると（ステップＳ１１）、ＦＩＦＯコントロ
ール部８では対象エリア６に対応するエリアレジスタ９
を読みに行き（ステップＳ１２）、対象エリア６の全デ
ータが同じかどうか判定する（ステップＳ１３）。も
し、対象エリア６のデータがすべて同じである場合、Ｆ
ＩＦＯメモリ５は、同一データを有するエリア６の先頭
アドレスから１ワード（１６ｂｉｔ）を１回だけ出力
し、ＡＴＡ／ＡＴＡＰＩデータレジスタ２にセットする
（ステップＳ１４）。そして読み出し側クロック（ＣＬ
Ｋ＿ＲＥＡＤ）の供給を停止する（ステップＳ１５）。
続くホストコンピュータの読み出し要求に対しては、リ
ードコントロール部３はＡＴＡ／ＡＴＡＰＩデータレジ
スタ２のセットに必要なセットイネーブル（ＳＥＴ＿Ｅ
Ｎ）信号を出力せず、ＡＴＡ／ＡＴＡＰＩデータレジス
タ２にはエリア６から最初に読み出された１ワード（１
６ｂｉｔ）が保持されたままである。
【００２０】ホストコンピュータが対象エリアの容量分
に対するＡＴＡ／ＡＴＡＰＩデータレジスタ２の読み出
し動作を実施し終わると（ステップＳ１６）、ＦＩＦＯ
コントロール部８では読み出し側クロック（ＣＬＫ＿Ｒ
ＥＡＤ）の供給を再開する（ステップＳ１７）。もし、
対象エリア６内のデータがすべて同じであるとは判定さ
れなかった場合は、ＦＩＦＯメモリ５は対象エリア６の
先頭の１ワード（１６ｂｉｔ）を出力し、ＡＴＡ／ＡＴ
ＡＰＩデータレジスタ２にセットする（ステップＳ１
８）。そして続くホストコンピュータの読み出し要求に
対しては（ステップＳ１９）、毎回１ワード分インクリ
メントさせたリードアドレスからデータを出力し、ＡＴ
Ａ／ＡＴＡＰＩデータレジスタ２にセットしていく（ス
テップＳ２０）。そして、エリア６のデータがすべて出
力されるまで（ステップＳ２１）データを出力し続け
る。
に対するＡＴＡ／ＡＴＡＰＩデータレジスタ２の読み出
し動作を実施し終わると（ステップＳ１６）、ＦＩＦＯ
コントロール部８では読み出し側クロック（ＣＬＫ＿Ｒ
ＥＡＤ）の供給を再開する（ステップＳ１７）。もし、
対象エリア６内のデータがすべて同じであるとは判定さ
れなかった場合は、ＦＩＦＯメモリ５は対象エリア６の
先頭の１ワード（１６ｂｉｔ）を出力し、ＡＴＡ／ＡＴ
ＡＰＩデータレジスタ２にセットする（ステップＳ１
８）。そして続くホストコンピュータの読み出し要求に
対しては（ステップＳ１９）、毎回１ワード分インクリ
メントさせたリードアドレスからデータを出力し、ＡＴ
Ａ／ＡＴＡＰＩデータレジスタ２にセットしていく（ス
テップＳ２０）。そして、エリア６のデータがすべて出
力されるまで（ステップＳ２１）データを出力し続け
る。
【００２１】さて、ホストコンピュータが対象エリアの
容量分に対するＡＴＡ／ＡＴＡＰＩデータレジスタ２の
読み出し動作を完了すると、続くホストコンピュータの
読み出し要求に対しては、次のエリア６のデータを出力
していく訳だが、出力開始に当たり、上で説明した制御
フローに従い、出力処理を続ける。
容量分に対するＡＴＡ／ＡＴＡＰＩデータレジスタ２の
読み出し動作を完了すると、続くホストコンピュータの
読み出し要求に対しては、次のエリア６のデータを出力
していく訳だが、出力開始に当たり、上で説明した制御
フローに従い、出力処理を続ける。
【００２２】ＦＩＦＯメモリ５はリングメモリとして使
い、データの書き込みは、エリアＡ、エリアＢ、エリア
Ｃ、エリアＤと進み、またエリアＡに戻る。以前にエリ
アＡに書き込んだデータの読み出しがすべて終わってか
ら、新たにエリアＡへの書き込みを開始することは言う
までもない。すなわち、ライトアドレスがリードアドレ
スを追い越したり、リードアドレスがライトアドレスを
追い越したりすることが起こらないようにＦＩＦＯコン
トロール部８で制御される。
い、データの書き込みは、エリアＡ、エリアＢ、エリア
Ｃ、エリアＤと進み、またエリアＡに戻る。以前にエリ
アＡに書き込んだデータの読み出しがすべて終わってか
ら、新たにエリアＡへの書き込みを開始することは言う
までもない。すなわち、ライトアドレスがリードアドレ
スを追い越したり、リードアドレスがライトアドレスを
追い越したりすることが起こらないようにＦＩＦＯコン
トロール部８で制御される。
【００２３】以上説明したように、第１実施形態によれ
ば、ディスクから同一データが連続して再生されＦＩＦ
Ｏメモリ５内のあるエリア６にすべて等しいデータが格
納されている場合には、そのエリア６のデータが読み出
されるまで、ＦＩＦＯメモリ５への読み出し側クロック
の供給を停止することができ、消費電力を換えたＡＴＡ
／ＡＴＡＰＩデータ転送制御装置を実現できる。
ば、ディスクから同一データが連続して再生されＦＩＦ
Ｏメモリ５内のあるエリア６にすべて等しいデータが格
納されている場合には、そのエリア６のデータが読み出
されるまで、ＦＩＦＯメモリ５への読み出し側クロック
の供給を停止することができ、消費電力を換えたＡＴＡ
／ＡＴＡＰＩデータ転送制御装置を実現できる。
【００２４】＜第２実施形態＞以下、図３を参照しなが
ら、本発明の第２実施形態について説明する。図３は、
本発明のデータ転送制御装置の第２実施形態を示すブロ
ック図である。第２実施形態は、第１実施形態のエリア
レジスタ９に対し、各エリア６に対し書き込みが終わっ
ているかどうかの判定結果を保持するための書き込み完
了レジスタ１１を追加するとともに、エリア内データ一
致検出部７からエリア６にデータをすべて書き込み完了
する毎に、エリア６に対応した書き込み完了レジスタ１
１に対し、書き込み完了を示す「１」をセットする機能
を追加したものである。尚、書き込み完了レジスタ１１
は読み出しが終わると「０」に戻されるものとする。
ら、本発明の第２実施形態について説明する。図３は、
本発明のデータ転送制御装置の第２実施形態を示すブロ
ック図である。第２実施形態は、第１実施形態のエリア
レジスタ９に対し、各エリア６に対し書き込みが終わっ
ているかどうかの判定結果を保持するための書き込み完
了レジスタ１１を追加するとともに、エリア内データ一
致検出部７からエリア６にデータをすべて書き込み完了
する毎に、エリア６に対応した書き込み完了レジスタ１
１に対し、書き込み完了を示す「１」をセットする機能
を追加したものである。尚、書き込み完了レジスタ１１
は読み出しが終わると「０」に戻されるものとする。
【００２５】ホストコンピュータがＡＴＡ／ＡＴＡＰＩ
データレジスタ２の読み出し動作を実施する際の本実施
形態の制御フローについて図４を用いて説明する。ホス
トが読み出しを開始し、対象エリア６の読み出し要求が
あると（ステップＳ３１）、ＦＩＦＯコントロール部８
では書き込み完了レジスタ１１を読みに行き（ステップ
Ｓ３２）書き込みが完了しているエリア６に対応するエ
リアレジスタ９を読みに行く（ステップＳ３３）。ここ
で連続したエリア６の全データが同じかどうか判定し
（ステップＳ３４）、もし、連続したいくつかのエリア
６のデータがすべて同じであると判断された場合は、Ｆ
ＩＦＯメモリ５は連続した最初のエリア６の先頭アドレ
スから１ワード（１６ｂｉｔ）を１回だけ出力し、ＡＴ
Ａ／ＡＴＡＰＩデータレジスタ２にセットする（ステッ
プＳ３５）。
データレジスタ２の読み出し動作を実施する際の本実施
形態の制御フローについて図４を用いて説明する。ホス
トが読み出しを開始し、対象エリア６の読み出し要求が
あると（ステップＳ３１）、ＦＩＦＯコントロール部８
では書き込み完了レジスタ１１を読みに行き（ステップ
Ｓ３２）書き込みが完了しているエリア６に対応するエ
リアレジスタ９を読みに行く（ステップＳ３３）。ここ
で連続したエリア６の全データが同じかどうか判定し
（ステップＳ３４）、もし、連続したいくつかのエリア
６のデータがすべて同じであると判断された場合は、Ｆ
ＩＦＯメモリ５は連続した最初のエリア６の先頭アドレ
スから１ワード（１６ｂｉｔ）を１回だけ出力し、ＡＴ
Ａ／ＡＴＡＰＩデータレジスタ２にセットする（ステッ
プＳ３５）。
【００２６】そして読み出し側のクロック（ＣＬＫ＿Ｒ
ＥＡＤ）の供給を停止する（ステップＳ３６）。ここ
で、例としてエリアＡからエリアＤのデータが全て同じ
であると判定された場合を考える。最初の読み出し要求
に続くホストコンピュータの読み出し要求に対しては、
リードコントロール部はＡＴＡ／ＡＴＡＰＩデータレジ
スタのセットに必要なセットイネーブル（ＳＥＴ＿Ｅ
Ｎ）信号を出力せず、ＡＴＡ／ＡＴＡＰＩデータレジス
タにはエリアＡから最初に読み出された１ワード（１６
ｂｉｔ）が保持されたままである。そしてホストコンピ
ュータがエリアＡからエリアＤまでの全容量分に対する
ＡＴＡ／ＡＴＡＰＩデータレジスタの読み出し動作を実
施し終わるまで、この状態のままである。ホストコンピ
ュータがエリアＡからエリアＤまでのデータを全て読み
出したら（ステップＳ３７）、ＦＩＦＯコントロール部
ではＦＩＦＯの読み出し側のクロック（ＣＬＫ＿ＲＥＡ
Ｄ）の供給を再開し（ステップＳ３８）、次のエリアの
読み出し動作に入る。もしも、ステップＳ３４で連続し
たいくつかのエリアのデータがすべて同じであるとは判
定されなかった場合は、第１実施形態で説明した制御フ
ロー（図２）と同じ処理を行う。
ＥＡＤ）の供給を停止する（ステップＳ３６）。ここ
で、例としてエリアＡからエリアＤのデータが全て同じ
であると判定された場合を考える。最初の読み出し要求
に続くホストコンピュータの読み出し要求に対しては、
リードコントロール部はＡＴＡ／ＡＴＡＰＩデータレジ
スタのセットに必要なセットイネーブル（ＳＥＴ＿Ｅ
Ｎ）信号を出力せず、ＡＴＡ／ＡＴＡＰＩデータレジス
タにはエリアＡから最初に読み出された１ワード（１６
ｂｉｔ）が保持されたままである。そしてホストコンピ
ュータがエリアＡからエリアＤまでの全容量分に対する
ＡＴＡ／ＡＴＡＰＩデータレジスタの読み出し動作を実
施し終わるまで、この状態のままである。ホストコンピ
ュータがエリアＡからエリアＤまでのデータを全て読み
出したら（ステップＳ３７）、ＦＩＦＯコントロール部
ではＦＩＦＯの読み出し側のクロック（ＣＬＫ＿ＲＥＡ
Ｄ）の供給を再開し（ステップＳ３８）、次のエリアの
読み出し動作に入る。もしも、ステップＳ３４で連続し
たいくつかのエリアのデータがすべて同じであるとは判
定されなかった場合は、第１実施形態で説明した制御フ
ロー（図２）と同じ処理を行う。
【００２７】以上説明したように、本発明の第２実施形
態によれば、ディスクから同一データが連続して再生さ
れ、ＦＩＦＯ内のいくつか連続したエリアにすべて等し
いデータが格納されている場合には、その連続したエリ
アのデータが読み出されるまで、読み出し側クロック
（ＣＬＫ＿ＲＥＡＤ）の供給を停止することができ、第
１実施形態の形態よりもさらに消費電力を抑えたＡＴＡ
／ＡＴＡＰＩデータ転送制御装置を実現できる。
態によれば、ディスクから同一データが連続して再生さ
れ、ＦＩＦＯ内のいくつか連続したエリアにすべて等し
いデータが格納されている場合には、その連続したエリ
アのデータが読み出されるまで、読み出し側クロック
（ＣＬＫ＿ＲＥＡＤ）の供給を停止することができ、第
１実施形態の形態よりもさらに消費電力を抑えたＡＴＡ
／ＡＴＡＰＩデータ転送制御装置を実現できる。
【００２８】＜第３実施形態＞以下、図５を参照しなが
ら、本発明の第３実施形態について説明する。図５は、
本発明のデータ転送制御装置の第３実施形態を示すブロ
ック図である。第３実施形態は、第１又は第２実施形態
のＡＴＡ／ＡＴＡＰＩインターフェースＦＩＦＯ制御機
能に、ホストコンピュータへのＡＴＡ／ＡＴＡＰＩ制御
信号コントロール部１２を付け加えたものである。
ら、本発明の第３実施形態について説明する。図５は、
本発明のデータ転送制御装置の第３実施形態を示すブロ
ック図である。第３実施形態は、第１又は第２実施形態
のＡＴＡ／ＡＴＡＰＩインターフェースＦＩＦＯ制御機
能に、ホストコンピュータへのＡＴＡ／ＡＴＡＰＩ制御
信号コントロール部１２を付け加えたものである。
【００２９】さて、ホストコンピュータがＡＴＡ／ＡＴ
ＡＰＩデータレジスタ２の読み出し動作を実施する際、
第１実施形態の制御フロー又は第２本実施形態の制御フ
ローに従い対象エリアのデータがすべて同じであると判
断された場合には、ＦＩＦＯメモリ５は対象エリアの先
頭アドレスから１ワードだけ出力し、ＡＴＡ／ＡＴＡＰ
Ｉデータレジスタにセットし、読み出し側のクロック
（ＣＬＫ＿ＲＥＡＤ）の供給を停止する。続くホストコ
ンピュータの読み出し要求に対しては、リードコントロ
ール部はＡＴＡ／ＡＴＡＰＩデータレジスタのセットに
必要なセットイネーブル（ＳＥＴ＿ＥＮ）信号の出力を
停止すると共に、ＡＴＡ／ＡＴＡＰＩ制御信号コントロ
ール部１２ではホストコンピュータに対するウエイト信
号を出力しないようにする。
ＡＰＩデータレジスタ２の読み出し動作を実施する際、
第１実施形態の制御フロー又は第２本実施形態の制御フ
ローに従い対象エリアのデータがすべて同じであると判
断された場合には、ＦＩＦＯメモリ５は対象エリアの先
頭アドレスから１ワードだけ出力し、ＡＴＡ／ＡＴＡＰ
Ｉデータレジスタにセットし、読み出し側のクロック
（ＣＬＫ＿ＲＥＡＤ）の供給を停止する。続くホストコ
ンピュータの読み出し要求に対しては、リードコントロ
ール部はＡＴＡ／ＡＴＡＰＩデータレジスタのセットに
必要なセットイネーブル（ＳＥＴ＿ＥＮ）信号の出力を
停止すると共に、ＡＴＡ／ＡＴＡＰＩ制御信号コントロ
ール部１２ではホストコンピュータに対するウエイト信
号を出力しないようにする。
【００３０】例えば、ＰＩＯ転送モードでは、デバイス
側のデータ転送準備ができていない場合、ホストコンピ
ュータのＡＴＡ／ＡＴＡＰＩデータレジスタアクセスの
転送サイクルを伸ばすため、ＩＯＲＤＹをネゲートしウ
エイト信号として使っているが、本実施形態のＡＴＡ／
ＡＴＡＰＩインターフェースでは、対象エリアのデータ
容量分の読み出し要求に対してはＩＯＲＤＹをネゲート
しない。
側のデータ転送準備ができていない場合、ホストコンピ
ュータのＡＴＡ／ＡＴＡＰＩデータレジスタアクセスの
転送サイクルを伸ばすため、ＩＯＲＤＹをネゲートしウ
エイト信号として使っているが、本実施形態のＡＴＡ／
ＡＴＡＰＩインターフェースでは、対象エリアのデータ
容量分の読み出し要求に対してはＩＯＲＤＹをネゲート
しない。
【００３１】また、マルチワードＤＭＡ転送モードで
は、ＤＭＡＲＱとＤＭＡＣＫ＃信号でハンドシェイクを
取り、読み出しが行われている。転送中にデバイスがホ
ストコンピュータに対しウエイトを要求したいときは、
ＤＭＡＲＱをネゲートしウエイト信号として使っている
が、本実施形態のＡＴＡ／ＡＴＡＰＩインターフェース
では、対象エリアのデータ容量分の読み出し要求に対し
てはＤＭＡＲＱをネゲートしない。
は、ＤＭＡＲＱとＤＭＡＣＫ＃信号でハンドシェイクを
取り、読み出しが行われている。転送中にデバイスがホ
ストコンピュータに対しウエイトを要求したいときは、
ＤＭＡＲＱをネゲートしウエイト信号として使っている
が、本実施形態のＡＴＡ／ＡＴＡＰＩインターフェース
では、対象エリアのデータ容量分の読み出し要求に対し
てはＤＭＡＲＱをネゲートしない。
【００３２】以上説明したように、本発明の第３実施形
態によれば、ディスクから同一データが連続して再生さ
れ、ＦＩＦＯ内のいくつか連続したエリアにすべて等し
いデータが格納されている場合には、その連続したエリ
アのデータが読み出されるまで、ＡＴＡ／ＡＴＡＰＩ制
御信号コントロール部１２でウエイト信号を出力しない
ようにするため、ホスト側で読み出し処理を待たせる必
要がないので、読み出しの高速化が実現できる。
態によれば、ディスクから同一データが連続して再生さ
れ、ＦＩＦＯ内のいくつか連続したエリアにすべて等し
いデータが格納されている場合には、その連続したエリ
アのデータが読み出されるまで、ＡＴＡ／ＡＴＡＰＩ制
御信号コントロール部１２でウエイト信号を出力しない
ようにするため、ホスト側で読み出し処理を待たせる必
要がないので、読み出しの高速化が実現できる。
【００３３】＜第４実施形態＞以下、図６を参照しなが
ら、本発明の第４実施形態について説明する。図６は、
本発明のデータ転送制御装置の第４実施形態を示すブロ
ック図である。第４実施形態は、第１又は第２実施形態
で説明したＡＴＡ／ＡＴＡＰＩインターフェースＦＩＦ
Ｏ制御機能に、内部データバスの制御信号コントロール
部１３を付け加えたものである。
ら、本発明の第４実施形態について説明する。図６は、
本発明のデータ転送制御装置の第４実施形態を示すブロ
ック図である。第４実施形態は、第１又は第２実施形態
で説明したＡＴＡ／ＡＴＡＰＩインターフェースＦＩＦ
Ｏ制御機能に、内部データバスの制御信号コントロール
部１３を付け加えたものである。
【００３４】ホストコンピュータがＡＴＡ／ＡＴＡＰＩ
データレジスタ２の読み出し動作を実施する際、第１実
施形態の制御フロー又は第２実施形態の制御フローに従
い対象エリアのデータがすべて同じであると判断された
場合には、ＦＩＦＯメモリ５は対象エリアの先頭アドレ
スから１ワードだけ出力し、ＡＴＡ／ＡＴＡＰＩデータ
レジスタにセットし、ＦＩＦＯの読み出し側のクロック
（ＣＬＫ＿ＲＥＡＤ）供給を停止する。
データレジスタ２の読み出し動作を実施する際、第１実
施形態の制御フロー又は第２実施形態の制御フローに従
い対象エリアのデータがすべて同じであると判断された
場合には、ＦＩＦＯメモリ５は対象エリアの先頭アドレ
スから１ワードだけ出力し、ＡＴＡ／ＡＴＡＰＩデータ
レジスタにセットし、ＦＩＦＯの読み出し側のクロック
（ＣＬＫ＿ＲＥＡＤ）供給を停止する。
【００３５】ＦＩＦＯが当該エリアの先頭の１ワード
（１６ｂｉｔ）を出力し、ＡＴＡ／ＡＴＡＰＩデータレ
ジスタの値を更新した後は、当該エリアのデータは必要
無くなるので、内部データバス制御信号コントロール部
では当該エリアが空き（書き込み可能）領域であると見
なし、内部バッファコントロール部ヘ書き込み要求を出
し、新規データの書き込みを進める。こうすることで、
今までは当該エリアの読み出しが終了するまで、書き込
みを待たされていたような場合でも、早期の書き込みが
実現できる。
（１６ｂｉｔ）を出力し、ＡＴＡ／ＡＴＡＰＩデータレ
ジスタの値を更新した後は、当該エリアのデータは必要
無くなるので、内部データバス制御信号コントロール部
では当該エリアが空き（書き込み可能）領域であると見
なし、内部バッファコントロール部ヘ書き込み要求を出
し、新規データの書き込みを進める。こうすることで、
今までは当該エリアの読み出しが終了するまで、書き込
みを待たされていたような場合でも、早期の書き込みが
実現できる。
【００３６】以上に説明した通り、当該エリアに書き込
まれたデータがすべて同じである場合、内部データバス
コントロール部を持つことで、ＦＩＦＯへの書き込み処
理を待たせる必要がないので、データ転送の高速化が見
込まれる。
まれたデータがすべて同じである場合、内部データバス
コントロール部を持つことで、ＦＩＦＯへの書き込み処
理を待たせる必要がないので、データ転送の高速化が見
込まれる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯメモリに格納するために転送されたデータが手
前のデータと同一かを検出し、さらに一つのエリアに同
一データが格納されたかを検出し、エリア内のデータが
すべて同一であると検出された場合、該エリアからレジ
スタへのデータの出力は１ワード分のみ行い、残りのエ
リア内のデータ出力動作を停止し、そうでない場合、ホ
ストコンピュータの読み出し要求に従い、エリア内のデ
ータを連続して出力するので、記憶媒体である例えばデ
ィスクから同一データが連続して再生される場合、ＦＩ
ＦＯメモリからの出力動作回数を大幅に削減することが
でき、消費電力を抑えることができる。
ＦＩＦＯメモリに格納するために転送されたデータが手
前のデータと同一かを検出し、さらに一つのエリアに同
一データが格納されたかを検出し、エリア内のデータが
すべて同一であると検出された場合、該エリアからレジ
スタへのデータの出力は１ワード分のみ行い、残りのエ
リア内のデータ出力動作を停止し、そうでない場合、ホ
ストコンピュータの読み出し要求に従い、エリア内のデ
ータを連続して出力するので、記憶媒体である例えばデ
ィスクから同一データが連続して再生される場合、ＦＩ
ＦＯメモリからの出力動作回数を大幅に削減することが
でき、消費電力を抑えることができる。
【００３８】また、本発明によれば、ホストコンピュー
タがエリアの読み出し要求を行った際に、データの格納
が完了している複数のエリア内のデータが連続してすべ
て同一である場合、これらエリアからレジスタへのデー
タの出力は、１ワード分のみ行い、残りはデータ出力動
作を停止するので、ＦＩＦＯメモリからの出力動作回数
を大幅に削減することができ、消費電力を抑えることが
できる。
タがエリアの読み出し要求を行った際に、データの格納
が完了している複数のエリア内のデータが連続してすべ
て同一である場合、これらエリアからレジスタへのデー
タの出力は、１ワード分のみ行い、残りはデータ出力動
作を停止するので、ＦＩＦＯメモリからの出力動作回数
を大幅に削減することができ、消費電力を抑えることが
できる。
【００３９】また、本発明によれば、レジスタへのデー
タの出力は１ワード分のみ行い、その後のホストコンピ
ュータの読み出し要求に対し、データがすべて同一であ
ると検出されたエリア内のデータ出力動作を停止する時
は、ホストコンピュータの読み出し要求に対しウエイト
信号を出力しないので、ホストコンピュータはＦＩＦＯ
メモリからのデータ出力速度に依存することなくレジス
タの読み出し動作を実施することが可能となり、データ
転送の高速化を実現できる。
タの出力は１ワード分のみ行い、その後のホストコンピ
ュータの読み出し要求に対し、データがすべて同一であ
ると検出されたエリア内のデータ出力動作を停止する時
は、ホストコンピュータの読み出し要求に対しウエイト
信号を出力しないので、ホストコンピュータはＦＩＦＯ
メモリからのデータ出力速度に依存することなくレジス
タの読み出し動作を実施することが可能となり、データ
転送の高速化を実現できる。
【００４０】本発明によれば、前記読み出し制御手段に
より同一データにおける１ワード分が出力された場合、
データがすべて同一であると検出されたエリアに対し
て、データの書き込み動作を許可するので、新規データ
の書き込みを進めることが可能となり、ＦＩＦＯメモリ
への書き込み処理を待たせる必要がないので、データ転
送の高速化を実現できる。
より同一データにおける１ワード分が出力された場合、
データがすべて同一であると検出されたエリアに対し
て、データの書き込み動作を許可するので、新規データ
の書き込みを進めることが可能となり、ＦＩＦＯメモリ
への書き込み処理を待たせる必要がないので、データ転
送の高速化を実現できる。
【図面の簡単な説明】
【図１】本発明のＦＩＦＯメモリのデータ転送制御装置
の第１実施形態を示すブロック図である。
の第１実施形態を示すブロック図である。
【図２】第１実施形態の動作例を示すフローチャートで
ある。
ある。
【図３】本発明のＦＩＦＯメモリのデータ転送制御装置
の第２実施形態を示すブロック図である。
の第２実施形態を示すブロック図である。
【図４】第２実施形態の動作例を示すフローチャートで
ある。
ある。
【図５】本発明のＦＩＦＯメモリのデータ転送制御装置
の第３実施形態を示すブロック図である。
の第３実施形態を示すブロック図である。
【図６】本発明のＦＩＦＯメモリのデータ転送制御装置
の第４実施形態を示すブロック図である。
の第４実施形態を示すブロック図である。
【図７】従来のデータ転送制御装置を示すブロック図で
ある。
ある。
１ ホストデータバス
２ ＡＴＡ／ＡＴＡＰＩデータレジスタ
３ リードコントロール部
４ ライトコントロール部
５ ＦＩＦＯメモリ
６ エリア
７ エリア内データ一致検出部
８ ＦＩＦＯコントロール部
９ エリアレジスタ
１０ 内部データバス
１１ 書き込み完了レジスタ
１２ ＡＴＡ／ＡＴＡＰＩ制御信号コントロール部
１３ 内部データバス制御信号コントロール部
Claims (4)
- 【請求項１】 データをＦＩＦＯメモリの複数のエリア
に順に格納し、ホストコンピュータからの要求に従い格
納されたデータを読み出し、レジスタにセットし、この
レジスタを介してホストコンピュータへのデータ転送を
行うＦＩＦＯメモリのデータ転送制御装置において、 ＦＩＦＯメモリに格納するために転送されたデータが手
前のデータと同一かを検出し、さらに一つのエリアに同
一データが格納されたかを検出するデータ一致検出手段
と、 エリア内のデータがすべて同一であると検出された場
合、該エリアからレジスタへのデータの出力は１ワード
分のみ行い、残りのエリア内のデータ出力動作を停止
し、そうでない場合、ホストコンピュータの読み出し要
求に従い、エリア内のデータを連続して出力する読み出
し制御手段とを備えたことを特徴とするＦＩＦＯメモリ
のデータ転送制御装置。 - 【請求項２】 どのエリアまで同一データが格納された
かを確認するデータ一致エリア確認手段を備え、 前記読み出し制御手段は、ホストコンピュータがエリア
の読み出し要求を行った際に、データの格納が完了して
いる複数のエリア内のデータが連続してすべて同一であ
る場合、これらエリアからレジスタへのデータの出力
は、１ワード分のみ行い、残りはデータ出力動作を停止
することを特徴とする請求項１記載のＦＩＦＯメモリの
データ転送制御装置。 - 【請求項３】 レジスタへのデータの出力は１ワード分
のみ行い、その後のホストコンピュータの読み出し要求
に対し、データがすべて同一であると検出されたエリア
内のデータ出力動作を停止する時は、ホストコンピュー
タの読み出し要求に対しウエイト信号を出力しない信号
制御手段を備えたことを特徴とする請求項１又は２記載
のＦＩＦＯメモリのデータ転送制御装置。 - 【請求項４】 前記読み出し制御手段により同一データ
における１ワード分が出力された場合、データがすべて
同一であると検出されたエリアに対して、データの書き
込み動作を許可する手段を備えたことを特徴する請求項
１、２又は３記載のＦＩＦＯメモリのデータ転送制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223177A JP2003036145A (ja) | 2001-07-24 | 2001-07-24 | Ｆｉｆｏメモリのデータ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223177A JP2003036145A (ja) | 2001-07-24 | 2001-07-24 | Ｆｉｆｏメモリのデータ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003036145A true JP2003036145A (ja) | 2003-02-07 |
Family
ID=19056552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001223177A Pending JP2003036145A (ja) | 2001-07-24 | 2001-07-24 | Ｆｉｆｏメモリのデータ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003036145A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005141696A (ja) * | 2003-11-10 | 2005-06-02 | Nec Engineering Ltd | Ｆｉｆｏメモリ制御装置及び方法 |
| US7623395B2 (en) | 2006-03-31 | 2009-11-24 | Nec Corporation | Buffer circuit and buffer control method |
| US7657687B2 (en) | 2004-10-01 | 2010-02-02 | Panasonic Corporation | Memory card controller, memory card drive device, and computer program |
| WO2013081597A1 (en) * | 2011-11-30 | 2013-06-06 | Intel Corporation | Power saving method and apparatus for first in first out (fifo) memories |
-
2001
- 2001-07-24 JP JP2001223177A patent/JP2003036145A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4511819B2 (ja) * | 2003-11-10 | 2010-07-28 | Ｎｅｃエンジニアリング株式会社 | Ｆｉｆｏメモリ制御装置及び方法 |
| US7657687B2 (en) | 2004-10-01 | 2010-02-02 | Panasonic Corporation | Memory card controller, memory card drive device, and computer program |
| US7623395B2 (en) | 2006-03-31 | 2009-11-24 | Nec Corporation | Buffer circuit and buffer control method |
| WO2013081597A1 (en) * | 2011-11-30 | 2013-06-06 | Intel Corporation | Power saving method and apparatus for first in first out (fifo) memories |
| US20140351542A1 (en) * | 2011-11-30 | 2014-11-27 | Sutirtha Deb | Power saving method and apparatus for first in first out (fifo) memories |
| US9710403B2 (en) * | 2011-11-30 | 2017-07-18 | Intel Corporation | Power saving method and apparatus for first in first out (FIFO) memories |
| DE112011105901B4 (de) | 2011-11-30 | 2018-06-07 | Intel Corporation | Verfahren und Vorrichtung zur Energieeinsparung für First In First Out (FIF0)-Speicher |
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Legal Events
| Date | Code | Title | Description |
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