CN1195134A - 存储器专用控制器件和方法 - Google Patents

Abstract

在具有一个CPU－1访问一共用存储器和第一存储器两者的存储器专用控制器件,在一访问允许标志的OFF状态,CPU－1被禁止访问共用存储器(105),而当访问允许标志ON由TCS111建立时,访问允许单元(103)的逻辑门打开允许CPU－1访问共用存储器(105)。因此,这种存储器专用控制能够实现传送一个期望要执行的程序到第一存储器的地址空间,允许省略掉第三存储器。

Description

存储器专用控制器件和方法

本发明涉及到数据处理系统中使用的存储器控制器件，尤其是涉及到数据多处理器系统中为加载初始化程序等的存储器专用控制器件和方法。

在常规的数据处理系统中，对于用在如数据记录/复制系统和数据记录媒介中，在数据记录/复制器中有许多各种各样的记录媒体媒体，例如，一种密压盘(CD)、小磁盘(MD)、数字视盘(DVD)、PD、MO等等。在操作驱动盘的过程中，例如当一种光盘在记录和复制操作中使其旋转时，现已经存在许多种控制系统，例如，盘驱动设备中用于伺服控制主轴电机的主轴电机伺服控制系统，用于当使用光盘时获得聚焦和跟踪状态的聚焦/跟踪伺服控制系统，以及纠错和数据压缩控制系统等等。

为了适应这些不同的控制系统，一种存储器专用控制器件为加载初始化程序而用在数据多处理器系统中。

下面将介绍一种用在多处理器类型的数据处理系统中作为初始化程序加载器件的常规控制器件。

图8显示的是一种常规的在数据记录/复件系统中作为多处理器系统的初始化程序加载器件的存储器专用控制器件的结构，在这里数据处理系统包括一个用于解调的数据处理、纠错等控制的第一处理器815，用于聚焦/跟踪和盘转动伺服控制的第二处理器816以及还包括一个通过数据总线内部连接的共用存储器器件805。

第一处理器815包括一个第一微处理器801(以后称作“CPU-1”)、一个第一RMA存储器器件802、一个类型不同于第一存储器的第三ROM存储器器件803、一个总线控制单元804、接口807及直接存储器存取(DMA)910，在这儿CPU-1可以访问共用存储器器件805和等一存储器器件802。CPU-1还可以访问具有一个预先加载的特殊程序的第三存储器器件803。该DMA910与一主计算机内连接。

第二处理器816包括一个第二微处理器806(以后称作“CPU-2”)和一个第二ROM存储器器件808，在这儿CPU-2能够访问共用存储器器件805和第二存储器器件808。CPU-2连接到由一个伺服微型计算机构成可兼容各种盘或类似媒体的媒体检测部件817，以致使CPU-2检测加载到媒体检测部分817上的盘等记录媒体的类型。

在第一处理器815中提供的总控制单元804用一种在共用存储器805和CPU-1之间与共用存储器805和CPU-2之间的时分方法控制总线数据传输。在第一处理器815中提供的接口807交互控制CPU-1和CPU-2的存取操作。

在第二处理器816中提供的第二存储器808包括一个第一程序传输处理单元809(以后称作“1St PTC”)、一个传输完成设置单元811(以后称作“TCS”)、一个第二程序传输处理单元812(以后称作“2nd PTC”)、和一个处理程序存储部分814(以后称为“PPS”)。1st PTC809将第二存储器808中的程序传送到共用存储器805而存储第一传输程序。当第一传输程序被执行并完成时，换句话讲，当将第二存储器器件808中的程序传送到共用存储器805后，TCS 811在传输完成变量810(以后称为“TCV”)上建立一个传输完成指示值。TCV810指示从第二存储器到共用存储器的数据传输是否完成。2ndPTC812为在共用存储器805与第一存储器802之间传输程序而存储器第二传输程序。PPS814为CPU-1存储处理程序P1，P2…，其中程序P1，P2...分别对应于被加载的记录媒体。

类似地，共用存储器器件805还配备有2nd PTC812’、PPS814’和TCV810’，它们分别对应于在第二存储器808中的2nd PTC812、PPS814和TVC810。

第三存储器803配备有一个用于监视从第二存储器到共用存储器之间的程序传输是否完成的并具有一个控制处理程序的传输完成控制处理单元813(以后称为“TCM”)，并具有如TCV810的时分方法。当传输完成指示值如“1”由TCS811建立在TCV810内时，TCM813检测到对共用存储器上的程序传输已完成。然后，第二传输程序执行启动，它已被传输到共用存储器805上的2nd PTC812’，于是共用存储器的程序就被传送到第一存储器802。因此，该作为CPU—1现存于共用存储器805的PPS814’中的处理程序被传送到第一存储器802的PPS814”而后作为CPU-1的处理程序在第一存储器802中开始执行。

图9显示在常规结构中总线控制单元804和CPU-1、CPU-2以及各存储器之间的详细内部连接。

在这个图9所示的结构中，当CPU-1 801访问DRAM共用存储器805时，CPU-1通过信号线BR1发送一个总线请求信号到控制单元900。响应该请求信号，控制单元900通过信号线BG1发送总线释放信号到CPU-1。依据总线释放信号的传送，地址总线901，905和数据总线902，906都开放允许CPU-1传送数据到DRAM805，即允许数据的读/写。因此，CPU-1通过总线控制单元804访问DRAM805用提取程序方式在DRAM805中执行程序。

当CPU-2为了从第二存储器808传送处理程序而访问DRAM805时，CPU-2通过信号线BR2发送一总线请求信号到控制单元900。响应该请求信号，控制单元900通过信号线BG2发送一个总线释放信号给CPU-2。因此，CPU-2通过总线控制单元804从第二存储器908传送数据到DRAM805。

类似地，DMA通过信号线BR3发送一DMA请求信号给控制单元900。响应该信号，控制单元900通过信号线BG3发送总线释放信号给DMA。因此，DMA通过总线控制单元804传送数据到DRAM05

对于无论任何一种总线请求信号出现在信号线BR1、BR2和BR3上，相应的总线释放信号采用时分的方法通过切换地址和数据总线被发送到CPU-1、CPU-2或DMA中任何一个。

当信号线BR1和BR2上的总线请求信号同时从CPU-1和CPU-2发送到控制单元900时，该单元900交替地切换信号线BG1和BG2的输出。因此，从CPU-1到DRAM805的访问和从CPU-2到DRAM805的数据传输用时分的方法交替地执行。

我们应该注意到，这种描述是基于在数据处理系统初始状态中该常规结构具有如图11所示的分配各处理执行程序结构。

更详细地，第二存储器808配备有初始状态时存储在1stPTC 809、TCS 811、2nd PTC 812、PPS814和TCV810中的程序而同时第三存储器803配备有TCM813，而第一存储器802和共用存储器805不存在在系统的初始化状态下先前存储的程序。

下面将参照图10至13描述上述常规存储器专用控制器件的工作。

在图10的流程图中，系统是在步骤S101复位开始启动程序，然后步骤S102和S106的处理同时并行开始。

在步骤S102中，CPU-2 806访问第二存储器808以致在第二存储器808中的程序可以执行。然后，在步骤S103中，2nd PTC812和PPS814中程序的从第二存储器808传送到共用存储器805。

接下来在步骤S104，判断PPS814的程序到共用存储器传输是否完成，当检测到完成时，TCS811于步骤S105在共用存储器805的TCV810’上建立一个传输完成指示值即“1”，表示从第二存储器到共用存储器的数据传输已完成。

同时，在步骤S106，CPU-1 801访问第三存储器803以使预先存在第三存储器中的程序被执行。

在步骤S107，第三存储器803中的TCM813检测从第二存储器到共用存储器的程序传输是否完成，参照共用存储器805中的TCV810’，用TCM813的检测操作是重复地执行直到传输完成指示值即“1”在TCV810’中建立。当传输完成指示标志由TCS811在TCV810’中建立时，在存储器中的处理程序分配如图12所示。

图12中所示的这一阶段，在步骤S108开始执行已经传送到共到存储器805的第二传输程序。因此，对于现在出现在共用存储器805的PPS814’中的CPU-1的执行处理程序被传送到第一存储器802，分配这些程序的安排如图13所示。

在这个阶段，2nd PTC812或812’中的第二传输程序具有写在其上的分配给共用存储器上的首地址的固定值，而且还具有先前写在第一存储器器件上的实际程序上的分配给目标首地址的固定值，以及对应于其地址和长度从共用存储器805被传输到第一存储器802的程序数据量。应该注意到这里的“OX....”描述的是十六进制数字。

接下来，当由CPU-1执行处理的程序从共用存储器805传输到第一存储器完成时，在步骤S109根据对应于被加载在媒体检测部分817的记录媒体的类型的检测程序开始执行出现在第一存储器上的CPU-1的执行处理程序。

如上所述，在常规的存储器控制器结构中，必须提供一个与第一RAM存储器类型不同的第三ROM存储器。

而且，当出现在共用存储器的程序被传送到第一存储器时，必须预先确定该程序的大小、在传输之前存储该程序的共用存储器的地址以及传输后分配该程序的第一存储器地址。

本发明已有的开发目的是为了实际地解决上述缺点。此外，本发明的基本目标是提供一种在数据处理系统中使用的存储器专用控制器件和方法的改进。

为了达到上述目标，根据本发明，一种在数据处理系统中使用具有多个由数据总线内连接的微处理器的存储器专用控制器件，包括：

一个用于存储将要执行的数据处理程序的基本存储器；

一个共用存储器，它能够被所述多个微处理器共同访问，用于暂时地存储将传输到所述基本存储器的数据处理程序；

一个为了从共用存储器到基本存储器通过数据总线传输数据的处理程序，能够访问共用存储器和基本存储器的基本微处理器；和

一个包括用于允许基本微处理器访问共用存储器从而控制总线上数据传输的访问允许单元的总线控制器。

访问允许单元采用一种参照访问ON标志的时分的方法控制总线上的数据传输。

存储器专用控制器还包括一个与第二存储器一起用于初始存储数据处理程序和其它命令程序的第二微处理器，其中第二微处理器能够访问共用存储器和第二存储器。

第二存储器配备有一个用于执行从第二存储器到共用存储器程序传输的第一传输程序的第一程序传输处理单元。

第二存储器还配备有传输完成设置单元，并且当从第二存储器到共用存储器的程序传输完成时，传输完成设置单元就在接口的寄存器上建立数据传输完成的ON标志指示，从而打开访问允许单元的门电路允许基本微处理器通过总线控制单元访问共用存储器。

再有，依据本发明的另一方面，一种为数据处理系统中总线上数据传输的存储器专用控制方法包括以下步骤：

暂时地存储一个要传送到一基本存储器的数据处理程序在一共用存储器中；

允许基本微处理器访问共用存储器从而控制总线上的数据传输；

通过总线从共用存储器到基本存储器传送该数据处理程序；和

存储要在基本存储器上执行的该数据处理程序。

在这种方法中，当传输完成标志ON被建立时，该方法还包括获得要被传输到基本存储器的程序大小、用于执行该程序的存在程序上的共用存储器首地址和基本存储器的首地址的步骤。在此，基于获得程序的大小，用于存储程序的共用存储器的首地址和用于执行程序的基本存储器首地址，对应于程序大小的程序数据数据量就被从共用存储器的首地址传输到第一存储器的首地址。

所以，依据本发明的这一方面，其本微处理器在访问允许标志OFF状态期间被禁止访问共用存储器，即访问允许单元门在这种状态下是处于关断状态。当访问允许标志ON由传输完成设置单元建立时，访问允许单元的门打开从而允许基本微处理器访问共用存储器。因此，存储器专用控制在没有提供如常规数据处理系统中的第三存储器情况下，能够实现传输所期望的要处理的程序到只能由基本微处理器访问的基本存储器的地址空间。

本发明这样和那样的目的及特点将会从结合所提实施例的下述描述并参照附图变得很清楚，附图包括：

图1是依据本发明的一存储器专用控制器件的结构框图；

图2是本发明的总线控制单元的内部连接关系框图；

图3是描述本发明工作的流程图；

图4是在本发明中使用的程序段表；

图5显示本发明在初始状态时处理程序的分配；

图6显示本发明的传输到共用存储器之后状态的处理程序的分配；

图7显示本发明的传输到第一存储器状态后的处理程序的分配；

图8是一常规存储器专用控制器件的结构框图；

图9是一图8中总线控制单元的内部连接关系框图；

图10是描述常规结构工作的流程图；

图11为显示常规结构的在初始状态处理程序的分配；

图12是显示常规结构的在传输到共用存储器状态后处理程序的分配；以及

图13是显示常规结构的在传输到第一存储器状态后处理程序的分配。

在着手描述之前，应该注意到，因为所提实施例的基本结构与常规的是相同的，所有附图中用相同参考编号表示相类似的一些部件。

下面，一个依据本发明的存储器专用控制器件的所提实施例参照图1至图7进行描述。

图1显示一个在多微处理器系统(例如，数据记录/复制系统或类似数据处理系统)中作为初始化程序加载器件的存储器专用控制器件的结构。该多微处理器系统包括一个用于象解调、纠错等控制的数据处理的第一处理器115，一个作为聚焦/跟踪即盘转动伺服控制的第二处理器116，并且还包括一个通过数据总线内部连接工作的共用存储器105。

第一处理器115包括一个第一微处理器101(以后称为“CPU—1”)、一个RAM类型的第一存储器102、一个总线控制单元104，DMA210及还包括一个接口107，其中该CPU-1能够访问共用存储器105和第一存储器102。PMA210进一步与主计算机连接用于控制整个系统。

第二处理器116包括一个第二微处理器106(以后称为“CPU-2”)和一个ROM类型的第二存储器108，其中CPU-2能够访问共用存储器105和第二存储器108。CPU-2与媒体检测部分117连接，该部分由能兼容各种类型数据记录媒体盘或同类媒体的伺服微型计算机组成以致使它能检测出加载到媒体检测部分117上的如盘媒体的记录媒体类型。

在第一处理器115中提供的总线控制单元104包括一个由一个与门组成的访问允许单元103。该与门103常态是关断的，即关闭以防止CPU-1在初始状态访问共用存储器105。总线控制单元104用一种时分方法来控制总线上的数据传输从而在共同用存储器105与CPU-1之间以及在共用存储器105与CPU-2之间选择任何一个数据传输。在第一处理器115中提供的接口107有一个用来建立访问ON标志的寄储器，从而共同地控制CPU-1和CPU-2的访问。

第二处理器116的第二存储器108包括一个第一存储器部分108A和一个第二存储器部分108B。第一存储器部分108A配备有一个第一程序传输处理单元109(以后称作“1stPTC”)和一个传输完成设置单元111(以后称作“TCS”)。第二存储器部分108B配备有一个第二程序传输处理单元112(以后称作“2nd PTC”)、一个处理程序存储部件114(以后称作“PPS”)和一程序段表查寻部件113(以后称作OTS)及一程序段表110。该程序段表包含用于多个数据处理程序信息集合，在这儿每个信息集合都有对应于具有特定长度的每个程序的一组地址信息。

1st PTC109具有用于执行从第二存储器108的第二存储器部分108B到共用存储器105的传输程序的第一传输程序。当该第一传输程序被执行并且从第二存储器108到共用存储器105的程序传输完成时，TCS111在接口107的寄存器建立一个数据传输完成的ON标志指示，从而打开访问允许单元103的逻辑门允许CPU-1通过总线控制单元104访问共存储器105。

因此，由TCS111建立的标志表示是否完成了从第二存储器到共用存储器的程序传输。OTS113有一个程序在CPU-1通过检测建立的ON标志在被允许访问共用存储器时，去寻找程序段表110上合适的一程序。

2nd PTC112存储一个2nd传输程序用于执行从共用存储器105到第一存储器102的程序传输。PPS114存储各种要由CPU-1在第一存储器上选择地执行的处理程序P1，P2....，这些程序P1，P2....分别对应于在媒体检测部件117中加载的可兼容的记录媒体的类型。

共用存储器105类似地配备有一个2nd PTC112’、PPS114’和OTS113’，它们分别对应于第二存储器108提供的2nd PTC112、PPS114和OTS113。

在共用存储器105上，OTS113’暂时地存储查找程序段表的程序，这个查找操作是在通过检测ON标志的建立在CPU-1被允许访问共用存储器时被执行。2nd PTC112’存储已经从第二存储器108的2nd PTC112传送来用于执行共用存储器105上的程序到第一存储器102的程序传输的第二传输程序。PPS114’暂时存储已经从第二存储器108的PPS114传输来将要选择地由CPU-1在第一存储器102上执行的处理程序P1，P2....。

类似地，第一存储器102配备有一个PPS114’，它存储从共用存储器105的PPS114’传送来从而参照加载媒体的类型选择地执行的处理程序P1，P2。

当传输完成指示标志ON由TCS111建立在寄存器上时，就判断共用存储器上的程序传输完成并打开逻辑门103允许CPO-1访问共用存储器105。然后，第二传输程序开始执行(该命令已经从第二存储器108传送到共用存储器105的2nd 112’上)从而共用存储器的程序被传送到第一存储器102。因此，对于CPU-1来说选择一个现存在共用存储器105的PPS114’中的处理程序P1，P2…中之一传送到第一存储器102的PPS114″然后电其启动执行。

图2显示一个在本发明实施例的结构中总线控制部分104和CPU-1、CPU-2以及各种存储器之间详细的内部连接关系，这类似于常规结构，除了提供与门的访问允许单元103外。

在图2所示的这种结构中，当CPU-1访问DRAM的共用存储器105时，CPU-1通过信号线BR1发送一个总线请求信号给控制单元200。响应该信号，控制单元200通过一信号线BG1经由与门103发送一总线释放信号回CPU-1。与门103有两个输入信号，即与控制单元200相连的第一信号线A1和与CPU-2的接口107中的寄存器209相连的第二信号线A2，并且当两个信号一起产生和输入到与门时，该与门在信号线BG1产生总线释放信号加到CPU-1。当来自寄存储器209的第二输入信号A2处于关断状态，信号线BG1的总线释放信号也是处于对CPU-1的关断状态。

当CPU-2访问DRAM105为了传输来自第二存储器108的程序时，CPU-2通过信号线BR2发送一总线请求信号给控制单200。响应该请求信号，控制单元200通过信号线BG2发送一总线释放信号回CPU-2。因此，CPU-2通过总线控制单元104从第二存储器108向DRAM105传输数据。

类似地，DMA210经过一信号线BR3发送一DMA请求信号到控制单元200。响应此信号，控制单元200经过信号线BG3发送一总线释放信号到DMA210。因此，DMA通过总线控制单元104传输数据到DRAM105。

与此同时，当由CPU-2传输到DRAM105的数据完成时，数据传输完成的ON标志指示被写在接口107的寄存器209，而来自寄存器209的第二输入信号A2打开。以外，信号线BG1上的总线释放信号经过与门103被发到CPU-1。

基于信号线BG1上总线释放信号的传送，地址总线201，205和数据总线202，206都开放允许CPU-1去传输数据到DRAM105，也即允许在DRAM105上的数据的读/写。因此，CPU-1经过总线控制单元104访问DRAM105去用提取的程序在DRAM105上执行这些程序。

我们应该注意到，这种描述是基于在数据处理系统初始状态中器件结构具有如图1和图5所示的各处理执行程序的存储器存储分配的情况。更详细地，如图5所示，第二存储器108配备有在初始状态存储在1st PTC109、TCS711、2nd PTC112、PPS114和OTS113以及程序段表110内的处理程序，而第一存储器102和共用存储器105在系统初始状态时没有预先存储任何程序。

在这一阶段，第二存储器108有它的从0000 0000分配的地址号，共用存储器105有它的从80000000分配的地址号而第一存储器102有它的从40000000分配的地址号。

下面参照图1至图7描述上述存储器专用控制器的工作。

在图3的流程图中，系统在步骤S31初始复位去启动系统程序，然后步骤S32和S36的处理同时如下所述被并行启动。在这一阶段，程序的存储器存储分配处于如图5所示的状态。

在步骤32，CPU-2 106访问第二存储器108去激活1st PTC109从而开始执行存在第二存储器108中的这些程序。然后，在步骤33，存储器在2nd PTC112的程序、存储在OTS113的程序的PPS114的程序从第二存储器108被传送到共用存储器105的相应部分。在这个阶段，程序的存储器存储分配处于如图6所示的状态。

接下来，在步骤S34，由TCS111判断第二存储器108的程序到共用存储器105的传输是否完成，当判断结果是Yes即检测到传输完成，TCS111在步骤S35接口107的寄存器上建立ON标志(它是传输完成的指示)，它表示从第二存储器到共用存储器的数据传输完成。因此，门103根据建立的ON标志开启从而允许CPU-1访问共用存储器105。当在步骤S34判断结果是NO时，处理返回到步骤S33重复执行。

同时，在步骤S36，判断访问允许标志ON是否建立，当判断是Yes时，访问允许单元103的逻辑门在步骤S37打开从而允许CPU-1访问共用存储器105。当在步骤S36判断是NO时，CPU-1保持正常的访问禁止状态并且重复执行步骤S36的过程。

在ON标志建立之后，CPU-1通过总线控制单元104在步骤S38激活OTS113’去执行在程序段表110上的查寻。因此，在步骤S39，OTS113’获得要传送到第一存储器102的程序长度，用于存储程序的共用存储器的首地址和为执行程序的第一存储器的首地址。在这一阶段，当如一个程序P1被检测到在如图4所示的各类记录媒体之中时，所获信息具有要被传送程序的长度0×40，共用存储器地址0×80000054和第一存储器地址0×40000008。

下一步，在步骤S40，CPU-1激发2nd PTC112’去启动执行已经从第二存储器传送到共用存储器105上的PPS114’的第二传输程序，所以，对于CPU-1当前出现在共用存储器105的PPS114’中的执行处理的程序被传送到第一存储器102。在这个阶段，根据要传输到第一存储器102的程序的长度，用于存储程序的共用存储器上的首地址和用于执行程序的第一存储器上的首地址，对应于程序长度该程序的数据量从共用存储器105的首地址传送到第一存储器102的首地址，在存储器存储部分中的程序分配如图7所示。

接下来，在步骤41，当由CPU-1执行处理的程序从共用存储器105到第一存储器102的传送完成时，CPU-1激活第一存储器102的PPS114’去根据检测到的对应于加载到媒体检测部分117中的记录媒体的程序启动出现在第一存储器由CPU-1执行处理的程序。

如上所述，依据本发明的存储器专用控制器件中，在访问允许标志的OFF状态期间CPU-1被禁止访问共用存储器105，即，访问允许单元103的逻辑门状态是关闭的。当访问允许标志ON由TCS111建立时，访问允许单元103的逻辑门打开允许CPU-1访问共用存储器105。因此，该存储器专用控制能够实现传输要处理的期望程序到只能由CPU-1访问的第一存储器的地址空间，而不用提供如在常规数据处理系统中揭示的第三存储器单元。

虽然本发明已参照附图对所提实施例进行了全面的描述，但大家应注意到对于那些技术上精通的人作各种变化和修改是明显的。这些变化和修改被认为是包括在附加权利要求的本发明的范围内。

Claims (19)

1、一个用在数据处理系统中具有一组由数据总线内部连接的多个微处理器的存储器专用控制器件，其特征在于，包括：

一个用于存储要被执行的数据处理程序的基本存储器(102)：

一个共用存储器(105)，它可以被所述多个微处理器共同访问，用于暂时存储要传送到所述基本存储器(102)的数据处理程序；

一个为了经过数据总线从共用存储器传输数据处理程序到基本存储器的并能访问共用存储器(105)和基本存储器(102)两者的基本处理器(101)；和

一个包含有用于允许基本微处理器(101)访问共用存储器(105)去控制总线上的数据传输的访问允许单元(103)的总线控制单元(104)。

2、根据权利要求1所述的存储器专用控制器件，其特征在于所述访问允许单元(103)包括一个正常时关断以禁止基本微处理器(101)访问共用存储器(105)的与门。

3、根据权利要求1所述的存储器专用控制器件，其特征在于所述访问允许单元(103)根据访问ON标志采用时分的方法控制总线上的数据传输。

4、根据权利要求3所述的存储器专用控制器件，其特征在于还包含一个具有用来存储访问ON标志的寄存器(209)的接口(107)。

5、根据权利要求1所述的存储器专用控制器件，其特征在于还包括一个与一个第二存储器(108)一起用于初始地存储器数据处理程序和其它处理程序的第二微处理器(106)，该第二微处理器能够访问共用存储器(105)和第二存储器(108)。

6、根据权利要求5所述的存储器专用控制器件，其特征在于所述第二存储器(108)配备有一个为了执行第二存储器(108)到共用存储器(105)的程序传输而具有一第一传输程序的第一程序传输处理单元(109)。

7、根据权利要求4所述的存储器专用控制器件，其特征在于所述第二存储器(108)配备有一个传输完成设置单元(111)，并且当第二存储器(108)到共用存储器(105)的程序传输完成时，接下来传输完成设置单元(111)在接口(107)的寄存器上建立表示数据传输完成的ON标志指示，从而打开访问允许单元(103)的逻辑门以允许基本微处理器(101)通过总线控制单元(104)访问共用存储器(105)。

8、根据权利要求7所述的存储器专用控制器件，其特征在于所述第二存储器(108)配备有一个伴有程序段表(110)的程序段表查找单元(113)，这是用于当基本微处理器(101)通过检测所述传输完成设置单元(111)建立的ON标志被允许访问共用存储器时寻找位于程序段表(110)上的程序之一。

9、根据权利要求5所述的存储器专用控制器件，其特征在于所述第二存储器(108)配备有一个用于执行共用存储器(105)到基本存储器(102)的数据处理程序的传输而具有一个第二程序传输的第二程序传输处理单元(112)。

10、根据权利要求5所述的存储器专用控制器件，其特征在于所述第二存储器(108)配备有一个用于存储多个要在第一存储器(102)上由基本微处理器(101)选择地执行的数据处理程序(P1，P2....)的处理程序存储器部件(114)。

11、根据权利要求8所述的存储器专用控制器件，其特征在于所述共用存储器(105)存储从第二存储器(108)的查寻单元(113)传送来的查寻程序段表(110)的程序，这查寻操作是在基本微处理器(101)通过检测ON标志的建立被允许访问共用存储器(105)时被执行的。

12、根据权利要求8所述的存储器专用控制器件，其特征在于所述共用存储器(105)存储从第二存储器(108)的第二程序传送处理部分(112)传送来用于执行共用存储器(105)到第一存储器(102)的数据处理程序传输的第二传输程序。

13、根据权利要求10所述的存储器专用控制器件，其特征在于所述共用存储器(105)暂时存储由第二存储器(108)的处理程序存储单元(114)传送来要被选择地在第一存储器(102)上执行的数据处理程序(P1，P2…)。

14、根据权利要求7所述的存储器专用控制器件，其特征在于当传输完成指示ON由传输完成设置单元(111)在寄存器(209)上建立时，与门(103)被打开允许基本微处理器(101)访问共用存储器(105)，从而存储在共用存储器(105)上的处理程序(P1，P2…)之一被选择传送到第一存储器(102)，然后由基本微处理器(101)启动执行。

15、根据权利要求8所述的存储器专用控制器件，其特征在于当传输完成指示ON标志由传输完成设置单元(111)建立时，程序段表查寻部件(113’)获得要被传送到基本存储器(102)的一程序的长度、存储程序的共用存储器上的首地址和执行该程序的基本存储器上的首地址，在此，根据获得的程序长度、存储程序的共用存储器上的首地址和执行该程序的基本存储器上的首地址，对应该长度的程序数据量从共用存储器(105)的首地址传送到基本存储器(102)的首地址。

16、一种在数据处理系统中用于总线上数据传输的存储器专用控制方法，其特征在于包括下面步骤；

暂时在一共用存储器中存储一个要传输到基本存储器的数据处理程序；

允许基本微处理器(101)访问共用存储器以控制总线上的数据传输；

经过总传送数据处理程序从共用存储器到基本存储器；和

在基本存储器中存储要执行的数据处理程序。

17、根据权利要求16所述的存储器专用控制方法，其特征在于用于控制总线上数据传输而允许基本微处理器访问共用存储器的步骤是用一种参照访问ON标志的时分方法执行的。

18、根据权利要求16所述的存储器专用控制方法，其特征在于暂时存储一个要传输到基本存储器的数据处理程序到共用存储器中的步骤之后，所述方法还包括建立表示数据传输完成的ON标志指示去打开访问允许单元(103)的逻辑门从而允许基本微处理器(101)经过一个总线控制单元(104)访问共用存储器(105)的步骤。

19、根据权利要求16所述的存储器专用控制方法，其特征在于当传输完成指示ON标志建立时，所述方法还包括获得一个要传送到基本存储器的程序的长度、存储程序的共用存储器的首地址和执行该程序的基本存储器首地址的步骤，在此，基于获得程序的长度、存储程序的共用存储器的首地址和执行该程序的基本存储器首地址，对应该长度的程序数据量从共用存储器的首地址传送到第一存储器的首地址。

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