KR100274944B1 - 박막작성장치 - Google Patents

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쥰로 사카이
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니시히라 순지
아네르바 가부시키가이샤
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Abstract

처리챔버 내의 노출부위 상에서의 박막의 퇴적을 억제하고 양질의 박막을 높은 생산성으로 선택성장처리할 수 있도록 한다.
처리챔버(1) 내에서 히터(4)에 의해서 가열된 기판(9)에 디실란가스가 도입되고, 열CVD에 의해서 기판(9)의 실리콘표면에만 실리콘막이 퇴적된다. 기판(9)으로부터의 복사열을 반사시켜 되돌리도록 처리챔버(1) 내에 설치된 열반사판(6)은, 실리콘제이고 표면에 실리콘산화막(61)이 형성되어 있다, 실리콘산화막(61)의 표면에는 디실란의 분해에 의해서 실리콘원자가 석출부착되지만, 각 기판(9)을 막형성처리하는 사이에 산소가스를 도입한 개질조작이 행해져, Si-Si 결합이 이루어지지 않는 고립상태의 Si 원자가 산화실리콘으로 바뀌어진다. 따라서, 열반사판(6)의 표면은 항상 선택성장의 조건이 유지되어 실리콘막의 퇴적이 억제된다.

Description

박막작성장치
본원의 발명은, 반도체 웨이퍼 기판의 표면에 박막을 작성하는 박막작성장치에 관한 것으로서, 더욱 구체적으로는, 기판 표면의 특정한 영역에만 선택적으로 박막을 성장시키는 선택성장기술에 관한 것이다.
반도체웨이퍼기판의 표면에 박막을 작성하는 것은, 각종 전자장치의 제작시에 한창 행해지고 있다. 이 중, LSI 등의 집적회로의 제조공정에서는, 기판 표면의 특정 영역에만 선택적으로 박막을 성장시키고 있다. 예컨대, 실리콘기판 상에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)의 절연막으로 배선패턴을 형성하여, 실리콘이 노출된 기판의 표면영역에만 선택적으로 실리콘막을 퇴적시키는 방법을 행하는 경우가 있다.
도 5는, 이러한 실리콘의 선택성장에 사용되는 종래의 박막작성장치의 개략적인 구성을 나타내는 정면도이다. 도 5에 도시된 박막작성장치는, 배기계(11,12)를 구비한 처리챔버(1) 및 처리챔버(1) 내에 프로세스가스를 도입하는 가스도입수단(2)을 갖는다. 처리챔버(1) 내에 기판(9)을 배치하기 위한 서셉터(susceptor; 3)와 기판(9)을 가열하는 히터(4)가 배치되어 있다.
이 도 5에 도시된 장치는 냉벽(cold wall)형의 장치이고, 처리챔버(1)의 기벽에는 도시되지 않은 수냉기구가 장착되어 있다. 처리챔버(1)의 내부 전체를 배기하는 제 1 배기계(11) 및 주로 히터(4)의 주변을 배기하는 제 2 배기계(12)가 설치되어 있다. 제 1 배기계 및 제 2 배기계(11,12)에도, 터보분자펌프를 사용한 초고진공배기시스템이 채용된다.
가스도입수단(2)은, 프로세스가스로서 디실란(Si2H6)의 실리콘수소화합물가스를 도입하도록 되어 있다.
서셉터(3)는, 처리챔버(1)의 바닥면에 고정된 대상(臺狀)의 것이고, 그 표면에 기판(9)이 놓인다. 서셉터(3)의 내부에는, 승강가능한 리프트 핀(5)이 설치되어 있다. 서셉터(3)의 표면에 마련된 구멍을 통해서 리프트 핀(5)이 승강하도록 되어있다. 기판(9)을 서셉터(3)에 놓을 때는, 리프트 핀(5)이 상승하여 서셉터(3)의 상면으로부터 돌출하여, 기판(9)이 리프트 핀(5)의 위에 놓인 후에 리프트 핀(5)이 하강한다. 이 결과, 기판(9)이 서셉터(3)의 표면에 놓이게 된다. 서셉터(3)는 실리콘, 그래파이트, SiC(탄화실리콘) 등의 재료로 형성되어 있고, 열전도성이 양호하게 기판(9)과 접촉하도록 되어 있다.
히터(4)는, 서셉터(3)의 내부에 배치되어 있다. 히터(4)는, 주로 복사가열에 의해서 기판(9)을 가열하는 것이 채용된다. 구체적으로는, 통전(通電)에 의해 발열하는 카본히터를 사용할 수 있다. 히터(4)로부터의 복사열은, 서셉터(3)에 전해지고, 서셉터(3)를 경유하여 기판(9)이 가열된다. 기판(9)의 온도는 도시되지 않은 열전대에 의해서 검출되어, 도시되지 않은 히터제어부에 보내지도록 되어 있다. 히터제어부는, 검출결과에 따라서 히터(4)를 부귀환제어(負歸還制御)하여, 기판(9)의 온도가 설정된 온도가 되도록 한다.
서셉터(3)는, 기판(9)을 오손하지않도록, 기판(9)과 같은 실리콘제로 되어있다. 발열한 히터(4)로부터는 흡장가스의 방출에 의하여 처리챔버(1) 내의 분위기가 오손되는 일이 없도록, 제 2 배기계(12)가 히터(4)의 주변을 배기한다.
서셉터(3)의 옆부분에도, 도시되지 않은 수냉기구가 설치되어 있다. 이것은, 서셉터(3)로부터의 열이 처리챔버(1)에 전해져 처리챔버(1)를 가열하지 않도록 하기위해서이다.
열반사판(6)은 서셉터(3)에 놓인 기판(9)의 위쪽에 위치하고, 기판(9)과 평행하게 설치되어 있다. 열반사판(6)은, 기판(9)이나 서셉터(3)로부터 방출되는 복사선을 반사하여 기판(9)에 되돌리는 것으로 기판(9)의 가열효율을 높이기위한 것이다.
열반사판(6)은, 실리콘으로 형성되어 있다. 기판(9)의 표면에 작성되는 막과 같은 재질로 열반사판(6)을 형성함으로써, 열반사판(6)에 퇴적되는 박막이 벗겨지는 것을 방지하기 위한 것이다.
후술하는 실리콘수소화합물가스의 열분해에 의해 퇴적되는 실리콘막은, 기판(9)의 표면뿐 만 아니라, 열반사판(6)에도 퇴적된다. 이 경우에, 열반사판(6)이 실리콘 이외의 완전히 다른 재료로 형성되어 있으면, 박막은 그 부착성이 불량하여, 내부응력에 의해서 용이하게 박리해 버린다. 박리한 박막은, 입자라고 불리는 괴상의 분진이 되어 처리챔버(1)의 내부를 부유한다. 이 입자가 기판(9)의 표면에 부착되면, 국소적으로 막두께가 얇아지는 결함을 발생시켜, 제품불량의 원인이 된다. 박막이 박리하지않도록, 열반사판(6)의 재료로는 작성되는 박막과 같은 실리콘이 채용된다.
다음에, 상기 구성에 관한 종래의 장치의 작동에 관해서 설명한다.
게이트 밸브(13)를 통하여 기판(9)이 처리챔버(1) 내에 반입되어, 리프트 핀(5)의 승강에 의하여 서셉터(3) 상에 놓인다. 처리챔버(1)의 내부는, 제 1 배기계 및 제 2 배기계(11,12)에 의해서 미리 10-8Torr 정도까지 배기되어 있다.
히터(4)가 미리 작동되고 있어, 서셉터(3) 상에 놓인 기판(9)은, 히터(4)로부터의 열로 가열되어, 열평형에 도달하여 일정한 고온으로 유지된다. 이 상태로 가스도입수단(2)이 작동되어, 실리콘수소화합물가스가 프로세스가스로서 처리챔버(1) 내에 도입된다. 프로세스가스는 처리챔버(1) 내에서 확산하여, 기판(9)의 표면에 도달한다. 기판(9)의 표면의 열로 인해 실리콘수소화합물가스가 분해되고, 표면에 다결정실리콘막이 퇴적된다.
이 때, 기판(9)의 표면은, 실리콘산화막 또는 실리콘질화막의 절연막으로 배선패턴이 형성되어, 기판(9)의 재료인 실리콘이 노출된 표면영역과, 실리콘산화막 또는 실리콘질화막이 노출된 표면영역이 존재하고 있다. 이 경우, 실리콘표면에서의 열분해반응속도는 실리콘산화막의 표면 또는 실리콘질화막의 표면에서의 열분해반응속도와 비교하여 극히 크다. 실리콘막은 실리콘표면에만 선택적으로 퇴적된다. 이로써 실리콘의 선택성장이 실현된다.
도 6은, 도 5에 도시된 종래의 장치를 사용하여 실리콘의 선택성장을 행한 실험의 결과를 나타낸다. 구체적으로는, 도 6은, 도 5의 장치를 사용하여, 기판(9)의 온도를 700℃로 유지함과 동시에 디실란을 6 cc/분으로 도입하면서 막이 형성되는 상황을 반사형고속전자선회절장치(Reflection High Energy Electron Diffraction; RHEED)로 관찰한 결과의 사진을 나타내고 있다. 도 6a는 프로세스가스의 도입후 30초 경과하였을 때의 상황을, 도 6b는 300초 경과하였을 때의 상황을 각각 나타내고 있다.
도 6a에 나타난 바와 같이, 가스도입개시 후 30초 경과한 상황에서는, 세로로 늘어나는 휘도가 높은 부분과, 전체에 어렴풋이 밝은 부분이 혼재하고 있다. 세로로 늘어나는 휘도가 높은 부분은, 결정격자로부터의 회절스포트를 나타내고 있고, 기판(9)의 표면에서의 실리콘결정의 존재를 나타내고 있다.
한편, 전체에 어렴풋이 밝은 부분은, 헤일로우(halo)라고 불리는 것으로서, 무질서한 결정(아몰퍼스)으로부터의 주기성을 따르지 않는 전자의 반사를 나타내고 있다. 이 경우에는, 전자가 넓은 각도에 균일하게 반사되므로, 도 6a에 나타난 것 같은 전체가 어렴풋이 밝은 상태가 된다. 헤일로우는, 기판(9)의 표면에 아몰퍼스가 존재하고 있는 것을 의미한다. 이 경우에는, 기판(9)의 표면에 패터닝된 실리콘산화막 또는 실리콘질화막의 표면이 이미 노출되어 있어, 실리콘산화막 또는 실리콘질화막의 표면에 전자가 반사되어, 도 6a에 나타난 것 같은 헤일로우가 관찰되는 것으로 판단된다.
도 6b에 나타난 바와 같이, 가스도입개시 후 300초 경과한 상황에서는, 도 6a에 나타난 것과 같은 회절 스포트와 함께, 고리모양의 회절패턴이 관찰된다. 이 고리의 회절 패턴은, 실리콘산화막 또는 실리콘질화막의 아몰퍼스표면에 다결정실리콘막이 퇴적된 징후를 나타내고 있다. 이 고리모양의 회절 패턴은, 300초 내지 330초 사이에 급격히 휘도가 증가한다. 따라서, 가스도입개시 후 330초정도의 시간이 경과하면, 다결정실리콘막은 실리콘표면 뿐만 아니라 실리콘산화막표면 또는 실리콘질화막표면까지 완전히 덮는다고 판단된다.
도 7은, 도 6과 같이, 도 5에 도시된 종래의 장치를 사용하여 실리콘의 선택성장을 행한 실험 결과를 나타낸다. 구체적으로, 도 7은, 도 5의 장치를 사용하여, 도 6과 같이 기판(9)의 온도를 700℃로 유지함과 동시에 디실란을 6 cc/분으로 도입하면서 막이 형성된 상태를 주사형전자현미경(Scanning Electron Microscope; SEM)으로 관찰한 결과의 사진을 나타내고 있다. 도 7a는, 프로세스가스의 도입개시 후 60초 경과한 후에 기판(9)을 처리챔버(1)로부터 집어내어 관찰한 결과를, 도 7b는 도입개시 후 330초 경과한 후에 기판(9)을 처리챔버(1)로부터 집어내어 관찰한 결과를 각각 나타내고 있다.
도 7a에 나타난 바와 같이, 가스도입개시 후 60초 경과한 상태에서는, 실리콘표면에서 두께가 70 nm정도인 퇴적물이 관찰된다. 이것은, 실리콘표면에 퇴적된 다결정실리콘막이다. 또, 실리콘산화막표면에서는, 퇴적물은 관찰되지 않는다. 또한, 도 7b에 나타난 바와 같이, 가스개시도입 후 330초 경과한 상태에서는, 실리콘산화막표면에 다결정실리콘막이 많이 퇴적되고 있다는 것을 알 수 있다.
상기 결과로부터 알 수 있듯이, 상기 조건에 의한 실리콘의 선택성장에서는, 60초경과시에는 실리콘의 선택성장이 지속되고 있고, 300초를 경과하면, 선택성장의 조건이 무너지기 시작하여, 실리콘산화막표면에도 실리콘다결정막이 퇴적되어 버린다. 이 원인은, 반응속도가 실리콘표면에 비하여 아주 낮다고 하더라도, 가스도입시간이 길게 되면, 누적되는 가스의 공급이 많아져, 실리콘산화막 상에서도 디실란의 분해반응이 일어나기 때문이다. 그렇다고 하더라도, 가스도입시간을 높은 정밀도로 관리하는 것으로, 실리콘표면에만 다결정실리콘막을 퇴적시킬 수 있다.
그렇지만, 상기 종래의 장치에 있어서, 처리챔버(1)의 내부에는, 기판(9)의 표면과 같이 고온으로 가열된 노출부위가 존재한다. 예컨대, 가열효율을 높이기 위해서 기판(9)에 대향시켜 설치한 열반사판(6)은 기판(9)이나 서셉터(3)로부터의 복사열을 받아 기판(9)과 같이 고온으로 가열된다. 예컨대, 기판(9)과 열반사판(6)과의 거리가 45mm정도, 압력이 10-3Torr 이하 정도이고, 기판(9)이 600℃정도로 가열되는 경우, 열반사판(6)도 265℃정도로 가열된다.
프로세스가스는 처리챔버(1) 내에서 확산하기때문에 이와 같이 고온으로 가열되는 부위의 표면에는, 기판(9)에 퇴적되는 것과 같은 박막이 퇴적된다. 처리챔버(1) 내의 피가열부위의 재질이 실리콘 이외의 것인 경우, 원리적으로는 기판(9)의 표면의 선택성장과 같은 메카니즘에 의해서 박막의 퇴적은 억제된다. 그러나, 막형성처리를 반복하는 동안에, 피가열부위로의 프로세스가스의 누적공급량은, 상기 선택성장의 조건이 무너지는 경계를 곧 넘어버려, 피가열부위로의 박막퇴적이 시작된다. 이와 같은 처리챔버(1) 내의 피가열부위에서의 박막퇴적은, 다음과 같은 두가지 문제를 야기한다.
첫번째 문제는, 박막의 퇴적에 의하여 복사선의 반사조건이 변화하여, 이 결과, 기판(9)의 가열조건이 변화하는 것이다. 예컨대, 처리챔버(1) 내에 배치되는 부재는 스테인레스강으로 형성되는 것이 많지만, 이 스테인레스강의 표면에 실리콘의 박막이 퇴적되면, 복사선의 반사율이 변화한다. 이 결과, 벽면에 반사되어 기판(9)에 되돌아가는 복사선의 양도 변화하여, 동일전력에 있어서의 가열온도의 재현성의 정밀도가 저하된다.
통상적으로는 박막의 퇴적에 의해서 반사율은 낮아지기 때문에, 히터(4)에 투입되는 전력을 증가시켜 반사율의 저하를 보상해야만 한다. 그러나, 이러한 투입전력의 제어는, 기판(9)의 온도를 높은 정밀도로 검출하여 히터(4)에 피드백하지않으면 안되고, 극히 엄밀한 제어정밀도가 요구된다.
두 번째 문제는, 퇴적되는 박막이 박리하여 입자를 발생시켜, 기판(9)의 처리 품질을 저하시키는 것이다. 처리챔버(1) 내의 피가열부위에 퇴적되는 박막은, 그 두께가 두꺼워지면, 자체중량이나 내부응력에 의하여 박리한다. 열반사판(6)은, 상기한 바와 같이 기판(9)과 같은 재질의 실리콘이기때문에 어느 정도는 박막의 박리는 억제되지만, 표면의 재질이 기판(9)과 같은 실리콘이고 기판(9)과 같이 실리콘박막이 성장하기때문에, 누적되는 퇴적량은 다른 피가열부위에 비하여 많고, 내부응력이 원인이 되어 박리하기 쉽다.
본원의 발명자는, 실리콘제 열반사판(6)에서의 실리콘막의 퇴적을 억제하기위해서 열반사판(6)의 표면을 열산화시켜 열산화막으로 피복하는 것 같이 개량하여 보았다. 표면이 실리콘산화막이면, 기판(9)의 표면에서의 선택성장과 같은 메카니즘에 의해 실리콘막의 성장이 억제된다고 생각했기 때문이다.
그렇지만, 예컨대 기판(9)의 온도가 600℃이고 디실란의 유량이 12 cc/분인 조건으로 막을 형성하면, 기껏해야 5장의 기판에 대한 막형성처리를 종료한 시점에서, 열반사판(6)의 표면에 실리콘막이 퇴적되고있는 것이 관찰되었다. 그리고, 약 4000장의 기판에 대한 막형성처리를 종료한 단계에서는, 열반사판(6)의 퇴적막이 박리하여 기판의 표면에 60개 정도의 분진입자가 부착되어 있는 것이 확인되었다. 이 결과는, 실리콘제 부재의 표면을 실리콘산화막으로 피복하였다고 해도, 누적되는 가스공급량이 선택성장의 조건을 넘어버리므로, 용이하게 실리콘막이 퇴적된다는 것을 나타내고 있다.
이러한 박막의 박리에 의한 분진입자의 발생문제를 억제하기위해서, 종래의 장치에서는, 막형성처리를 일정회수 되풀이한 후, 처리챔버(1)의 내부를 대기에 개방하여 처리챔버(1) 내의 부재를 교환하는 보수를 행하고 있다. 그 후, 처리챔버(1)의 내부를 초고진공배기하여 분진입자가 없어진 것을 확인한 후, 프로세스의 재현성을 확인하여 처리를 재개하도록 하고 있다. 이러한 보수를 위해 장치의 운전을 중단하여 재개하기까지는, 3명의 작업원이 6시간 작업하는 것이 필요하고, 총 18 인시(人時)의 노동량을 필요로한다. 이 때문에, 장치의 생산성이 현저하게 저해되는 요인이 되었다.
본원의 발명은, 이러한 과제를 해결하기위해서 이루어진 것이다. 본원의 발명은, 선택성장을 행하는 박막작성장치이고, 처리챔버 내의 노출부위 상에서의 박막의 퇴적을 억제하는 것으로, 양질의 막형성처리를 할 수 있는 생산성이 높은 박막작성장치를 제공하는 것을 목적으로 하고 있다.
도 1은 본원 발명의 실시형태에 관한 박막작성장치의 개략적인 구성을 도시하는 정면도.
도 2는 본 실시형태의 장치에서 행해지는 개질의 메카니즘을 도시한 도면으로서, 실리콘산화막으로 피복된 열반사판(6)(서셉터(3)에서도 같음)의 표면의 상태를 도시한 도면.
도 3은 본 실시형태의 장치에서 행해지는 개질의 메카니즘을 도시한 도면으로서, 산화실리콘 이외의 재료인 피가열부위의 표면의 상태를 도시한 도면.
도 4는 본 실시형태의 장치의 효과를 확인한 실험의 결과를 도시한 도면.
도 5는 실리콘의 선택성장에 사용되는 종래의 박막작성장치의 개략적인 구성을 도시한 정면도.
도 6은 도 5에 도시된 종래의 장치를 사용하여 실리콘의 선택성장을 행한 실험의 결과를 나타내는 도면.
도 7은 도 5에 도시된 종래의 장치를 사용하여 실리콘의 선택성장을 행한 실험의 결과를 나타내는 도면.
(도면의 주요부분에 대한 부호의 설명)
1: 처리챔버 2: 가스도입수단
21: 디실란가스 도입계 22: 산소가스 도입계
3: 서셉터 4: 히터
5: 리프트 핀 6: 열반사판
상기 과제를 해결하기 위해서, 본원의 청구항 1에 기재된 발명은, 제 1 재료로 이루어지는 제 1 표면영역 및 제 1 재료와는 다른 제 2 재료로 이루어지는 제 2 표면영역을 갖는 기판을 처리챔버 내에 배치함과 동시에, 이 처리챔버 내에 반응성 가스를 도입하여, 상기 제 1 표면영역과 제 2 표면영역 간의 표면반응의 차이를 이용하여 상기 제 1 표면영역에만 선택적으로 박막을 작성하는 박막작성장치이다. 상기 처리챔버 내의 노출부위의 표면이 상기 제 2 재료로 이루어지도록 개질하거나 또는 제 2 재료에 의한 경우와 같은 표면반응의 차이가 얻어지도록 개질하는 개질용 가스를 상기 처리챔버 내에 도입하는 개질용 가스도입계가 구비되어 있다.
청구항 2에 기재된 발명에서는, 상기 개질은, 상기 노출부위의 표면에 석출부착되는 제 1 재료의 원자 또는 분자를 상기 제 2 재료의 원자 또는 분자로 변화시키는 반응을 일으키도록 한다.
청구항 3에 기재된 발명에서는, 상기 표면반응은 열분해반응이고, 열분해반응속도의 차이를 이용하여 선택적으로 박막을 작성한다. 상기 노출부위는 상기 처리챔버 내에서 노출되는 피가열부위이다.
청구항 4에 기재된 발명에서는, 상기 박막은 실리콘박막이고 상기 반응성 가스는 실리콘의 수소화물의 가스이고, 상기 제 1 재료는 실리콘이고 상기 제 2 재료는 산화실리콘 또는 질화실리콘이고, 또한, 상기 개질용 가스는 산소가스 또는 질소가스이다.
청구항 5에 기재된 발명에서는, 상기 노출부위의 표면은, 미리 산화처리 또는 질화처리되어 산화막 또는 질화막으로 덮여 있다.
청구항 6에 기재된 발명에서는, 상기 기판을 상기 처리챔버 내에서 유지하는 서셉터가 설치되어 있고, 상기 노출부위의 표면은 이 서셉터의 표면이다.
(발명의 실시 형태)
이하, 본원 발명의 실시 형태에 관해서 설명한다.
도 1은, 본원발명의 실시형태에 관한 박막작성장치의 개략적인 구성을 나타내는 정면도이다. 도 1에 도시된 박막작성장치는, 배기계(11,12)를 구비한 처리챔버(1)를 갖는다. 처리챔버(1)는 그 속에 프로세스가스를 도입하는 가스도입수단(2)을 갖는다. 처리챔버(1) 내에는, 기판(9)을 배치하기 위한 서셉터(3) 및 기판(9)을 가열하는 히터(4)가 배치되어 있다.
본 실시형태의 장치에서는, 열반사판(6) 및 서셉터(3)는 표면이 산화처리되어 실리콘산화막으로 덮여져 있고 실리콘제이다. 산화처리는, 압력이 10-5Torr정도인 산소가스분위기 중에 열반사판(6) 및 서셉터(3)를 배치하여 실온정도로 최대 1분정도 방치하여 행하였다. 표면의 실리콘산화막의 층의 두께는, 대략 원자층의 두께이하이다. 원자층의 두께이하인 두께는, 본질적으로 1개 또는 2개의 산소원자와 1개의 실리콘원자에 의해 이루어지는 층의 두께이하라는 의미이다.
본 실시형태의 장치에서는, 가스도입수단(2)의 구성이 종래의 장치와 크게 다르다. 가스도입수단(2)은, 디실란가스도입계(21) 및 산소가스도입계(22)를 갖고 있다. 각각의 가스도입계(21,22)에는, 밸브(211,221)나 유량조정기(212,222)가 독립적으로 설치되어 있다.
본 실시형태의 장치의 작동에 대하여, 이하에 설명한다.
우선, 산소가스도입계(22)의 밸브(221)를 닫아, 디실란가스도입계(21)의 밸브(221)를 열어 디실란을 도입하면서, 기판(9) 상에 실리콘의 선택성장을 행한다. 높은 정밀도로 가스도입량 및 가스도입시간을 관리하면서, 일정시간 경과후에 디실란가스 도입계(21)의 밸브(211)를 닫아 가스도입을 정지시킨다.
게이트밸브(3)를 통해서 기판(9)을 처리챔버(1) 밖으로 반출한 후, 다음 기판(9)을 처리챔버(1) 내에 반입하기 전에, 이하와 같은 조작을 한다. 기판(9)을 반출하고 게이트밸브(13)를 닫아, 처리챔버(1)의 내부를 다시 배기한 후, 산소가스도입계(22)의 밸브(221)를 열어 산소가스를 도입한다. 도입된 산소가스는, 이하와 같은 메카니즘으로, 처리챔버(1) 내의 피가열부위의 표면을 개질한다.
도 2 및 도 3은, 본 실시형태의 장치로 행해지는 개질의 메카니즘을 도시한 도면이다. 도 2에는, 실리콘산화막(61)으로 피복된 열반사판(6)(서셉터(3)에서도 같음)의 표면의 상태가, 도 3에는, 산화실리콘 이외의 재료인 피가열부위의 표면 상태가 각각 시간에 따라 나타나 있다.
도 2를 사용하여 열반사판(6)의 표면의 상태에 관해서 설명한다. 프로세스가스가 도입되어 기판(9) 상에 막형성이 개시되면, 가열되는 열반사판(6)의 표면에도 디실란이 공급된다. 공급된 디실란은, 기판(9)의 실리콘표면에 비하여 훨씬 열분해반응속도가 낮다. 조금씩 디실란이 분해하여, 실리콘원자가 실리콘산화막(61)의 표면에 석출부착되기 시작한다 (도 2의 (1)). 기판(9) 상에서 막형성이 진행되는 과정에서, 열반사판(6)의 표면에서도 조금씩 천천히 디실란의 분해가 진행되어, 표면에 석출부착되는 실리콘원자의 수도 많아져간다(도 2의 (2)).
여기까지의 실리콘원자의 상태는, 실리콘산화막(61)과의 화학흡착이고, 실리콘원자끼리의 반응결합은 본질적으로 일어나고 있지 않는 것으로 생각된다. 개개의 실리콘원자는 실리콘산화막(61) 상에 각각 분산되어 단독으로 존재하고 있다. 바꿔 말하면, 기판(9)의 표면에서의 선택성장과 같은 메카니즘에 의해, 실리콘산화막(61) 상의 실리콘원자는,「막」으로서 퇴적될 정도까지 이르지는 않는다.
한 장의 기판(9)에 대한 막형성처리는, 열반사판(6)이 도 2의 (2)에 도시된 상태에 있을 때 종료된다. 그러나, 다음 기판(9)이 처리챔버(1) 내에 반입되면, 도 2의 (2)의 상태로 또 디실란이 공급된다. 혹시 개질조작을 하지 않으면, 열반사판(6)은 도 2의 (3) 및 도 2의 (4)의 상태로 되어 간다.
또 디실란의 누적공급량이 많아지면, 실리콘끼리의 반응결합이 시작된다(도 2의 (3)). 이 시점은, 디실란으로부터 분리된 실리콘원자가 이미 존재하고 있는 다른 실리콘원자와 접촉할 정도로 실리콘원자의 밀도가 높아진 시점이다. 이 시점에서, 실리콘산화막(61)표면에 석출부착되어 있는 실리콘원자의 박막으로의 성장이 시작되고, 막퇴적속도가 급격히 증가한다. 선택성장이 가능한 한도의 누적공급량을 넘어 디실란이 공급되어, 선택성장의 조건이 무너져버린다.
기판(9)의 막형성처리를 되풀이하면, 디실란의 누적공급량이 더욱 많아지고, 어느 정도의 두께를 갖는 실리콘막(62)이 나타난다(도 2의 (4)). 이 경우, 열반사판(6)의 표면은 실리콘막으로 되어있기때문에, 기판(9)에 있어서의 선택성장과 같이, 극히 높은 열분해반응속도로 디실란이 분해한다. 일단 실리콘막(62)이 퇴적되면, 단시간내에 두꺼운 박막으로 성장하게 된다. 이와 같이 퇴적되는 실리콘막(62)은, 상기한 바와 같이 복사선의 반사율을 변화시켜 기판(9)의 가열조건의 재현성을 저하시킴과 동시에, 박리에 의해서 입자를 발생시켜 기판(9)의 표면결함의 원인이 된다.
한편, 본 실시형태의 장치에서는, 도 2의 (2)에서 도 2의 (3)까지의 사이에, 상기 산소가스를 도입한 개질의 조작을 개재시킨다. 한 장의 기판(9)의 막형성처리를 종료한 후, 다음 기판(9)의 막형성처리를 개시하기 전에, 산소가스를 열반사판(6)에 공급한다.
공급된 산소가스는, 열반사판(6)의 표면에 단독으로 부착되어 있는 실리콘원자와 반응하고, 그 실리콘원자를 산화하여 산화실리콘을 형성한다(도 2의 (2-3')). 그리고, 다음 기판(9)의 막형성처리시에 또 디실란가스가 공급되지만, 열반사판(6)의 표면의 실리콘원자는 거의 모두 산화실리콘으로 변화되어있기때문에, 도 2의 (3)에 도시된 것과 같은 Si-Si 결합은 이루어지지 않는다. 이 경우는, 도 2의 (1)에 도시된 상황과 같다. 실리콘산화막(61)의 표면에서의 열분해속도와 같은 지극히 느린 속도로 디실란이 분해되어, 디실란으로부터 실리콘원자가 조금씩 천천히 석출부착되기만 한다(도 2의 (3')). 이 기판(9)의 막형성처리가 종료된 단계에서도, 열반사판(6)의 표면의 상태는, 산화실리콘분자와, 단독으로 존재하고있는 실리콘원자가 혼재하고 있는 상태이다.
또 다음 기판(9)의 처리 전에 마찬가지로 산소가스를 도입한 개질을 한다. 이 결과, 산화실리콘분자에 혼재하고있는 실리콘원자는, 도 2의 (2-3')의 경우와 같이 산소와 반응하여 산화실리콘으로 변한다. 그리고, 이 과정에서, 산화실리콘분자의 밀도가 높아 지고, 실리콘산화막(63)이 형성되어간다(도 2의 (4')).
이와 같이, 기판(9)의 막형성처리 사이에 산소가스를 도입한 개질조작을 개재시킨다. 개질조작이 실리콘산화막(61)의 표면에 부착되는 실리콘원자를 산화실리콘으로 변환시켜 실리콘산화막(63)을 형성한다. 본질적으로 열반사판(6)의 표면에 실리콘막(62)이 퇴적되지 않는다.
퇴적되는 실리콘산화막(63)은, 선택성장의 범위 내에서 느린 속도로 석출부착되는 실리콘원자를 산화하여 생기는 것이기때문에, 기판(9) 상에 막형성처리를 되풀이하는 과정에서의 퇴적속도는 매우 느리다. 게다가, 표면이 실리콘산화막(61)으로 덮여진 열반사판(6)의 위에 상기 실리콘산화막(63)이 퇴적되어 가기때문에, 박막의 부착성은 양호하고, 상당히 두꺼운 박막으로 성장할 때까지, 박막의 박리는 없다. 퇴적되는 실리콘산화막(63)때문에 열반사판(6)을 교환하지않으면 안되는 빈도는, 종래와 같이 실리콘막(62)의 퇴적때문에 교환하지않으면 안되는 빈도에 비하여 훨씬 낮다.
장치에 설치되는 열반사판(6)의 표면상태는 개질조작으로 실리콘산화막(61)의 표면에 새롭게 조금씩 실리콘산화막(63)이 퇴적되어 간다. 열반사판(6)의 표면의 상태는 본질적으로 산화실리콘인 상태에서 변화되지 않는다. 따라서, 복사선의 반사율이 변화되어 기판(9)의 가열조건의 재현성이 저하되어버리는 문제도, 본 실시형태에서는 효과적으로 해결된다.
다음에, 도 3을 사용하여, 표면이 산화실리콘 이외의 재료인 피가열부위의 상태에 대하여 설명한다. 일례로서 피가열부위의 표면이 스테인레스강인 경우에 관해서 설명한다.
상기한 바와 같이, 기판(9)의 막형성처리시에, 스테인레스강인 피가열부위의 표면에 디실란이 공급되면, 디실란의 열분해에 의해서 표면에 실리콘원자가 석출부착된다(도 3의 (1) 및 도 3의 (2)). 이 실리콘원자의 석출부착은, 실리콘표면이 아니기때문에, 마찬가지로 극히 반응속도가 느리고, 매우 느린 속도로 조금씩 석출부착되어 간다.
한 장의 기판(9)의 막형성처리를 종료한 후, 산소가스에 의한 개질 조작을 하지않고 다음 기판(9)의 막형성처리를 하면, 도 2의 (3) 및 도 2의 (4)와 같이, 스테인레스강의 표면에 Si-Si 결합이 이루어지고, 실리콘막(71)이 퇴적된다. 이 실리콘막(71)의 표면에 디실란이 공급되므로, 기판(9)의 표면에서의 선택성장과 같이 높은 속도로 실리콘막(71)이 성장해 간다. 이 실리콘막(71)은, 내부응력이나 자체중량에 의해 박리하여 분진입자를 발생시켜, 기판(9)의 표면결함의 원인이 된다.
한편, 기판(9)의 막형성처리가 종료된 후, 상기 개질조작을 하면, 스텐인레스강의 표면에 석출부착된 실리콘원자가 산소가스와 반응하여 산화실리콘으로 변화한다(도 3의 (2-3')). 이 상태에서 다음 기판(9)의 막형성처리가 개시되어, 스테인레스강의 표면에 디실란이 또 공급된다. 스테인레스강의 표면의 실리콘원자는 거의 산화실리콘분자로 바뀌어져 있으므로, 여기서도 Si-Si 결합은 이루어지지 않고, 실리콘막(71)은 퇴적되지않는다. 이 경우에는, 도 3의 (1) 및 도 3의 (2)와 같이 매우 느린 속도로 디실란이 분해되어, 실리콘원자가 조금씩 석출되어 간다(도 3의 (3')). 이 기판(9)의 막형성처리가 종료된 후에 다시 개질조작을 하면, 실리콘원자가 산화실리콘분자로 변하여, 이미 존재하고 있는 산화실리콘분자와 결합해 간다.
이와 같이 개질조작을 개재시키면서 기판(9) 상에서 막형성처리를 되풀이하면, 스테인레스강의 피가열부위의 표면에는 실리콘산화막(72)이 퇴적된다(도 3의 (4')). 그러나, 도 2의 (4')의 경우와 같이, 피가열부위에서의 실리콘산화막(72)의 퇴적은, 선택성장의 범위 내에서 느린 속도로 석출부착되는 실리콘원자를 산화하여 이루어지는 것이므로, 기판(9) 상에서 막형성처리를 되풀이하는 과정에서의 퇴적속도는 극히 느리다. 따라서, 이 피가열부위를 갖는 부재를 교환하거나 세척하지않으면 안되는 빈도는, 개질조작을 하지 않는 경우에 비하여 극히 낮아진다. 더욱이, 스테인레스강의 표면에 실리콘막(71)이 퇴적된 경우에는, 급격한 반사율의 저하를 초래하여, 기판(9)의 온도를 변화시켜버리지만, 실리콘산화막(72)의 경우, 반사율의 저하는 극히 작고, 문제의 발생은 억제된다.
이와 같이, 본 실시형태의 장치는, 가스도입수단(2)이 산소가스도입계(22)를 구비하여, 각 기판(9)을 막형성처리하는 사이에 산소가스를 도입한 개질조작을 하기때문에, 처리챔버(1) 내의 피가열부위의 표면 상에서의 막퇴적이 억제된다. 부재의 교환 등의 빈도가 비약적으로 감소되어, 장치의 생산성이 대폭 향상된다.
(실시예)
다음에, 상기 실시형태에 속하는 본원발명의 실시예에 관해서 설명한다.
상기 실시형태의 장치는, 이하의 조건으로 동작시킬 수 있다. 기판(9) 상에서의 실리콘의 선택성장의 조건으로서는, 기판(9)의 온도가 600℃, 처리챔버(1) 내의 압력이 10-4Torr, 프로세스가스로서의 디실란의 유량이 12 cc/분이다. 그리고, 이 조건으로 1분간 프로세스가스를 도입하면, 기판(9)의 실리콘표면에만 10nm정도의 두께의 다결정실리콘막을 작성할 수 있다.
개질조작의 조건으로서는, 막형성처리된 기판(9)을 처리챔버(1)로부터 반출한 후, 처리챔버(1)의 내부를 10-8Torr정도로 배기하고, 산소가스를 2 cc/분의 유량으로 도입하여, 처리챔버(1)의 내부를 10-5Torr정도의 압력으로 유지한다. 개질조작의 도중에는 히터(4)가 작동되어, 서셉터(3)나 열반사판(6)은 히터(4)로부터의 열에 의해서 가열된다. 서셉터(3)의 온도는 655℃정도, 열반사판(6)의 온도는 200 내지 300℃정도이다. 그 밖의 피가열부위도 70℃ 내지 100℃정도로 가열된다. 이러한 개질조작에 있어서, 서셉터(3)나 열반사판(6) 등의 피가열부위의 표면의 실리콘원자는 상기한 바와 같이 열산화되어 산화실리콘분자로 변한다.
도 4는, 각 기판을 막형성처리하는 사이에 개질조작을 하면서, 6500장정도의 기판을 막형성처리하였을 때의 분진입자의 수를 도시한다. 도 4의 가로축은 처리되는 기판의 수, 세로축은 각 회의 처리종료 후의 기판의 표면에 존재하고 있는 분진입자의 개수이다. 참고로, 도 4에는, 종래의 장치와 같이 개질조작을 하지 않고 막형성처리를 되풀이한 결과도 도시되어 있다.
도 4로부터 알 수 있듯이, 개질조작을 하지 않은 경우에는, 4000장의 기판의 막형성처리를 완료한 단계에서 60개정도의 분진입자가 기판의 표면에서 관찰되었다. 한편, 개질조작을 하면, 6500장의 기판의 막형성처리를 완료하더라도 여전히, 분진입자의 개수는 20개 이하로 유지된다. 이것은, 상기한 바와 같이, 개질조작에 의해서 열반사판(6) 등으로의 막퇴적이 억제된 결과이다.
다음에, 본 실시형태의 장치에 있어서의 히터에 투입되는 전력의 안정성에 관해서 설명한다. 본 실시형태의 장치에서는, 종래의 장치와 같이, 기판의 온도를 검출하여 히터(4)를 부귀환제어한다. 상기 실시예의 조건으로 기판 상에서 막형성처리를 되풀이하면서, 부귀환제어될 때의 히터(4)의 투입전력을 조사한 바, 본 실시형태의 장치에서는, 10000장의 기판을 처리하는 동안, 히터(4)에 투입되는 전력의 변동은 1% 이하로 유지되었다. 이것은, 기판의 온도의 변동도 또한 1% 이하이었다는 것을 의미한다. 이러한 결과는, 열반사판(6)이나 서셉터(3)의 표면이 항상 실리콘산화막인 상태이므로, 복사선의 반사율이 변화되지 않고, 기판의 가열조건이 장기간동안 변화되지 않고 안정되어 있기 때문에 발생된다.
상기 실시형태 및 실시예의 설명에서는, 개질조작에 사용하는 가스로서 산소가스를 채용하였지만, 질소가스를 사용하여도 같은 효과가 있다. 질소가스를 사용하는 경우, 유량은 2 cc/분정도, 압력은 10-5Torr정도인 것이 좋다. 한편, 이 경우에는, 열반사판(6)이나 서셉터(3)의 표면은 미리 질화처리되어, 실리콘질화막으로 덮여진 상태로 만든다. 그리고, 이 열반사판(6)이나 서셉터(3)의 표면에는, 실리콘실화막이 조금씩 퇴적된다.
또한, 산소가스나 질소가스 이외에도, 산화가스나 질화가스를 사용하여도 좋다. 이 경우의 「산화가스」 및 「질화가스」는, 「표면을 산화시키는 가스」 및 「표면을 질화시키는 가스」라는 의미이다. 구체적으로는, N20, NO2, NH3를 들 수 있다.
상기 실리콘의 선택성장기술은, 메모리소자의 전하축적전극의 표면 상에 선택적으로 요철상 다결정실리콘을 형성하는 HSG(Hemi Spherical Grain) 공정, MOS-FET(금속산화막전계효과 트랜지스터)의 소스, 드레인의 각 채널에 콘택트배선하기 위해 실리콘에피텍셜 성장에 의해 각종 실리콘막을 작성하는 공정에 이용할 수 있다.
상기 실리콘 외에, 게르마늄(Ge) 등의 다른 재료의 선택성장을 행하여도 좋다. 예컨대, GeH4가스를 사용한 열CVD법에 의해 Si, Ge 또는 Si1-xGex(x = 0 - 1)의 표면에만 게르마늄박막을 퇴적시키는 처리를 하는 경우, 처리하는 틈틈이 산소가스를 도입하여 마찬가지로 개질조작을 하면, 마찬가지로 입자감소 등의 효과를 얻는다.
개질조작은, 처리챔버(1) 내의 노출부위의 표면에 석출부착되는 제 1 재료의 분자를 환원하여 제 1 재료와는 다른 원자의 상태로 만들거나, 제 1 재료의 분자를 제 1 재료와는 다른 제 2의 재료의 분자로 변화시키는 반응을 행하는 경우도 있을 수 있다.
또한, 상기 실시형태의 장치는 냉벽형의 장치이지만, 처리챔버(1)의 벽면이 가열되는 열벽(hot wall)형의 장치에 대해서도, 본원 발명은 더 한층 효과적으로 적용될 수 있다. 열벽형의 장치에서는, 처리챔버(1)의 표면은 기판(9)과 같은 정도까지 가열된다. 따라서, 냉벽형의 장치에 비하여 처리챔버(1)의 벽면에는 디실란의 분해에 의해서 실리콘원자가 석출부착되기 쉽다. 이 경우에도, 상기 개질조작을 하여 실리콘원자를 산화실리콘분자로 바꿈으로써, 실리콘막의 퇴적이 억제되고, 입자의 발생이 억제된다.
또, 복수의 기판을 동시에 처리챔버(1) 내에 도입하여 막형성처리를 하는 배치(batch)처리형의 장치나, 기판(9)의 상하에 위치한 한쌍의 히터(4) 사이에 기판(9)이 배치되어 있는 장치에 대해서도, 본원발명은 마찬가지로 적용될 수 있다.
상기 설명에서는, 선택성장은 표면에서의 열분해반응속도의 차이를 이용하여 행하는 것이지만, 열분해 이외의 반응 예컨대 플라즈마에 의해 생성된 활성종의 작용에 의한 반응 등에 대해서도, 본원발명의 개념은 적용이 가능하다.
이상 설명한 대로, 본원발명에 의하면, 처리챔버 내의 노출부위의 표면 상에서의 막퇴적이 억제되기때문에, 기판의 가열조건의 재현성이 향상되어, 부재의 교환 등의 빈도가 비약적으로 감소되어 장치의 생산성이 대폭 향상된다.

Claims (6)

  1. 제 1 재료로 이루어지는 제 1 표면영역 및 제 1 재료와는 다른 제 2 재료로 이루어지는 제 2 표면영역을 갖는 기판을 처리챔버 내에 배치함과 동시에, 이 처리챔버 내에 반응성 가스를 도입하여, 상기 제 1 표면영역과 제 2 표면영역 간의 표면반응의 차이를 이용하여 상기 제 1 표면영역에만 선택적으로 박막을 작성하는 박막작성장치로서, 상기 처리챔버 내의 노출부위의 표면이 상기 제 2 재료로 이루어지도록 개질하거나 또는 제 2 재료에 의한 경우와 같은 표면반응의 차이가 얻어지도록 개질하는 개질용 가스를 상기 처리챔버 내에 도입하는 개질용 가스도입계가 구비되어 있는 특징으로 하는 박막작성장치.
  2. 제 1 항에 있어서, 상기 개질은, 상기 노출부위의 표면에 석출부착되는 제 1 재료의 원자 또는 분자를 상기 제 2 재료의 원자 또는 분자로 변화시키는 반응을 일으키는 것을 특징으로 하는 박막작성장치.
  3. 제 1 항에 있어서, 상기 표면반응은 열분해반응속도의 차이를 이용하여 선택적으로 박막을 작성하는 열분해반응이고, 상기 노출부위는 상기 처리챔버 내에서 노출되는 피가열부위인 것을 특징으로 하는 박막작성장치.
  4. 제 3 항에 있어서, 상기 박막은 실리콘박막이고 상기 반응성 가스는 실리콘의 수소화물의 가스이고, 상기 제 1 재료는 실리콘이고 상기 제 2 재료는 산화실리콘 또는 질화실리콘이고, 또한, 상기 개질용 가스는 산소가스, 질소가스, 산화가스 또는 질화가스인 것을 특징으로 하는 박막작성장치.
  5. 제 4 항에 있어서, 상기 노출부위의 표면은, 미리 산화처리 또는 질화처리되어 산화막 또는 질화막으로 덮여 있는 것을 특징으로 하는 박막작성장치.
  6. 제 1 항에 있어서, 상기 기판을 상기 처리챔버 내에서 유지하는 서셉터가 설치되어 있고, 상기 노출부위의 표면은 이 서셉터의 표면인 것을 특징으로 하는 박막작성장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3796030B2 (ja) * 1997-11-16 2006-07-12 キヤノンアネルバ株式会社 薄膜作成装置
JP4394303B2 (ja) * 2001-04-11 2010-01-06 新明和工業株式会社 真空ゲート弁
KR20020080954A (ko) * 2001-04-18 2002-10-26 주성엔지니어링(주) 냉벽 화학기상증착 방법 및 장치
KR100422199B1 (ko) * 2001-05-04 2004-03-12 주성엔지니어링(주) 반도체 소자 제조장치
US6344631B1 (en) 2001-05-11 2002-02-05 Applied Materials, Inc. Substrate support assembly and processing apparatus
US20050272271A1 (en) * 2003-02-07 2005-12-08 Tokyo Electron Limited Semiconductor processing method for processing substrate to be processed and its apparatus
JP2008294104A (ja) * 2007-05-23 2008-12-04 Hitachi Kokusai Electric Inc 基板処理装置
US8328945B2 (en) * 2010-03-12 2012-12-11 United Technologies Corporation Coating apparatus and method with indirect thermal stabilization
WO2019099103A1 (en) * 2017-11-15 2019-05-23 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
JP7325350B2 (ja) * 2020-02-03 2023-08-14 東京エレクトロン株式会社 成膜装置
TWI782441B (zh) * 2020-03-25 2022-11-01 日商國際電氣股份有限公司 基板處理裝置、基板載置台蓋及半導體裝置之製造方法
CN112968084A (zh) * 2021-02-04 2021-06-15 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4002512A (en) * 1974-09-16 1977-01-11 Western Electric Company, Inc. Method of forming silicon dioxide
US4379020A (en) * 1980-06-16 1983-04-05 Massachusetts Institute Of Technology Polycrystalline semiconductor processing
JP2861343B2 (ja) 1990-09-19 1999-02-24 日本電気株式会社 半導体装置およびその製造方法
US5366917A (en) 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JPH0719777B2 (ja) * 1990-08-10 1995-03-06 株式会社半導体プロセス研究所 半導体装置の製造方法
JP2835891B2 (ja) 1990-09-21 1998-12-14 アネルバ株式会社 薄膜作成方法
JP2983084B2 (ja) 1990-09-21 1999-11-29 アネルバ株式会社 薄膜形成方法および、この方法を用いた真空成膜装置
TW209253B (ko) 1990-09-21 1993-07-11 Nidden Aneruba Kk
JP2666572B2 (ja) 1991-01-28 1997-10-22 日本電気株式会社 多結晶シリコン膜の形成方法
JP3186077B2 (ja) 1991-03-08 2001-07-11 日本電気株式会社 多結晶シリコン膜の形成方法
JPH04345024A (ja) 1991-05-22 1992-12-01 Fujitsu Ltd 半導体装置の製造方法
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
US5231056A (en) * 1992-01-15 1993-07-27 Micron Technology, Inc. Tungsten silicide (WSix) deposition process for semiconductor manufacture
JP3332257B2 (ja) 1993-01-23 2002-10-07 日本電気株式会社 真空処理装置
JP3590416B2 (ja) 1993-11-29 2004-11-17 アネルバ株式会社 薄膜形成方法および薄膜形成装置
JP3272532B2 (ja) * 1993-12-27 2002-04-08 富士通株式会社 半導体装置の製造方法
JP3489875B2 (ja) 1994-08-09 2004-01-26 アネルバ株式会社 真空処理装置の基板加熱機構
JP3796030B2 (ja) * 1997-11-16 2006-07-12 キヤノンアネルバ株式会社 薄膜作成装置

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