KR100274370B1 - 필드실드분리트랜지스터 - Google Patents

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KR100274370B1
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시게노부 마에다
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 면적을 유효하게 이용할 수 있는 필드 실드 분리 트랜지스터를 제공한다.
컨택트 패드(51a)의 좌측 엣지(E1)는 필드 실드 게이트 전극(41)의 좌측 엣지 (F1)보다도 거리 d5만큼 우측에, 컨택트 패드(51a)의 우측 엣지(E2)는 필드 실드 게이트 전극(41)의 우측 엣지(F2)보다도 거리 d6만큼 우측에, 칸택트 패드(52a)의 좌측 엣지(E3)는 필드 실드 게이트 전극(42)의 좌측 엣지(F3)보다도 거리 d7만큼 좌측에, 컨택트 패드(52a)의 우측 엣지(E4)는 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 거리 d8만큼 좌측에, 각각 위치하고 있다. 컨택트 패드(51a)의 우측 엣지(E2)와 컨택트 패드(52a)의 좌측 엣지(E3)를 확산층(21 ∼ 23)측에 가깝게 배치할 수 있어 MOS 트랜지스터의 사이즈를 축소할 수 있다.

Description

필드 실드 분리 트랜지스터{FIELD SHIELD ISOLATED TRANSISTOR}
본 발명은 주위로부터 필드 실드(field shield) 분리된 트랜지스터에 관한 것이다.
도 18은 게이트 어레이에 대해, 종래의 필드 실드 분리 방법을 적용한 형태를 나타낸 평면도이고, 도 19는 도 18에서의 절단선 XIX-XIX에 따른 단면을 나타낸 단면도이다. 단, 도면의 번잡을 피하기 위해, 도 18에서는 후술하는 게이트 산화막(3)을 생략하여 도시하고 있다.
매립 산화층(1) 상에는 SOI 구조를 이루는 실리콘층(2)이 형성되어 있고, 실리콘층(2) 상에는 각각 산화막(61, 62)에 매립되어 둘러싸인, 한 쌍의 필드 실드 게이트 전극(41, 42)이 설치되어 있다. 필드 실드 게이트 전극(41)의 상측에는 게이트 전극(5a, 5b)이 갖는 컨택트 패드(contact pad : 51a, 51b)가, 필드 실드 게이트 전극(42)의 상측에는 게이트 전극(5a, 5b)이 갖는 컨택트 패드(52a, 52b)가 각각 설치되어 있다.
게이트 전극(5a)은 컨택트 패드(51a, 52a)를 상호 연결하는 연결부(53a)를, 게이트 전극(5b)은 컨택트 패드(51b, 52b)를 상호 연결하는 연결부(53b)를, 각각 더 구비하고 있다.
산화막(61, 62)의 엣지 중, 인접하는 엣지(S1, S2) 사이에는, 게이트 산화막(3)이 설치되어 있다. 그리고 게이트 산화막(3)의 하측의 실리콘층(2)에는, 연결부(53a, 53b)의 바로 아래를 제외하고, 드레인, 소스 중 어느 것으로서도 기능할 수 있는 확산층(21, 22, 23)이 형성되어 있다.
확산층(21, 22) 및 연결부(53a), 확산층(22, 23) 및 연결부(53b)는, 각각 MOS 트랜지스터를 형성하고 있다. 이들 MOS 트랜지스터는 필드 실드 게이트 전극(41, 42)에 소정의 전위가 공급됨으로써, 도 18에 도시된 좌우로부터의 분리가 행해진다.
게이트 어레이에 대한 종래의 필드 실드 분리에서는, 게이트 전극(5a)에 대해 말하면, 컨택트 패드(51a, 52a)가 각각 필드 실드 게이트 전극(41, 42)의 바로 윗쪽의 영역에 들어가도록 배치되어 있었다. 구체적으로는, 컨택트 패드(51a)의 좌측 엣지(E1)는 필드 실드 게이트 전극(41)의 좌측 엣지(F1)보다도 거리 d1만큼 우측에, 컨택트 패드(51a)의 우측 엣지(E2)는 필드 실드 게이트 전극(41)의 우측 엣지 (F2)보다도 거리 d2만큼 좌측에, 컨택트 패드(52a)의 좌측 엣지(E3)는 필드 실드 게이트 전극(42)의 좌측 엣지(F3)보다도 거리 d3만큼 우측에, 컨택트 패드(52a)의 우측 엣지(E4)는 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 거리 d4만큼 좌측에, 각각 위치하고 있었다. 단, 여기서 거리는 평면도에서의 좌우의 위치의 차이를 나타낸 것이다. 바꾸어 말하면, 실리콘층(2)이 연장하는 방향과는 직교한 방향, 즉 실리콘층(2)의 두께 방향에서 본 경우에서의 실리콘층(2)이 연장하는 방향에서의 거리를 나타내고 있다. 이하의 기재에 있어서도 마찬가지이다.
필드 실드 게이트 전극(41, 42)과 게이트 전극(5a, 5b)과는 서로 다른 공정에서 형성되므로, 양자간에 정렬이 필요하고, 컨택트 패드(51a, 51b, 52a, 52b)가 필드 실드 게이트 전극(41, 42) 바로 윗쪽에서 위치하도록, 상기 거리 d1 ∼ d4가 마진으로서 채용되어 있었다.
그러나, 이러한 마진의 채용은 좌우 방향에서의 길이가 많이 필요해져서, 면적을 유효하게 이용할 수 없는, 바꾸어 말하면 칩의 면적이 증대된다고 하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 마진을 변경함으로써 면적을 유효하게 이용할 수 있는 필드 실드 분리 트랜지스터를 제공하는 것을 목적으로 하고 있다.
제1 발명에 따른 것은, 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체층에 있어서, 상기 제1 방향으로 배열되어 형성된 제1 및 제2 확산층과, 상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체층 상에 설치된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 연결부와 제1 컨택트 패드를 갖고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극과, 상기 제2 방향에서 상기 제1 및 제2 확산층에 대해 제1 측에 설치된 제1 필드 실드 전극을 구비한 필드 실드 분리 트랜지스터이다. 여기서, 상기 제1 필드 실드 전극은 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 갖고, 상기 제1 컨택트 패드는 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 포함한다. 그리고 상기 제1 및 제2 방향의 어느 쪽에도 직교하는 제3 방향에서 본 경우에, 상기 제1 필드 실드 전극의 상기 제2 엣지는 상기 제1 필드 실드 전극의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝고, 상기 제1 컨택트 패드의 상기 제2 엣지는 상기 제1 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝고, 상기 제1 컨택트 패드의 상기 제2 엣지는 상기 제1 필드 실드 전극의 상기 제2 엣지보다도 상기 제1 및 제2 확산층에 가깝다.
제2 발명에 따른 것은, 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체층에 있어서, 상기 제1 방향으로 배열되어 형성된 제1 및 제2 확산층과, 상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체층 상에 설치된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 연결부와, 제1 컨택트 패드를 갖고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극과, 상기 제2 방향에서 상기 제1 및 제2 확산층에 대해 제1 측에 설치된 제1 필드 실드 전극을 구비한, 필드 실드 분리 트랜지스터이다. 여기서, 상기 제1 필드 실드 전극은 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 갖고, 상기 제1 컨택트 패드는 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 포함한다. 그리고, 상기 제1 및 제2 방향의 어느 쪽에도 직교하는 제3 방향에서 본 경우에, 상기 제1 필드 실드 전극의 상기 제2 엣지는 상기 제1 필드 실드 전극의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝고, 상기 제1 컨택트 패드의 상기 제2 엣지는 상기 제1 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝고, 상기 제1 필드 실드 전극의 상기 제1 엣지는 상기 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝다.
도 1은 본 발명의 제1 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도.
도 2는 본 발명의 제1 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 단면도.
도 3은 본 발명의 제1 실시 형태의 변형에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도.
도 4는 본 발명의 제1 실시 형태의 변형에 따른 필드 실드 분리 트랜지스터를 나타낸 단면도.
도 5는 본 발명의 제2 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도.
도 6은 본 발명의 제2 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 단면도.
도 7은 본 발명의 제2 실시 형태의 바람직한 형태를 나타낸 단면도.
도 8은 본 발명의 제2 실시 형태를 나타낸 단면도.
도 9는 본 발명의 제2 실시 형태의 바람직한 형태를 공정순으로 나타낸 단면도.
도 10은 본 발명의 제2 실시 형태의 바람직한 형태를 공정순으로 나타낸 단면도.
도 11은 본 발명의 제2 실시 형태의 바람직한 형태를 공정순으로 나타낸 단면도.
도 12는 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도.
도 13은 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도.
도 15는 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 단면도.
도 16은 측벽을 형성하는 공정을 나타낸 단면도.
도 17은 필드 실드 게이트 전극(42)이 노출된 경우의 단면도.
도 18은 종래의 필드 실드 분리를 나타낸 평면도.
도 19는 종래의 필드 실드 분리를 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 실리콘층
21, 22 : 확산층
41, 42 : 필드 실드 전극
5a ∼ 5c : 게이트 전극
51a, 52a, 51b, 52b : 컨택트 패드
53a, 53b : 연결부
61, 62, 6, 621 ∼ 623 : 산화막
67 : 산화막(62)의 외형 부분
F1 ∼ F8 : 필드 실드 전극의 엣지
E1 ∼ E8 : 컨택트 패드의 엣지
S1 ∼ S8 : 산화막의 엣지
〈제1 실시 형태〉
도 1은 본 발명의 제1 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도이고, 도 2는 도 1에서의 절단선 II-II에 따른 단면을 나타낸 단면도이다. 단, 도면의 번잡을 피하기 위해, 도 1에서는 게이트 산화막(3)을 생략하여 도시하고 있다.
도 1 및 도 2에 도시된 필드 실드 분리 트랜지스터도, 도 18 및 도 19에 도시된 구성과 마찬가지로 게이트 어레이에서 설치되어 있고, 게이트 전극(5a, 5b)과, 필드 실드 게이트 전극(41, 42)과의 수평 방향의 위치 관계만이 다르다. 본 발명에서 말하는 위치 관계는, 위치뿐만 아니라 치수도 포함하는 의미이다.
필드 실드 게이트 전극(41, 42)의 두께 t2는 500Å이고, 필드 실드 게이트 전극(41, 42)과 컨택트 패드(51a, 52a) 사이의 산화막(61, 62)의 두께 t1은 1000Å이며, 필드 실드 게이트 전극(41, 42)과 실리콘층(2) 사이의 산화막(61, 62)의 두께 t3은 200Å으로, 각각 일례로서 설정된다. 또한, 필드 실드 게이트 전극(41, 42)에 대해 측벽으로 되어 있는 부분, 예를 들면 필드 실드 게이트 전극(42)의 우측 엣지(E4)로부터, 산화막(62)의 확산층(21 ∼ 23)보다도 먼 쪽의 엣지(S8)까지의 거리 w는, 예를 들면 0. 2㎛로 설정된다.
본 실시 형태에서는, 컨택트 패드(51a, 52a)가 도 18에 도시된 형태와 비교하여 확산 영역(21 ∼ 23) 쪽으로 기울어 있다. 구체적으로는, 컨택트 패드(51a)의 좌측 엣지(E1)는 필드 실드 게이트 전극(41)의 좌측 엣지(F1)보다도 거리 d5만큼 우측에, 컨택트 패드(51a)의 우측 엣지(E2)는 필드 실드 게이트 전극(41)의 우측 엣지(F2)보다도 거리 d6만큼 우측에, 컨택트 패드(52a)의 좌측 엣지(E3)는 필드 실드 게이트 전극(42)의 좌측 엣지(F3)보다도 거리 d7만큼 좌측에, 컨택트 패드(52a)의 우측 엣지(E4)는 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 거리 d8만큼 좌측에, 각각 위치하고 있다.
이와 같이 게이트 전극(5a)과 필드 실드 게이트 전극(41, 42)과의 위치 관계를 설정함으로써, 컨택트 패드(51a)의 우측 엣지(E2)와 컨택트 패드(52a)의 좌측 엣지 (E3)를, 각각 d2+d6 및 d3+d7만큼 확산층(21 ∼ 23) 측에 가깝게 배치할 수 있다.
예를 들면, 거리 d2, d3 중 어느 것이나 0. 2㎛이고, 거리 d6, d7을 어느 것이나 0. 05㎛로 하면, 합계 0. 5㎛만큼 컨택트 패드(51a)의 우측 엣지(E2)와 컨택트 패드(52a)의 좌측 엣지(E3)와의 간격을 좁힐 수 있다. 즉, 소스와 드레인이 배열된 방향에 직교하는 방향(도 1의 좌우 방향)에 대해, 게이트 전극(5a)을 포함시킨 MOS 트랜지스터의 사이즈를 축소할 수 있다.
단, 컨택트 패드(51a)의 우측 엣지(E2)는 산화막(61)의 확산층(21)에 가까운 쪽의 엣지(S1)보다도 확산층(21)에 가깝게 설정하지 않는 것이 바람직하다. 컨택트 패드(51a)가 확산층(21)의 바로 윗쪽의 일부를 덮어 기생 용량이 증대한다고 하는 사태를 피하기 위해서이다. 마찬가지로 하여 컨택트 패드(52a)의 좌측 엣지(E3)는 산화막(62)의 확산층(21)에 가까운 쪽의 엣지(S2)보다도 확산층(21)에 가깝게 설정하지 않는 것이 바람직하다.
상기 설명은 게이트 전극(5a)에 대해 행하였지만, 게이트 전극(5b)에 대해서도 마찬가지이다. 또한, 필드 실드 분리는 SOIMOS 트랜지스터에서 이점이 많지만, 벌크 MOS 트랜지스터에 본 발명을 적용하더라도 그 효과가 얻어지는 것은 명백하다.
또한, 상기 설명에서는 본 실시 형태를 게이트 어레이에 적용한 경우를 설명하였지만 마이크로 프로세서 등과 같이 복수의 트랜지스터가 무질서하게 배치된 형태에도 적용할 수 있다. 도 3은 게이트 어레이의 형태를 채용하지 않은 필드 실드 분리 트랜지스터에, 본 실시 형태를 적용시킨 경우를 나타낸 평면도이고, 도 4는 도 3에서의 절단선 IV-IV에 따른 단면을 나타낸 단면도이다. 단, 도 1과 마찬가지로, 게이트 산화막(3) 및 산화막(6)을 생략하여 도시하고 있다. 확산층(21a, 22a) 및 연결부(53a), 확산층(21b, 22b) 및 연결부(53b), 확산층(21c, 22c) 및 연결부(53c)는 각각 MOS 트랜지스터를 형성하고 있다. 이들 MOS 트랜지스터는 필드 실드 게이트 전극(4)에 소정의 전위가 공급됨에 따라, 상호 분리된다.
게이트 전극(5a)과 마찬가지로, 게이트 전극(5b)이 갖는 컨택트 패드(51b, 52b)의 확산층(21b, 22b)에 가까운 측의 엣지(E5, E6)가 필드 실드 게이트 전극(4)의 확산층(21b, 22b)에 가까운 측의 엣지(F5, F6)보다도 확산층(21b, 22b)에 가깝고, 또한 산화막(6)의 확산층(21b, 22b)에 가까운 측의 엣지(S3, S4)보다도 확산층(21b, 22b)에 멀게 배치되어 있다. 또한, 게이트 전극(5c)이 갖는 컨택트 패드(51c, 52c)의 확산층(21c, 22c)에 가까운 측의 엣지(E7, E8)가 필드 실드 게이트 전극(4)의 확산층(21c, 22c)에 가까운 측의 엣지(F7, F8)보다도 확산층(21c, 22c)에 가깝고, 또한 산화막(6)의 확산층(21c, 22c)에 가까운 측의 엣지(S5, S6)보다도 확산층(21c, 22c)에 멀게 배치되어 있다.
상기한 바와 같은 트랜지스터의 배치에 대해서도, 소스와 드레인이 배열된 방향에 직교하는 방향에 대해, 디바이스 분리를 위한 사이즈를 축소할 수 있고, 또한 기생 용량의 증대를 회피할 수 있다.
〈제2 실시 형태〉
도 5는 본 발명의 제2 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도이고, 도 6은 도 5에서의 절단선 VI-VI에 따른 단면을 나타낸 단면도이다. 단, 도면의 번잡을 피하기 위해, 도 5에서는 게이트 산화막(3)을 생략하여 도시하고 있다.
도 5 및 도 6에 도시된 필드 실드 분리 트랜지스터도, 제1 실시 형태에 도시된 구성과 마찬가지로 게이트 어레이에서 설치되어 있고, 게이트 전극(5a, 5b)과 필드 실드 게이트 전극(41, 42)과의 수평 방향의 위치 관계만이 다르다.
본 실시 형태에서는, 컨택트 패드(51a, 52a)가 도 18에 도시된 형태와 비교하여 확산 영역(21 ∼ 23)으로부터 떨어져 있다. 구체적으로는, 컨택트 패드(51a)의 좌측 엣지(E1)는 필드 실드 게이트 전극(41)의 좌측 엣지(F1)보다도 거리 d9만큼 좌측에, 컨택트 패드(51a)의 우측 엣지(E2)는 필드 실드 게이트 전극(41)의 우측 엣지(F2)보다도 거리 d10만큼 좌측에, 컨택트 패드(52a)의 좌측 엣지(E3)는 필드 실드 게이트 전극(42)의 좌측 엣지(F3)보다도 거리 d11만큼 우측에, 컨택트 패드(52a)의 우측 엣지(E4)는 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 거리(d12)만큼 우측에, 각각 위치하고 있다.
이와 같이 게이트 전극(5a)과 필드 실드 게이트 전극(41, 42)과의 위치 관계를 설정함으로써, 필드 실드 게이트 전극(41)의 좌측 엣지(F1), 필드 실드 게이트 전극(42)의 우측 엣지(F4)를, 각각 d1+d9 및 d4+d12만큼 확산층(21 ∼ 23) 측에 가깝게 배치할 수 있는, 즉 소스와 드레인이 배열된 방향에 직교하는 방향(도 1의 좌우 방향)에 대해, 디바이스 분리를 위한 사이즈를 축소할 수 있다.
단, 컨택트 패드(51a)의 좌측 엣지(E1)는 산화막(61)의 확산층(21)으로부터 먼 쪽의 엣지(S7)보다도 확산층(21)으로부터 멀게 설정하지 않는 것이 바람직하다. 컨택트 패드(51a)가 실리콘층(2)의 일부를 덮어 기생 용량이 증대한다고 하는 사태를 피하기 때문이다. 마찬가지로 하여, 컨택트 패드(52a)의 우측 엣지(E4)는 산화막(62)의 확산층(21)으로부터 먼 쪽의 엣지(S8)보다도 확산층(21)으로부터 멀게 설정하지 않는 것이 바람직하다.
이와 같이 컨택트 패드(52a)의 우측 엣지(E4)를 설정하는 경우, 산화막(62)의 엣지(S8) 근방은 아래가 볼록[실리콘층(2)을 향해 볼록]한 것이 바람직하다.
도 7은 도 6의 엣지(E4) 근방을 확대하여 나타낸 단면도이다. 산화막(62)의 외형 중, 엣지(E4)가 존재하는 부분(67)은 실리콘층(2)을 향해 볼록하게 되어 있다.
게이트 전극(5a)을 형성하는 경우, 실리콘층(2) 및 산화막(62) 상에 도전성 재료, 예를 들면 불순물이 도핑된 폴리실리콘(50)을 전면에 퇴적한다. 그 후, 컨택트 패드(52a)의 우측 엣지(E4)가 산화막(62)의 엣지(S8)보다도 확산층(21)으로부터 근처에 위치하도록 이방성 에칭에 의해 부분(58)을 제거한다.
이 때, 산화막(62)의 외형 부분(67)이 실리콘층(2)에 대해 완만하게 경사져 있으므로, 폴리실리콘(50)의 부분(58)을 에칭하는 경우에, 엣지(E4)의 위치도 정확하게 설정할 수 있고, 또한 잔재(殘滓)가 생기기 어렵다고 하는 이점이 있다.
도 8은 도 6의 엣지(E4) 근방을 확대해 나타낸 단면도이다. 산화막(62)의 외형 중, 엣지(E4)가 존재하는 부분(67)은 실리콘층(2)을 향해 오목하게 되어 있다. 이러한 경우에는 도 7에 도시된 경우와 비교하여 엣지(E4)의 위치의 설정이 어렵고, 또한 잔재도 생기기 쉽다.
도 7에 도시된 바와 같은 산화막(62)의 외형 부분(67)을 형성하기 위한 공정을 도 9 ∼ 도 11에서 단면도를 이용하여 나타내고 있다. 실리콘층(2) 상의 전면에 산화막(621)이 설치되고, 산화막(621) 상에는 그 위에 산화막(622)이 형성된 필드 실드 게이트 전극(42)이 형성된다. 그리고, 산화막(621, 622) 상 및 산화막(622) 및 필드 실드 게이트 전극(42)의 측면에 산화막(623)이 퇴적된다(도 9).
다음에, 산화막(623)에 대해 수직 방향으로 에칭 속도가 빠른 이방성 에칭을 행하여 산화막(623)의 막 두께를 감소시킨다(도 10). 단, 산화막(622) 및 필드 실드 게이트 전극(42)의 측면에 형성된 산화막(623)은 산화막(621, 622) 상에 형성된 산화막(623)보다도 두껍기 때문에, 이방성 에칭이 된 후에도 두껍게 남아 있다.
이 후, 등방성 에칭을 행하여 산화막(621)과 산화막(621, 622) 상에 형성된 산화막(623)을 제거한다. 산화막(622) 및 필드 실드 게이트 전극(42)의 측면에 형성된 산화막(623)은 측벽(623a)으로서 남기고, 측벽(623a)의 바로 아래의 산화막(621)도 남는다. 이때, 산화막(622)의 막 두께도 어느 정도는 감소한다. 이러한 등방성 에칭에 의해, 측벽(623a)의 외형은 아래로 볼록 부분(67)을 나타내게 된다.
물론, 이방성 에칭에 의해 산화막(621)을 노출시켜도 되지만, 그 경우 아래로 볼록하게 되는 부분(67)은 엣지(S8) 측으로부터 가깝게 된다.
상기 부분(67)에 대한 기술은 물론 컨택트 패드(51a)의 좌측 엣지(E1) 및 산화막(61)의 좌측 엣지(S7)에 대해서도 적용할 수 있고, 게이트 전극(5b)에 대해서도 적용할 수 있다.
〈제3 실시 형태〉
도 12는 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도이고, 도 13은 도 12에서의 절단선 XII-XIII에 따른 단면을 나타낸 단면도이다. 단, 도면의 번잡을 피하기 위해, 도 12에서는 게이트 산화막(3)을 생략하여 도시하고 있다.
이들 도면에 도시된 바와 같이, 게이트 전극(5a)의 컨택트 패드(52a)에 대해서는 제1 실시 형태를 적용하고, 컨택트 패드(51a)에 대해서는 제2 실시 형태를 적용하는 것도 가능하다. 이와 같이 하면, 확산층(21, 22) 및 연결부(53a)가 형성하는 트랜지스터는 그 좌측에 대해서는 필드 실드 분리를 위한 영역을 삭감하고, 우측에 대해서는 게이트 전극(5a)을 포함시킨 트랜지스터 자신의 사이즈를 축소하고 있어, 어느 것이나 면적의 유효 활용이 이루어진다고 하는 효과가 있다. 물론, 게이트 전극(5b)에 대해서도 마찬가지이다.
또한, 제2 실시 형태에서 설명된 부분(67)에 대한 기술을 엣지(E3, S2)에 대해 적용하는 것도 가능하다.
〈제4 실시 형태〉
도 14는 본 발명의 제3 실시 형태에 따른 필드 실드 분리 트랜지스터를 나타낸 평면도이고, 도 15는 도 14에서의 절단선 XV-XV에 따른 단면을 나타낸 단면도이다. 단, 도면의 번잡을 피하기 위해, 도 14에서는 게이트 산화막(3)을 생략하여 도시하고 있다.
이들 도면에 도시된 바와 같이, 게이트 전극(5a)의 컨택트 패드(51a)의 우측 엣지 (E2), 컨택트 패드(52a)의 좌측 엣지(E3)에 대해서는 제1 실시 형태를 적용하고, 컨택트 패드(51a)의 좌측 엣지(E1), 컨택트 패드(52a)의 우측 엣지(E4)에 대해서는 제2 실시 형태를 적용하는 것도 가능하다.
구체적으로는, 컨택트 패드(51a)의 좌측 엣지(E1)는 필드 실드 게이트 전극(41)의 좌측 엣지(F1)보다도 거리 d13만큼 좌측에, 컨택트 패드(51a)의 우측 엣지(E2)는 필드 실드 게이트 전극(41)의 우측 엣지(F2)보다도 거리 d14만큼 우측에, 컨택트 패드(52a)의 좌측 엣지(E3)는 필드 실드 게이트 전극(42)의 좌측 엣지(F3)보다도 거리 d15만큼 좌측에, 컨택트 패드(52a)의 우측 엣지(E4)는 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 거리 d16만큼 우측에, 각각 위치한다.
이러한 위치 관계는 제1 실시 형태 및 제2 실시 형태의 효과를 초래할 뿐만 아니라, 새로운 효과도 갖게 된다. 도 16은 도 19에서 도시된 것과 마찬가지로, 컨택트 패드(52a)가 그 우측 엣지(E4)가 필드 실드 게이트 전극(42)의 우측 엣지(F4)보다도 좌측에 위치하도록 설치된 경우에서, 게이트 전극(5a)의 측벽을 형성하기 위해 산화막(7)이 설치되는 형태를 나타낸 단면도이다.
측벽은 도 18에서 도시된 연결부(53a)와 확산층(21, 22) 사이에 설치될 필요가 있지만, 부수적으로 컨택트 패드(52a)의 우측 엣지(E4)에도 생긴다. 이것은 일단 도 11에 도시된 바와 같이 산화막(7)이 전면에 형성되고, 그 후 산화막(7)을 수직 방향으로 선택성이 있는 에칭 방법으로 에칭하고, 게이트 전극(5a)의 엣지에서 두껍게 퇴적한 산화막(7)을 측벽(71)으로서 남기는 것에 기인한다.
즉, 도 16에 도시된 구조는 산화막(7)을 에칭하는 처리를 얻게 되지만, 산화막(7)과 산화막(62)이 동일 재료로 설치됨으로써, 오버 에칭하여 도 12에 도시된 바와 같이 필드 실드 게이트 전극(42)이 노출될 가능성이 있다.
그러나, 도 15에 도시된 바와 같이, 컨택트 패드(52a)가 필드 실드 게이트 전극(42)의 좌우의 엣지(F3, F4)를 덮도록 함으로써, 상기 가능성은 거의 없어진다. 더구나, 컨택트 패드(52a)가 산화막(62)에 주게 되는 스트레스는 작아져서, 트랜지스터의 누설 전류를 억제하는 것도 가능하다.
제1 발명에 따른 필드 실드 분리 트랜지스터에 의하면, 제1 컨택트 패드와 연결부와의 제2 방향에서의 거리를 단축할 수 있어, 제1 컨택트 패드도 포함시킨 MOS 트랜지스터의 사이즈를 축소할 수 있다.
제2 발명에 따른 필드 실드 분리 트랜지스터에 의하면, 제1 필드 실드 전극과 연결부와의 제2 방향에서의 거리를 단축할 수 있어, 디바이스 분리를 위한 사이즈를 축소할 수 있다.

Claims (10)

  1. 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체층에 형성되어 상기 제1 방향으로 배열된 제1 및 제2 확산층;
    상기 제1 확산층과 상기 제2 확산층과의 사이의 상기 반도체층 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 연결부와 제1 컨택트 패드를 구비하고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극; 및
    상기 제1 및 제2 확산층의 제1측에 상기 제2 방향으로 배치된 제1 필드 실드 전극
    을 포함하며,
    상기 제1 필드 실드 전극은 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 구비하고,
    상기 제1 컨택트 패드는 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 구비하며,
    상기 제1 및 제2 방향의 어느 쪽에도 직교하는 제3 방향에서 보는 경우에,
    상기 제1 필드 실드 전극의 상기 제2 엣지는 상기 제1 필드 실드 전극의 상기 제1 엣지보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제1 컨택트 패드의 상기 제2 엣지는 상기 제1 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가까우며,
    상기 제1 컨택트 패드의 제2 엣지는 상기 제1 필드 실드 전극의 상기 제2 엣지보다도 상기 제1 및 제2 확산층에 가까운 필드 실드 분리 트랜지스터.
  2. 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체층에 형성되어 상기 제1 방향으로 배열된 제1 및 제2 확산층;
    상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체층 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 연결부와 제1 컨택트 패드를 구비하고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극; 및
    상기 제1 및 제2 확산층의 제1측에 상기 제2 방향으로 배치된 제1 필드 실드 전극
    을 구비하며,
    상기 제1 필드 실드 전극은 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 포함하고,
    상기 제1 컨택트 패드는 상기 제2 방향으로 배열되는 제1 및 제2 엣지를 포함하며,
    상기 제1 및 제2 방향의 어느 쪽에도 직교하는 제3 방향에서 보는 경우에,
    상기 제1 필드 실드 전극의 상기 제2 엣지는 상기 제1 필드 실드 전극의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가깝고,
    상기 제1 컨택트 패드의 상기 제2 엣지는 상기 제1 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가까우며,
    상기 제1 필드 실드 전극의 상기 제1 엣지는 상기 컨택트 패드의 상기 제1 엣지보다도 상기 제1 및 제2 확산층에 가까운 필드 실드 분리 트랜지스터.
  3. 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체 기판에 형성되어 상기 제1 방향으로 배열된 제1 및 제2 확산층;
    상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체 기판 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 연결부와 제1 컨택트 패드를 구비하고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극; 및
    상기 제1 및 제2 확산층의 제1측에 상기 제2 방향으로 배치된 제1 절연체
    를 포함하며,
    상기 제1 절연체는 상기 제2 방향으로 배열된 제1 및 제2 쇼울더(shoulder)를 구비하고,
    상기 제1 컨택트 패드는 상기 제2 방향으로 배열된 제1 및 제2 엣지를 구비하며,
    상기 제1 절연체의 제2 쇼울더는 상기 제1 및 제2 방향 모두에 수직한 제3 방향에서 볼 때 상기 제1 절연체의 제1 쇼울더보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제1 컨택트 패드의 제2 엣지는 상기 제3 방향에서 볼 때 상기 제1 컨택트 패드의 제1 엣지보다 상기 제1 및 제2 확산층에 가까우며,
    상기 제1 컨택트 패드의 제2 엣지는 상기 제3 방향에서 볼 때 상기 제1 절연체의 제2 쇼울더보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  4. 제3항에 있어서,
    상기 제1측과 반대인 상기 제1 및 제2 확산층의 제2측에 상기 제2 방향으로 배치된 제2 절연체
    를 더 포함하며,
    상기 게이트 전극은 제2 컨택트 패드를 더 포함하고,
    상기 제2 절연체는 상기 제2 방향으로 배열된 제1 및 제2 쇼울더를 구비하고,
    상기 제2 컨택트 패드는 상기 제2 방향으로 배열된 제1 및 제2 엣지를 구비하며,
    상기 제2 절연체의 제1 쇼울더는 상기 제3 방향에서 볼 때 상기 제2 절연체의 제2 쇼울더보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제2 컨택트 패드의 제1 엣지는 상기 제3 방향에서 볼 때 상기 제2 컨택트 패드의 제2 엣지보다 상기 제1 및 제2 확산층에 가까우며,
    상기 제2 컨택트 패드의 제1 엣지는 상기 제3 방향에서 볼 때 상기 제2 절연체의 제1 쇼울더보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  5. 제3항에 있어서, 상기 제1 절연체의 제1 쇼울더는 상기 제3 방향에서 볼 때 상기 제1 컨택트 패드의 제1 엣지보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  6. 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체 기판에 형성되어 상기 제1 방향으로 배열된 제1 및 제2 확산층;
    상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체 기판 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 연결부와 제1 컨택트 패드를 구비하고, 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하는 게이트 전극; 및
    상기 제1 및 제2 확산층의 제1측에 상기 제2 방향으로 배치된 제1 절연체
    를 포함하며,
    상기 제1 절연체는 상기 제2 방향으로 배열된 제1 및 제2 쇼울더(shoulder)를 구비하고,
    상기 제1 컨택트 패드는 상기 제2 방향으로 배열된 제1 및 제2 엣지를 구비하며,
    상기 제1 절연체의 제2 쇼울더는 상기 제1 및 제2 방향 모두에 수직한 제3 방향에서 볼 때 상기 제1 절연체의 제1 쇼울더보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제1 컨택트 패드의 제2 엣지는 상기 제3 방향에서 볼 때 상기 제1 컨택트 패드의 제1 엣지보다 상기 제1 및 제2 확산층에 가까우며,
    상기 제1 절연체의 제1 쇼울더는 상기 제3 방향에서 볼 때 상기 제1 컨택트 패드의 제1 엣지보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  7. 제6항에 있어서,
    상기 제1측과 반대인 상기 제1 및 제2 확산층의 제2측에 상기 제2 방향으로 배치된 제2 절연체
    를 더 포함하며,
    상기 게이트 전극은 제2 컨택트 패드를 더 포함하고,
    상기 제2 절연체는 상기 제2 방향으로 배열된 제1 및 제2 쇼울더를 구비하고,
    상기 제2 컨택트 패드는 상기 제2 방향으로 배열된 제1 및 제2 엣지를 구비하며,
    상기 제2 절연체의 제1 쇼울더는 상기 제3 방향에서 볼 때 상기 제2 절연체의 제2 쇼울더보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제2 컨택트 패드의 제1 엣지는 상기 제3 방향에서 볼 때 상기 제2 컨택트 패드의 제2 엣지보다 상기 제1 및 제2 확산층에 가까우며,
    상기 제2 절연체의 제2 쇼울더는 상기 제3 방향에서 볼 때 상기 제2 컨택트 패드의 제2 엣지보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  8. 제6항에 있어서,
    상기 제1측과 반대인 상기 제1 및 제2 확산층의 제2측에 상기 제2 방향으로 배치된 제2 절연체
    를 더 포함하며,
    상기 게이트 전극은 제2 컨택트 패드를 더 포함하고,
    상기 제2 절연체는 상기 제2 방향으로 배열된 제1 및 제2 쇼울더를 구비하고,
    상기 제2 컨택트 패드는 상기 제2 방향으로 배열된 제1 및 제2 엣지를 구비하며,
    상기 제2 절연체의 제1 쇼울더는 상기 제3 방향에서 볼 때 상기 제2 절연체의 제2 쇼울더보다 상기 제1 및 제2 확산층에 가깝고,
    상기 제2 컨택트 패드의 제1 엣지는 상기 제3 방향에서 볼 때 상기 제2 컨택트 패드의 제2 엣지보다 상기 제1 및 제2 확산층에 가까우며,
    상기 제2 컨택트 패드의 제1 엣지는 상기 제3 방향에서 볼 때 상기 제2 절연체의 제1 쇼울더보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  9. 제6항에 있어서, 상기 제1 컨택트 패드의 제2 엣지는 상기 제3 방향에서 볼 때 상기 제1 절연체의 제2 엣지보다 상기 제1 및 제2 확산층에 가까운 절연 트랜지스터.
  10. 절연 트랜지스터를 제조하는 방법에 있어서,
    (a) 서로 직교하는 제1 및 제2 방향으로 연장하는 반도체 기판에 상기 제1 방향으로 배열되도록 제1 및 제2 확산층을 형성하고, 상기 제1 확산층과 상기 제2 확산층 사이의 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    (b) 상기 제1 및 제2 확산층과 함께 MOS 트랜지스터를 구성하고 상기 게이트 산화막 상의 연결부와 제1 및 제2 컨택트 패드를 구비하는 게이트 전극을 제1 패턴 마스크를 사용하여 형성하는 단계; 및
    (c) 제2 패턴 마스크를 사용하여 제1 및 제2 절연체를 형성하되, 상기 제1 절연체는 상기 제1 및 제2 확산층의 제1측에 상기 제2 방향으로 배치되도록 형성하고, 상기 제2 절연체는 상기 제1측과 반대인 상기 제1 및 제2 확산층의 제2측에 상기 제2 방향으로 배치되도록 형성하는 단계
    를 포함하며,
    마진이 상기 제1 및 제2 마스크의 정렬 편차보다 작은 절연 트랜지스터 제조 방법.
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