KR100273486B1 - 톱니파발생회로를 갖는 간단한 자동집속조정회로 - Google Patents

톱니파발생회로를 갖는 간단한 자동집속조정회로 Download PDF

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Abstract

CRT (10) 용 자동집속조정회로에 있어서, 제 1 톱니파발생회로 (1H) 는 수평 동기화신호 (HSYNC) 에 응답하여 제 1 톱니파신호 (S1H) 를 발생시키고, 제 1 증폭기 (2H) 는 제 1 이득 (GH) 으로 상기 톱니파신호를 증폭한다. 또한, 제 1 차동증폭기 (5H) 는 상기 제 1 증폭기의 출력신호 및 제 1 기준전압신호 사이의 전압 차이를 증폭하고, 제 1 멀티플라이어 (6H) 는 상기 제 1 차동증폭기의 출력신호의 제곱값을 계산하여 수평 포물선신호 (S4H) 를 발생시킨다. 이와 유사하게, 수직 포물선신호 (S4V) 는 제 2 톱니파발생회로 (1V), 제 2 증폭기 (2V), 제 2 차동증폭기 (5V), 및 제 2 멀티플라이어 (6V) 에 의해 발생된다. 상기 수평 포물선신호 및 상기 수직 포물선신호는 애더 (7) 에 의해 더해져서 초점제어신호 (S5) 를 발생시킨다.

Description

톱니파발생회로를 갖는 간단한 자동집속조정회로
본발명은 멀티스캔 (multi-scan) 형 음극선관과 같은 음극선관 (cathod ray tube : 이하 CRT) 디스플레이장치에 관한 것이다.
멀티스캔형 CRT 에 있어서, 초점에 있어서의 편차를 보정하기 위하여 자동집속조정회로가 요구된다.
제 1 종래기술의 자동집속조정회로는 칼라 CRT 를 위한 핀쿠션왜곡보정용 포물선파발생회로를 수평 포물선파발생회로 및 수직 포물선파발생회로에 적용하여 전자빔의 위치가 포물선파에 대응하도록 함으로써 멀티스캔형 CRT 를 구현한다 (JP-A-1-132282 참조).
그러나, 상기 제 1 종래기술의 자동집속조정회로에 있어서, 멀티스캔형 CRT 에서, 수평 동기화신호 (또는 수직 동기화신호) 의 시작 엣지 (edge) 부터 화상신호 시간의 시작 타이밍까지의 시간은 스캐닝 (scanning) 주파수에 따라 변해야 하므로, 회로가 복잡해지고 제조비용이 증가한다.
제 2 자동집속조정회로에서는, 수직 동기화신호에 대응하도록 제 1 삼각파신호가 발생되어, 상기 제 1 삼각파신호의 중간 레벨이 접지레벨이 되게 된다. 또한, 수평 동기화신호에 대응하도록 제 2 삼각파신호가 발생되어, 상기 제 2 삼각파신호의 중간 레벨이 접지레벨이 되게 된다. 그리고 나서, 제 1 삼각파신호의 제곱값이 제 2 삼각파신호의 제곱값에 더해져서, 초점제어신호가 얻어진다 (JP-A-4-114589 참조).
그러나, 상기 제 2 종래기술의 자동집속조정회로에 있어서, 수평 동기화신호를 수신하도록 펄스폭 조절회로가 제공되어, 수평 동기화신호의 시작 엣지로부터 화상신호의 시작 타이밍까지의 시간이 조절된다. 또한, 수직 동기화신호를 수신하도록 펄스폭 조절회로가 제공되어, 수직 동기화신호의 시작 엣지로부터 화상신호의 시작 타이밍까지의 시간이 조절된다. 이러한 펄스폭 조절회로는 매우 복잡하게 스캐닝 주파수에 응답하므로, 그 제조비용이 증가한다.
제 3 종래기술의 자동집속조정회로에 있어서, 수평 동기화신호의 시작 엣지로부터 화상신호 시간의 시작 타이밍까지의 시간이 미리 세팅되고, 수평 동기화신호가 발생된 후에 상기 시간이 경과하는 경우 지연된 타이밍에 근거하여 제 1 삼각파신호가 발생된다. 그리고 나서, 수평 포물선파신호가 집적회로를 이용하여 상기 제 1 삼각파신호에 따라 발생된다. 한편, 수직 동기화신호의 시작 엣지로부터 화상신호 시간의 시작 타이밍까지의 시간이 미리 세팅되고, 수직 동기화신호가 발생된 후에 상기 시간이 경과하는 경우 지연된 타이밍에 근거하여 제 2 삼각파신호가 발생된다. 그리고 나서, 집적회로를 이용하여 수직 포물선파신호가 상기 제 2 삼각파신호에 따라 발생된다. 그리고 나서, 수평 포물선파신호가 수직 포물선파신호에 더해져서, 초점제어신호가 얻어진다 (JP-A-63-260365 참조).
상기 제 3 종래기술의 자동집속조정회로에서 조차, 상기 제 2 종래기술의 자동집속조정회로의 펄스폭 조절회로가 필요하므로, 제조비용이 증가한다.
제 4 종래기술의 자동집속조정회로는 복수의 초점특성 파라미터를 저장하기 위한 파라미터회로를 구비한다. 따라서, 상기 초점특성 파라미터중 하나가 선택되어 멀티스캔형 CRT 에 응답한다 (JP-A-63-214791 및 JP-A-5-300395 참조).
상기 제 4 종래기술의 자동집속조정회로에 있어서, 초점특성 파라미터를 저장하기 위한 메모리가 커지게 되므로, 제조비용이 증가한다.
본발명의 목적은 간단한 자동집속조정회로를 제공하는 것이다.
본발명에 따르면, CRT 용 자동집속조정회로에 있어서, 제 1 톱니파발생회로는 수평 동기화신호에 응답하여 제 1 톱니파신호를 발생시키고, 제 1 증폭기는 제 1 이득으로 상기 제 1 톱니파신호를 증폭한다. 또한, 제 1 차동증폭기는 상기 제 1 증폭기의 출력신호 및 제 1 기준전압신호 사이의 전압 차이를 증폭하고, 제 1 멀티플라이어는 상기 제 1 차동증폭기의 출력신호의 제곱값을 계산하여 수평 포물선신호를 발생시킨다. 이와 유사하게, 제 2 톱니파발생회로, 제 2 증폭기, 제 2 차동증폭기, 및 제 2 멀티플라이어에 의하여 수직 포물선신호가 발생된다. 수평 포물선신호 및 수직 포물선신호가 애더에 의하여 더해져서 초점제어신호를 발생한다.
도 1 은 본발명에 따른 자동집속조정회로의 일실시예를 도시하는 블록도.
도 2 는 도 1 의 톱니파발생회로의 상세한 회로도.
도 3a, 도 3b, 도 4a 및 도 4b 는 도 1 의 회로의 동작을 도시하는 타이밍도.
도 5 는 도 1 의 멀티플라이어 및 차동증폭기의 상세한 회로도.
도 6a 및 도 6b 는 도 5 의 회로의 동작을 도시하는 타이밍도.
도 7a, 도 7b, 도 7c 및 도 7d 는 도 1 의 CPU 의 동작을 도시하는 타이밍도.
도 8 은 도 1 의 애더의 동작을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
1H, 1V : 톱니파발생회로 2H, 2V : 증폭기
3H, 3V : D/A 변환기 4H, 4V : D/A 변환기
5H, 5V : 차동증폭기 6H, 6V : 멀티플라이어
7 : 애더 8 : 증폭기
9 : 결합커패시터 10 : 음극선관 (CRT)
11 : 플라이백 변압기 12 : CPU
13 : 메모리 14 : 작동부
본발명은 첨부 도면을 참조한 이하의 기재로부터 보다 분명히 이해될 것이다.
본발명의 일실시예를 도시하는 도 1 에서, 참조번호 1H 는 수평 동기화신호 (HSYNC) 를 수신하기 위한 톱니파발생회로를 나타낸다. 증폭기 (2H) 는 디지털/아날로그 (D/A) 변환기 (3H) 로부터의 이득 (GH) 을 이용함으로써 톱니파발생회로 (1H) 의 출력신호 (S1H) 를 증폭하고, 출력신호 (S2H) 를 발생시킨다. 또한, D/A 변환기 (4H) 는 기준전압신호 (SRH) 를 발생시킨다. 증폭기 (2H) 의 출력신호 (S2H) 및 기준전압신호 (SRH) 가 차동증폭기 (5H) 에 공급되어, 상기 신호 (S2H) 및 상기 기준전압신호 (SRH) 사이의 전압 차이가 증폭된다. 차동증폭기 (5H) 의 출력신호 (S3H) 는 상기 출력신호의 제곱신호, 즉 수평 포물선신호 (S4H) 를 계산하는 멀티플라이어 (6H) 에 공급된다. 이 제곱신호 (S4H) 는 애더 (adder) (7) 에 공급된다.
한편, 톱니파발생회로 (1V) 는 수직 동기화신호 (VSYNC) 를 수신한다. 증폭기 (2V) 는 D/A 변환기 (3V) 로부터의 이득 (GV) 를 이용함으로써 상기 톱니파발생회로 (1V) 의 출력신호 (S1V) 를 증폭하고, 출력신호 (S2V) 를 발생시킨다. 또한, D/A 변환기 (4V) 는 기준전압신호 (SRV) 를 발생시킨다. 증폭기 (2V) 의 출력신호 (S2V) 및 상기 기준전압신호 (SRV) 는 차동증폭기 (5V) 에 공급되어 상기 출력신호 (S2V) 및 상기 기준전압신호 (SRV) 사이의 전압 차이가 증폭된다. 상기 차동증폭기 (5V) 의 출력신호 (S3V) 는 상기 출력신호의 제곱신호, 즉 수직 포물선신호 (S4V) 를 계산하는 멀티플라이어 (6V) 에 공급된다. 제곱신호 (S4V) 는 상기 애더 (7) 에 공급된다.
상기 애더 (7) 는 상기 수평 포물선신호 (S4H) 를 상기 수직 포물선신호 (S4V) 에 더하여서 초점제어신호 (S5) 를 발생시킨다. 이 초점제어신호 (S5)는 결합커패시터 (9) 를 경유하여 CRT (10) 의 초점 그리드 (10a) 에 공급된다. DC 전압이 플라이백 변압기 (11) 부터 초점 그리드 (10a) 로 공급된다는 것에 주의해야 한다.
상기 D/A 변환기 (3H, 4H, 3V, 4V) 는 제어데이터를 저장하기 위한 메모리 (13) 및 조절데이터를 세팅하기 위한 작동부 (14) 에 또한 접속되는 CPU (12) 에 의해 제어된다.
증폭기 (2H) 의 출력신호 (S2H) 및 기준전압신호 (SRH) 사이의 교차 타이밍이 화상신호 시간의 중심 타이밍에 가까워지도록 기준전압신호 (SRH) 가 결정된다. 또한, 증폭기 (2V) 의 출력신호 (S2V) 및 기준전압신호 (SRV) 사이의 교차 타이밍이 화상신호 시간의 중심 타이밍에 가까워지도록 기준전압신호 (SRV) 가 결정된다.
더욱이, CPU (12) 는 D/A 변환기 (3H, 4H, 3V, 4V) 를 제어하여 작동부 (14) 의 출력에 따라 초점제어신호 (S5) 를 보다 미세하게 조절한다.
도 1 의 톱니파발생회로 (1H, 1V) 의 상세한 회로도인 도 2 에서, 상기 톱니파발생회로 (1H, 1V) 는 톱니파발생부 (21) 및 검출부 (22) 로 구성된다. 상기 톱니파발생부 (21) 는 수평 동기화신호 (HSYNC) 에 의해 제어되는 트랜지스터 (211), 커패시터 (212), 출력신호 (S1H, S1V) 를 발생시키기 위한 전압 버퍼 (213), 및 상기 검출부 (22) 에 의해 제어되는 가변 전류원 (214) 을 구비한다. 상기 검출회로 (22) 는 집적회로 (저역필터) 를 구성하는 커패시터 (222) 및 저항 (221) 및 적분기에서의 전압을 기준전압과 비교하기 위한 연산 증폭기 (223) 를 구비한다.
수평 동기화신호 (HSYNC) (수직 동기화신호 (VSYNC)) 가 하이 (high) 인 경우, 트랜지스터 (211) 는 턴온 (turn-on) 되어 커패시터 (212) 가 방전된다. 이와 반대로, 수평 동기화신호 (HSYNC) (수직 동기화신호 (VSYNC)) 가 로우 (low) 인 경우, 트랜지스터 (211) 는 턴오프 (turn-off) 되어 커패시터 (212) 가 상기 가변 전류원 (214) 에 의해 충전된다. 상기 검출회로 (22) 의 출력전압이 크면 클수록, 상기 가변 전류원 (214) 를 통하여 흐르는 전류는 점점 작아진다. 커패시터 (212) 의 전압은 출력신호 (S1H, S1V) 로서 전압 버퍼 (213) 로부터 출력된다.
상기 출력신호 (S1H, S1V) 는 또한 검출회로 (22) 의 저역필터 (221, 222) 에 공급된다. 저역필터 (221, 222) 에서의 전압 (V1) 이 상기 연산 증폭기 (223) 의 비반전 입력에 인가되는 한편, 기준전압 (VR1) 이 상기 연산 증폭기 (223) 의 반전 입력에 인가된다. 그러므로, 연산 증폭기 (223) 의 출력전압이 가변 전류원 (214) 으로 귀환되어 저역필터 (221, 222) 에서의 전압 (V1) 이 VR1에 가깝게 된다. 그 결과, 도 3a 및 도 3b 에 도시된 바와 같이, 톱니파신호 (S1H, S1V) 의 진폭 (HSAW, VSAW) 이 수평 동기화신호 (HSYNC) (수직 동기화신호 (VSYNC)) 의 주파수에 관계없이 대략적으로 한정된다.
증폭기 (2H, 2V) 에서, 톱니파신호 (S1H, S1V) 의 진폭 (HSAW, VSAW) 이 상기 D/A 변환기 (3H, 3V) 로부터 공급된 이득 (GH, GV) 에 따라 제어된다. 즉, 도 4a 및 도 4b 에 도시된 바와 같이, 상기 증폭기 (2H, 2V) 의 출력신호 (S2H, S2V) 의 진폭은 GH·HSAW·(GV·VSAW) 이다.
도 1 의 차동증폭기 (5H, 5V) 및 멀티플라이어 (6H, 6V) 의 상세한 회로도인 도 5 에서, 도 1 에는 도시되어 있지 않지만, 신호 (S2H, S2V) 및 신호 (SRH, SRV) 가 또한 멀티플라이어 (6H, 6V) 에 공급된다.
차동증폭기 (5H) 는 일정한 전류원 (I1, I2), 저항 (R1), 출력신호 (S2H, S2V) 를 수신하기 위한 트랜지스터 (Q1), 기준전압신호 (SRH, SRV) 를 수신하기 위한 트랜지스터 (Q2), 및 그 베이스가 기준전압 (VR2) 을 수신하는 트랜지스터 (Q3, Q4) 로 구성된다. 트랜지스터 (Q1, Q2) 는 차동 쌍을 형성하고, 트랜지스터 (Q3, Q4) 는 상기 차동 쌍을 위한 전류원을 구성한다.
신호 (S2H) 및 신호 (SRH) 사이의 전압 차이가 ΔV 라면, 트랜지스터 (Q1, Q2) 를 통하여 흐르는 콜렉터 전류 (IC1, IC2) 는 다음과 같이 표현될 수 있다.
IC1= I + ΔV/R1 ................................................... (1)
IC2= I - ΔV/R1 ................................................... (2) 여기에서, I 는 각각의 일정한 전류원 (I1, I2) 을 통하여 흐르는 전류이다. 그러므로, 차동증폭기 (5H) 의 출력전류 (I3, I4) 는 다음과 같이 표현된다.
I3∝ I + ΔV/R1 .................................................. (3)
I4∝ I - ΔV/R1 .................................................. (4)
출력전류 (I3, I4) 사이의 차이는 신호 (S2H, S2V) 및 신호 (SRH, SRV) 사이의 차이를 나타낸다는 것에 주의해야 한다.
멀티플라이어 (6H, 6V) 는 일정한 전류원 (I3, I4), 저항 (R2), 출력신호 (S2H, S2V) 를 수신하기 위한 트랜지스터 (Q5), 기준전압 (SRH, SRV) 을 수신하기 위한 트랜지스터 (Q6), 출력전류 (I3) 를 수신하기 위한 트랜지스터 (Q7), 출력전류 (I4) 를 수신하기 위한 트랜지스터 (Q8), 출력전류 (I4) 를 수신하기 위한 트랜지스터 (Q9), 출력전류 (I3) 를 수신하기 위한 트랜지스터 (Q10), 트랜지스터 (Q11, Q12), 및 저항 (R3, R4) 에 의해 구성된다. 이 경우에, 트랜지스터 (Q5, Q6) 는 차동 쌍을 형성하고, 트랜지스터 (Q7, Q8) 도 차동 쌍을 형성하고, 트랜지스터 (Q9, Q10) 도 또한 차동 쌍을 형성한다. 또한, 트랜지스터 (Q11, Q12) 는 트랜지스터 (Q7, Q8, Q9, Q10) 를 위한 전류원을 형성한다. 더욱이, 트랜지스터 (Q9, Q10) 는 커런트미러 (current mirror) 회로를 형성한다.
추가적으로, 멀티플라이어 (6H, 6V) 는 귀환 저항 (R5) 과 연관된 연산증폭기 (OP) 를 구비한다. 이 경우에, 기준전압 (VR3) 이 상기 연산증폭기 (OP) 의 비반전 입력에 인가된다.
또한, 각각의 일정한 전류원 (I3, I4) 을 통하여 흐르는 전류가 I 라고 가정한다. 이 경우에, 트랜지스터 (Q5, Q6) 를 통하여 흐르는 콜렉터 전류 (IC5, IC6) 는 다음과 같이 표현될 수 있다.
IC5= I + ΔV/R2 .................................................. (5)
IC6= I - ΔV/R2 .................................................. (6)
또한, 트랜지스터 (Q7, Q8) 를 통하여 흐르는 콜렉터 전류 (IC7, IC8) 는 다음과 같이 표현된다.
IC7= (I3/(I3+ I4))·IC5= (1/2I)·(I + ΔV/R2)·(I + ΔV/R3) ...... (7)
IC8= (I4/(I3+ I4))·IC5= (1/2I)·(I - ΔV/R2)·(I + ΔV/R3) ...... (8)
더욱이, 트랜지스터 (Q9, Q10) 를 통하여 흐르는 콜렉터 전류 (IC9, IC10) 는 다음과 같이 표현된다.
IC9= (I4/(I3+ I4))·IC6= (1/2I)·(I - ΔV/R2)·(I - ΔV/R3) ...... (9)
IC10= (I3/(I3+ I4))·IC6= (1/2I)·(I + ΔV/R2)·(I - ΔV/R3) ..... (10)
트랜지스터 (Q11, Q12) 의 콜렉터 전류 (IC11, IC12) 는 다음과 같이 표현된다.
IC11= IC7+ IC9................................................... (11)
IC12= IC8+ IC10+ Iout............................................ (12) 여기에서, Iout은 저항 (R5) 에 흐르는 출력전류이다. 이 경우에, 트랜지스터 (Q11, Q12) 는 커런트미러 (current mirror) 를 형성하며, 콜렉터 전류 (IC11) 는 콜렉터 전류 (IC12) 와 동일하다.
IC11= IC12........................................................ (13)
그러므로, 공식 (11), (12) 및 (13) 으로부터, 출력전류 (Iout) 는 다음과 같이 표현된다.
Iout= IC7+ IC9- IC8- IC10= (2/(I·R1·R2))·(ΔV)2.............. (14)
더욱이, 출력신호 (S4H, S4V) 의 전압은 다음과 같이 표현된다.
S4H, S4V= VR3- R5 Iout= VR3- (2·R5/(I·R1·R2))·(ΔV)2......... (15)
따라서, 출력신호 (S2H, S2V) 및 기준전압신호 (SRH, SRV) 가 도 6a 에 도시된 바와 같다면, 출력신호 (S4H, S4V) 는 도 6b 에 도시된 바와 같이 포물선형이다.
이하에서 기준전압신호 (SRH) 의 결정이 도 7a, 도 7b, 도 7c 및 도 7d 를 참조하여 설명된다.
화상신호는 도 7a 에 도시되고, 수평 동기화신호 (HSYNC) 는 도 7b 에 도시된다. 도 7a 및 도 7b 에서, TS는 수평 동기화신호 (HSYNC) 의 펄스폭 시간이고, TC는 수평 동기화신호 (HSYNC) 의 종료 타이밍으로부터의 펄스폭 시간이고, TV는 화상신호의 시간이며, T 는 수평 동기화신호 (HSYNC) 의 시간이다. 이 경우에, 수평 동기화신호 (HSYNC) 의 주파수에 관계없이,
TS= α·T ....................................................... (16)
TC= β·T ....................................................... (17)
TV= γ·T ....................................................... (18) 이고, 여기에서 α, β 및 γ 는 상수이다.
도 7c 에 도시된 바와 같이, 증폭기 (2H) 의 출력신호 (S2H) 는 다음과 같이 표현된다.
S2H(t) = GH·HSAW·(t - TS)/(T - TS) ............................... (19) 여기에서, TS≤ t ≤ T 이다.
도 7d 에 도시된 바와 같은 포물선신호 (S4H) 의 중심을 화상신호 시간의 중심과 일치시키기 위하여, 다음 조건이 만족되어야 한다.
SRH= S2H·(TS+ TC+ TV/2)·GH·HSAW·(TC+ TV/2)/(T - TS)
= GH·HSAW·(β + γ/2)/(1 - α) .............................. (20)
따라서, 기준전압신호 (SRH) 의 전압은 이득 (GH) 에 좌우된다.
이와 유사하게, 기준전압신호 (SRV) 의 전압이 다음과 같이 표현될 수 있다.
SRV= GV·VSAW·(β' + γ'/2)/(1 - α') ............................ (21) 여기에서, α', β' 및 γ' 는 상수이다.
바꿔 말하자면, 기준전압신호 (SRH, SRV) 의 전압은 이득 (GH, GV) 이 변하지 않으면 한정되어있다.
도 1 의 애더 (7) 및 증폭기 (8) 에서, 포물선 출력신호 (S4H) 및 포물선 출력신호 (S4V) 가 서로 더해져서 도 8 에 도시된 바와 같은 포물선신호 (S5) 를 형성한다.
전술한 실시예에서, 트랜지스터는 바이폴라트랜지스터로 구성되지 않고 MOS 트랜지스터로 구성된다.
상기한 본발명에 따르면, 수평 동기화신호 (또는 수직 동기화신호) 등의 시작 시간으로부터의 시간을 조절하기 위한 펄스폭 조절회로가 필요하지 않으므로, 자동집속조정회로가 간단해질 수 있다, 또한, 자동집속조정회로는 디지털적으로 제어되므로, 회로를 미세하게 조절하기가 쉽다.

Claims (4)

  1. CRT (10) 용 초점제어신호 (S5) 를 발생시키기 위한 자동집속조정회로로서,
    수평 동기화신호 (HSYNC) 를 수신하고 상기 수평 동기화신호에 응답하여 제 1 톱니파신호 (S1H) 를 발생시키기 위한 제 1 톱니파발생회로 (1H);
    제 1 이득 (GH) 을 발생시키기 위한 제 1 이득발생회로 (3H);
    상기 제 1 톱니파발생회로 및 상기 제 1 이득발생회로에 접속되어 상기 제 1 톱니파신호를 상기 제 1 이득으로 증폭하여 출력신호 (S2H) 를 생성하기 위한 제 1 증폭기 (2H);
    제 1 기준전압신호 (SRH) 를 발생시키기 위한 제 1 기준전압신호 발생회로 (4H);
    상기 제 1 증폭기 및 상기 제 1 기준전압신호 발생회로에 접속되어 상기 제 1 증폭기의 출력신호 및 상기 제 1 기준전압신호 사이의 전압 차이를 증폭하여 출력신호 (S3H) 를 발생시키기 위한 제 1 차동증폭기 (5H);
    상기 제 1 차동증폭기에 접속되어 상기 제 1 차동증폭기의 출력신호의 제곱값을 계산하여 수평 포물선신호 (S4H) 를 발생시키기 위한 제 1 멀티플라이어 (6H);
    수직 동기화신호 (VSYNC) 을 수신하고 상기 수직 동기화신호에 응답하여 제 2 톱니파신호 (S1V) 를 발생시키기 위한 제 2 톱니파발생회로 (1V);
    제 2 이득 (GH) 을 발생시키기 위한 제 2 이득발생회로 (3V);
    상기 제 2 톱니파발생회로 및 상기 제 2 이득발생회로에 접속되어 상기 제 2 톱니파신호를 상기 제 2 이득으로 증폭하여 출력신호 (S2V) 를 발생시키기 위한 제 2 증폭기 (2V);
    제 2 기준전압신호 (SRV) 를 발생시키기 위한 제 2 기준전압신호 발생회로 (4V);
    상기 제 2 증폭기 및 상기 제 2 기준전압신호 발생회로에 접속되어 상기 제 2 증폭기의 출력신호 및 상기 제 2 기준전압신호 사이의 전압 차이를 증폭하여 출력전압 (S3V) 를 발생시키기 위한 제 2 차동증폭기 (5V);
    상기 제 2 차동증폭기에 접속되어 상기 제 2 차동증폭기의 출력신호의 제곱값을 계산하여 수직 포물선신호 (S4V) 를 발생시키기 위한 제 2 멀티플라이어 (6V); 및
    상기 제 1 및 제 2 멀티플라이어에 접속되어 상기 수평 포물선신호를 상기 수직 포물선신호에 더하여 상기 초점제어신호를 발생시키기 위한 애더 (7) 를 구비하는 것을 특징으로 하는 자동집속조정회로.
  2. 제 1 항에 있어서, 상기 제 1 톱니파발생회로는 제 1 커패시터 (212), 상기 제 1 커패시터에 접속되고 상기 수평 동기화신호에 의해 제어되는 제 1 트랜지스터 (211), 상기 제 1 커패시터에 접속된 제 1 가변 전류원 (214), 및 상기 제 1 커패시터에 접속된 제 1 전압 버퍼 (213) 를 구비하고 상기 제 1 톱니파신호를 발생시키기 위한 제 1 톱니파발생부 (21); 및
    상기 제 1 전압 버퍼에 접속된 제 1 저역필터 (221, 222), 및 상기 제 1 저역필터에 접속된 비반전 입력, 제 1 기준전압 (VR1) 이 인가되는 반전 입력 및 상기 제 1 가변 전류원에 접속된 출력을 갖는 제 1 연산증폭기 (223) 를 구비하고 상기 제 1 가변 전류원을 통하여 흐르는 전류를 제어하기 위한 제 1 검출회로 (22) 를 구비하고,
    상기 제 2 톱니파발생회로는 제 2 커패시터 (212), 상기 제 2 커패시터에 접속되고 상기 수직 동기화신호에 의해 제어되는 제 2 트랜지스터 (211), 상기 제 2 커패시터에 접속된 제 2 가변 전류원 (214), 및 상기 제 2 커패시터에 접속된 제 2 전압 버퍼 (213) 를 구비하고 상기 제 2 톱니파신호를 발생시키기 위한 제 2 톱니파발생부 (21); 및
    상기 제 2 전압 버퍼에 접속된 제 2 저역필터 (221,222) 및 상기 제 2 저역필터에 접속된 비반전 입력, 제 2 기준전압 (VR1) 이 인가되는 반전 입력 및 상기 제 2 가변 전류원에 접속된 출력을 갖는 제 2 연산증폭기 (223) 를 구비하고 상기 제 2 가변 전류원을 통하여 흐르는 전류를 제어하기 위한 제 2 검출회로 (22) 를 구비하는 것을 특징으로 하는 자동집속조정회로.
  3. 제 1 항에 있어서, 상기 제 1 차동증폭기는 제 1 및 제 2 일정한 전류원 (I1, I2);
    상기 제 1 및 제 2 일정한 전류원 사이에 접속된 제 1 저항 (R1);
    상기 제 1 일정한 전류원에 접속되어 상기 제 1 증폭기의 출력신호를 수신하기 위한 제 1 트랜지스터 (Q1);
    상기 제 2 일정한 전류원에 접속되어 상기 제 1 기준전압신호를 수신하기 위한 제 2 트랜지스터 (Q2);
    상기 제 1 트랜지스터에 접속되어 상기 제 1 트랜지스터에 콜렉터 전류 (IC1) 를 공급하기 위한 제 3 트랜지스터 (Q3); 및
    상기 제 2 트랜지스터에 접속되어 상기 제 2 트랜지스터에 콜렉터 전류 (IC2) 를 공급하기 위한 제 4 트랜지스터 (Q4) 를 구비하고,
    상기 제 1 멀티플라이어는 제 3 및 제 4 일정한 전류원 (I3, I4);
    상기 제 3 및 제 4 일정한 전류원 사이에 접속된 제 2 저항 (R2);
    상기 제 3 일정한 전류원에 접속되어 상기 제 1 증폭기의 출력신호를 수신하기 위한 제 5 트랜지스터 (Q5);
    상기 제 4 일정한 전류원에 접속되어 상기 제 1 기준전압신호를 수신하기 위한 제 6 트랜지스터 (Q6);
    상기 제 5 트랜지스터에 접속되고 상기 제 3 트랜지스터에 의해 제어되는 제 7 트랜지스터 (Q7);
    상기 제 6 트랜지스터에 접속되고 상기 제 4 트랜지스터에 의해 제어되는 제 8 트랜지스터 (Q8);
    상기 제 6 트랜지스터에 접속되고 상기 제 4 트랜지스터에 의해 제어되는 제 9 트랜지스터 (Q9);
    상기 제 5 트랜지스터에 접속되고 상기 제 3 트랜지스터에 의해 제어되는 제 10 트랜지스터 (Q10);
    상기 제 7 및 제 9 트랜지스터에 접속되어 상기 제 7 및 제 9 트랜지스터에 전류를 공급하기 위한 제 11 트랜지스터 (Q11);
    상기 제 8 및 제 10 트랜지스터에 접속되어 상기 제 8 및 제 10 트랜지스터에 전류를 공급하고 상기 제 11 트랜지스터와 함께 제 1 커런트미러회로를 형성하는 제 12 트랜지스터 (Q12); 및
    상기 제 12 트랜지스터에 접속되어 상기 수평 포물선신호를 발생시키기 위한 제 1 연산증폭기 (OP) 를 구비하고,
    상기 제 2 차동증폭기는 제 5 및 제 6 일정한 전류원 (I1, I2);
    상기 제 5 및 제 6 일정한 전류원 사이에 접속된 제 3 저항 (R1);
    상기 제 5 일정한 전류원에 접속되어 상기 제 2 증폭기의 출력신호를 수신하기 위한 제 13 트랜지스터 (Q1);
    상기 제 6 일정한 전류원에 접속되어 상기 제 2 기준전압신호를 수신하기 위한 제 14 트랜지스터 (Q2);
    상기 제 5 트랜지스터에 접속되어 콜렉터 전류 (IC1) 를 상기 제 5 트랜지스터에 공급하기 위한 제 15 트랜지스터 (Q3); 및
    상기 제 6 트랜지스터에 접속되어 콜렉터 전류 (IC2) 를 상기 제 6 트랜지스터에 공급하기 위한 제 16 트랜지스터 (Q4) 를 구비하고,
    상기 제 2 멀티플라이어는 제 7 및 제 8 일정한 전류원 (I3, I4);
    상기 제 7 및 제 8 일정한 전류원 사이에 접속된 제 4 저항 (R2);
    상기 제 7 일정한 전류원에 접속되어 상기 제 2 증폭기의 출력신호를 수신하기 위한 제 17 트랜지스터 (Q5);
    상기 제 8 일정한 전류원에 접속되어 상기 제 2 기준전압신호를 수신하기 위한 제 18 트랜지스터 (Q6);
    상기 제 17 트랜지스터에 접속되고 상기 제 15 트랜지스터에 의해 제어되는 제 19 트랜지스터 (Q7);
    상기 제 18 트랜지스터에 접속되고 상기 제 16 트랜지스터에 의해 제어되는 제 20 트랜지스터 (Q8);
    상기 제 18 트랜지스터에 접속되고 상기 제 16 트랜지스터에 의해 제어되는 제 21 트랜지스터 (Q9);
    상기 제 17 트랜지스터에 접속되고 상기 제 15 트랜지스터에 의해 제어되는 제 22 트랜지스터 (Q10);
    상기 제 19 및 제 21 트랜지스터에 접속되어 상기 제 19 및 제 21 트랜지스터에 전류를 공급하기 위한 제 23 트랜지스터 (Q11);
    상기 제 20 및 제 22 트랜지스터에 접속되어 상기 제 20 및 제 22 트랜지스터에 전류를 공급하고 상기 제 23 트랜지스터와 함께 제 2 커런트미러회로를 형성하는 제 24 트랜지스터 (Q12); 및
    상기 제 24 트랜지스터에 접속되어 상기 수직 포물선신호를 발생시키기 위한 제 2 연산증폭기 (OP) 를 구비하는 것을 특징으로 하는 자동집속조정회로.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 이득발생회로와 상기 제 1 및 제 2 기준전압신호 발생회로는 제 1, 제 2, 제 3 및 제 4 D/A 변환기를 각각 구비하고,
    상기 자동집속조정회로는 상기 제1, 제 2, 제 3 및 제 4 D/A 변환기에 접속된 제어회로 (12) 를 더 구비하고,
    상기 제어회로는, 상기 제 1 증폭기의 출력신호 및 상기 제 1 기준전압신호의 교차 타이밍이 상기 수평 동기화신호의 각 시간 내에서 화상신호 시간의 중심 타이밍에 가까워지도록, 상기 제 1 및 제 3 D/A 변환기를 제어하고,
    상기 제어회로는, 상기 제 2 증폭기의 출력신호 및 상기 제 2 기준전압신호의 교차 타이밍이 상기 수직 동기화신호의 각 시간 내에서 화상신호 시간의 중심 타이밍에 가까워지도록, 상기 제 2 및 제 4 D/A 변환기를 제어하는 것을 특징으로 하는 자동집속조정회로.
KR1019980010765A 1997-03-27 1998-03-27 톱니파발생회로를 갖는 간단한 자동집속조정회로 KR100273486B1 (ko)

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