KR100272653B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 폴리실리콘막과 금속 실리사이드막 사이에 수소 패시베이션막을 개재시키는 것에 의해, 상기 폴리실리콘막과 금속 실리사이드막간의 계면 접착 특성을 향상시킴과 더불어, 게이트 절연막의 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것으로서, 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 결과물을 묽은 HF 용액에 소정 시간 동안 디핑시키는 것에 의해, 상기 게이트 전극용 폴리실리콘막의 표면 상에 수소 이온이 풍부하게 함유된 불순물 확산 방지용 패시베이션막을 형성하는 단계; 및 상기 불순물 확산 방지용 패시베이션막 상에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 폴리실리콘막과 금속 실리사이드막이 적층된 폴리사이드 구조의 게이트 전극을 얻기 위한 반도체 소자의 제조방법에 관한 것이다.
대부분의 집적회로에서는 낮은 비저항과 고온에서의 안정도를 갖는 금속 실리사이드막이 접촉 재료로서 사용된다. 이러한 금속 실리사이드막은 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물이다. 여기서, 상기 금속은 내화성 금속족인 몰리브덴, 탄타륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금 등과 반응한 화합물로 구성된다.
한편, 게이트 전극용 재료로 각광을 받고 있는 실리사이드 물질은 텅스텐 실리사이드(WSi2)막인데, 이러한 텅스텐 실리사이드막은 폴리실리콘막에 비해 낮은 비저항과 고온에서의 안정도를 갖는 장점이 있으나, 상기 텅스텐 실리사이드막은 산화막과의 접착력이 나쁘다는 단점이 있다. 따라서, 대부분의 게이트 전극은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 폴리사이드 구조로 형성되고 있다.
이하, 상기한 폴리사이드 구조의 게이트 전극이 적용된 반도체 소자의 제조 방법을 살펴본다.
도시되지는 않았지만, 먼저, 반도체 기판 상에 게이트 절연막을 형성하고, 그런다음, 상기 게이트 절연막 상에 폴리실리콘막을 증착한 상태에서, 상기 폴리실리콘 막의 전도성이 개선되도록, 포클(POCl3) 공정을 수행하여 상기 폴리실리콘막 내에 불순물, 즉, 인(P)을 도핑시킨다. 여기서, 상기 인(P)의 도핑은 하기의 반응식을 통해 이루어진다.
2POCl3+ 3/202→ P2O5+ 3Cl2
2P2O5+ 5Si → 5Si02+ 2P2
한편, 상기한 포클 공정의 결과, 상기 폴리실리콘막 내에 인(P)이 도핑되지만, 이와 동시에, 상기 폴리실리콘막의 표면에는 P2O5나 SiO2와 같은 산화물이 생성된다. 따라서, 포클 공정을 수행한 후에는 상기한 산화물이 제거되도록 HF를 이용한 크리닝을 수행한다.
계속해서, 상기 인(P)이 도핑된 폴리실리콘막 상에 텅스텐 실리사이드막을 형성하고, 그런다음, 상기 텅스텐 실리사이드막과 폴리실리콘막을 소정 형태로 패터닝 함으로써, 폴리실리콘막과 텅스텐 실리사이드막이 적층된 폴리사이드 구조의 게이트 전극을 형성한다.
그러나, 상기한 폴리사이드 구조의 게이트 전극을 형성하는 종래의 방법에 있어서는 다음과 같은 문제가 발생한다.
상기 포클 공정 후, 폴리실리콘막의 표면 상에 생성되는 P2O5, 또는, SiO2의 산화물들은 HF를 사용하여 제거할 수 있지만, 이러한 산화물의 제거 공정을 진행하게 됨에 따라, 폴리실리콘막과 텅스텐 실리사이드막간의 계면 특성이 열화되는 현상이 초래된다. 또한, 이후에 진행되는 열 공정시에는 텅스텐 실리사이드막에 함유되어 있던 불소(F) 이온의 확산이 일어나게 되는데, 이때, 상기 불소 이온들이 게이트 절연막과 폴리실리콘막의 계면에 모이게 됨에 따라, 상기 게이트 절연막과 폴리실리콘막의 계면에 모여진 불소 이온이 실리콘과 산소의 결합(Si-0)을 파괴시킴과 동시에, 실리콘과 결합하여 불소의 결합(Si-F)를 이룸으로써, 게이트 절연막의 특성 열화가 초래되고, 결과적으로는, 소자 특성이 저하되는 현상이 초래된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 폴리실리콘막과 금속 실리사이드막 사이의 계면 특성의 저하를 방지함과 동시에, 불소 이온의 확산에 기인된 게이트 절연막의 열화를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1(a)도 내지 제1(c)도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 절연막
3 : 폴리실리콘막 4 : 산화물
5 : 수소 패시베이션막(Hydrogen Passivation)
6 : 텅스텐 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 결과물을 묽은 HF 용액에 소정 시간 동안 디핑시키는 것에 의해, 상기 게이트 전극용 폴리실리콘막의 표면 상에 수소 이온이 풍부하게 함유된 불순물 확산 방지용 패시베이션막을 형성하는 단계; 및 상기 불순물 확산 방지용 패시베이션막 상에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조방법에 있어서의 상기 게이트 전극용 폴리실리콘막을 형성하는 단계는, 상기 게이트 절연막 상에 도정되지 않은 폴리실리콘막을 증착하는 단계; 및, 상기 폴리실리콘막 내에 불순물을 도정하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
게다가, 본 발명의 반도체 소자의 제조방법에 있어서의 상기 불순물 확산 방지용 패시베이션막은 수소 패시베이션막(Hydrogen Passivation)이며, 게이트 전극용 폴리실리콘막이 형성된 반도체 기판을 500 : 1 내지 1,000 : 1의 HF 용액에 90 내지 110초 동안 디핑하여 형성하는 것을 특징으로 한다.
본 발명에 따르면, 묽은 HF 용액에 게이트 전극용 폴리실리콘막을 디핑하는 것에 의해 상기 폴리실리콘막의 표면 상에 친수성을 갖는 수소 패시베이션막을 형성시킴으로써, 상기 폴리실리콘막과 금속 실리사이드막 사이의 계면 특성을 향상시킬 수 있고, 특히, 후속의 열공정 동안에 상기 금속 실리사이드막에 함유된 불소 이 온의 확산을 방지할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제1(a)도 내지 제1(c)도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 절연막(2)을 형성하고, 그런다음, 상기 게이트 절연막(2) 상에 게이트 전극용 폴리실리콘막(3)을 증착한다.
다음으로, 제1(b)도에 도시된 바와 같이, 상기 폴리실리콘막(3)의 전도성이 개선되도록, 포클(POCl3) 공정을 수행하여 상기 폴리실리콘막(3) 내에 인(P)을 도핑한다. 이때, 종래 기술에서 설명한 바와 같이, 상기 폴리실리콘막(3)의 표면 상에는 P2O5또는 SiO2의 산화물(4)이 생성된다.
그 다음, 제1(c)도에 도시된 바와 같이, 10 : 1 내지 100 : 1의 HF 용액을 이용하여 상기 폴리실리콘막(3)의 표면 상에 생성된 산화물을 제거하고, 이어서, 상기 결과물을 매우 묽은 HF 용액, 바람직하게는 500 : 1 내지 1,000 : 1의 HF 용액 내에 90 내지 110초 동안 디핑(dipping)시켜, 상기 산화물이 제거된 상기 폴리실리콘막(3)의 표면 상에 수소 패시베이션막(Hydrogen Passivation), 즉, 수소 이온이 풍부하게 함유된 패시베이션막(5)을 형성하고, 이어서, 상기 패시베이션막(5) 상에 텅스텐 실리사이드막(6)을 형성한다.
이후, 도시되지는 않았으나, 상기 텅스텐 실리사이드막(6), 패시베이션막(5) 및 폴리실리콘막(3)을 게이트 전극의 형태로 패터닝하여, 폴리실리콘막(3)과 텅스텐 실리사이드막(6)이 적층된 폴리사이드 구조의 게이트 전극을 형성한다.
상기에서, 수소 패시베이션막은 계면 접착 특성이 우수하므로, 폴리실리콘막과 텅스텐 실리사이드막간의 계면 접착 특성을 향상시킬 수 있다. 또한, 상기 수소 패시베이션막은 그 막질이 치밀하기 때문에, 후속에서 수행되는 열 공정시, 또는, 텅스텐 실리사이드막의 형성시, 상기 텅스텐 실리사이드막에 함유된 불소(F) 이온이 폴리실리콘막과 게이트 절연막의 계면으로 확산되는 것을 방지할 수 있고, 이에 따라, 게이트 절연막의 특성 저하를 방지할 수 있게 됨으로써, 결과적으로는, 소자 특성의 저하를 방지할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 폴리실리콘막을 묽은 HF 용액에 디핑시키는 것을 통해, 상기 폴리실리콘막의 표면 상에 친수성이고, 그리고, 막질이 치밀한 수소 패시베이션막을 형성시킴으로써, 상기 폴리실리콘막과 후속에서 형성되는 텅스텐 실리사이드막간의 계면 접착 특성을 향상시킬 수 있고, 특히, 텅스텐 실리사이드막 내에 함유된 불소(F) 이온이 폴리실리콘막과 게이트 절연막의 계면으로 확산되는 것을 방지할 수 있게 됨에 따라, 상기 게이트 절연막의 신뢰성은 물론, 소자의 신뢰성도 확보할 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (9)
- 폴리사이드 구조의 게이트 전극을 얻기 위한 반도체 소자의 제조방법으로서, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 결과물을 묽은 HF 용액에 소정 시간 동안 디핑시키는 것에 의해, 상기 게이트 전극용 폴리실리콘막의 표면 상에 수소 이온이 풍부하게 함유된 불순물 확산 방지용 패시베이션막을 형성하는 단계; 및 상기 불순물 확산 방지용 패시베이션막 상에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극용 폴리실리콘막을 형성하는 단계는, 상기 게이트 절연막 상에 비도핑된 폴리실리콘막을 증착하는 단계; 및 상기 폴리실리콘막 내에 인(P)을 도핑하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 인(P)을 도정하는 단계는, 포클(POCl3) 공정 으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 포클 공정을 수행한 후, 상기 폴리실리콘막의 표면 상에 생성되는 소정의 산화물을 제거하는 단계를 추가로 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 산화물을 제거하는 단계는, 10 : 1 내지 100 : 1의 HF로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 묽은 HF 용액은, 500 : 1 내지 1,000 : 1의 비율로 희석된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 디핑 시간은, 90 내지 110초 정도로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 금속 실리사이드막을 형성하기 위한 금속은, 전이 금속의 그룹으로부터 선택되는 하나의 금속인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960063522A KR100272653B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체 소자의 제조방법 |
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| KR1019960063522A KR100272653B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체 소자의 제조방법 |
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| KR19980045340A KR19980045340A (ko) | 1998-09-15 |
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| KR1019960063522A KR100272653B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체 소자의 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012033299A2 (ko) * | 2010-09-06 | 2012-03-15 | 주식회사 유진테크 | 반도체 소자의 제조 방법 |
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| KR950001904A (ko) * | 1993-06-25 | 1995-01-04 | 김주용 | 게이트전극 형성방법 |
| KR950034629A (ko) * | 1994-05-07 | 1995-12-28 | 김주용 | 반도체 소자의 게이트 전극 형성방법 |
-
1996
- 1996-12-10 KR KR1019960063522A patent/KR100272653B1/ko not_active IP Right Cessation
Patent Citations (2)
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| US8937012B2 (en) | 2010-09-06 | 2015-01-20 | Eugene Technology Co., Ltd. | Production method for semiconductor device |
Also Published As
| Publication number | Publication date |
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