KR100270249B1 - 에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법 - Google Patents

에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법 Download PDF

Info

Publication number
KR100270249B1
KR100270249B1 KR1019970004442A KR19970004442A KR100270249B1 KR 100270249 B1 KR100270249 B1 KR 100270249B1 KR 1019970004442 A KR1019970004442 A KR 1019970004442A KR 19970004442 A KR19970004442 A KR 19970004442A KR 100270249 B1 KR100270249 B1 KR 100270249B1
Authority
KR
South Korea
Prior art keywords
etching
layer
tungsten
photoresist
reaction product
Prior art date
Application number
KR1019970004442A
Other languages
English (en)
Other versions
KR970063521A (ko
Inventor
히데유끼 쇼지
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970063521A publication Critical patent/KR970063521A/ko
Application granted granted Critical
Publication of KR100270249B1 publication Critical patent/KR100270249B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/963—Removing process residues from vertical substrate surfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

실리콘 산화물층상의 고융점 금속층은 SF6, Cl, 및 CO 를 함유하는 에칭 가스에 노출되어 패터닝되고, F 라디칼과 Cl 라디칼은 고융점 금속을 효과적으로 에칭하며, CO 가스의 반응 생성물은 건식 에칭이 횡방향으로 진행하지 않도록 하여 양호한 이방성, 높은 에칭 속도 및 실리콘 산화물에 대한 높은 선택비의 건식 에칭을 성취할 수 있다.

Description

에칭 속도, 이방성, 및 실리콘 산화물에 대한 선택비가 개선된 고융점 금속층을 패터닝하기 위한 건식 에칭 방법{METHOD OF DRY ETCHING FOR PATTERNING REFRACTORY METAL LAYER IMPROVED IN ETCHING RATE, ANISOTROPY AND SELECTIVITY TO SILICON OXIDE}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 특히, 고융점 금속층을 패터닝하는 건식 에칭 방법에 관한 것이다.
초고집적화는 회로 구성 성분을 접속하는 다층 배선 구조를 가지며, 텅스텐은 층간 절연층상의 배선과 콘택트 홀 내의 플러그로서 사용된다. 또한, 텅스텐은 광차폐 특성과 같은 양호한 특성이 있으며 텅스텐층은 전하 결합 소자 (CCD) 등의 반도체 고체 촬상 소자의 광차폐층으로서 제공된다.
텅스텐층 등의 고융점 금속층은 일반적으로 반응성 이온 에칭을 통해 패터닝된다. 반응성 이온 에칭에 사용되는 에칭 가스의 일반적인 예는 일본 특개평 1-248522 에 개시되어 있다. 이 공보에는 2 단계의 건식 에칭을 제안하고 있다. 제 1 단계는 SF6/CCl3F 의 혼합 가스를 사용하고, 제 2 단계는 CCl3F/N2의 혼합 가스를 사용하여 수행된다. 2 단계 건식 에칭은 높은 에칭 속도와 횡방향으로의 에칭이 적은 고정밀도의 패터닝이 가능하다.
일본 특개평 7-130709 호는 텅스텐층에 사용되는 다른 에칭 가스를 제안하고 있다. 에칭 가스는 SF6/Cl2/O2이고, 실리콘 산화막에 대한 선택비를 15 로 높게 할 수 있다.
T. Maruyama 등의 "Tungsten etching using an electron cyclotron resonance plasma", J. Vac, Sci, Technol. A13(3), p810 내지 p814 (1995년 5월/6월) 은 전자 사이클로트론 공진 플라즈마 에칭 시스템의 텅스텐에 사용되는 SF6/C4F8을 제안하고 있다. 이 방법에 의하면, 측면 에칭의 양을 감소시킨다.
일본 특개평 5-136102 는 텅스텐에 사용되는 다른 에칭 가스를 사용하는 것을 제안하고 있다. 에칭 가스로는 CO 또는 CO2를 사용하고 높은 선택비를 성취할 수 있다.
그러나, 종래의 에칭 가스는 다음과 같은 문제점을 갖는다. 2 단계의 에칭에 사용되는 종래의 에칭 가스는 "프레온" 으로 알려진 클로로플루오르 카아본을 함유한다. 프레온은 성층권의 오존을 파괴하므로 미래에는 사용하지 않는다. 그러므로, 텅스텐의 건식 에칭을 위하여 일본 특개평 1-248522 에 개시된 에칭 가스를 이용하는 것은 불가능하다.
일본 특개평 7-130709 에 개시된 종래의 에칭 가스는 이방성이 되지 않는다. 두께가 0.5 미크론인 텅스텐층을 에칭 가스를 사용하여 패터닝하면, 에칭은 0.1 미크론만큼 횡방향으로 진행한다. 그러므로, 이 방법은 마이크로 패터닝에 적합하지 않다.
T. Maruyama 에 의해 제안된 종래의 에칭 가스는 실리콘 산화물에 대한 선택비가 작다. 전하 결합 소자의 광차폐층으로서 텅스텐층을 얇은 실리콘 산화물위에 놓으면, 에칭 가스는 전하 결합 장치에 손상을 입히기 쉬우며 생산 수율을 저하시키기 쉽다.
마지막으로, 일본 특개평 5-136102 에 개시된 에칭 가스는 에칭 속도가 낮다. 에칭 속도의 범위는 800 옹스트롬/분 내지 1000 옹스트롬/분 사이이다. 그러므로, 종래의 에칭 가스는 건식 에칭 기술의 생산성을 저하시키는 문제점이 있다.
그러므로, 본 발명의 목적은 소량의 횡방향 에칭 하에서 에칭 속도 및 실리콘 산화물에 대한 선택비가 향상된 고융점 금속층을 패터닝하기 위한 건식 에칭의 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명은 에칭 가스로서 SF6/Cl2/CO 의 혼합 가스를 제안한다.
도 1a 내지 도 1c 는 본 발명에 의한 건식 에칭 방법의 순서를 나타내는 단면도.
도 2 는 본 발명에 의한 방법에 사용되는 협소 갭 평행판 반응 에칭 시스템을 나타내는 개략도.
도 3 은 에칭 가스 내에 함유된 CO 의 유량과 에칭 속도 및 텅스텐과 실리콘 산화물 사이의 선택비를 나타내는 그래프.
도 4 는 측면상의 반응 생성물의 두께와 CO 의 유량 사이의 관계를 나타내는 그래프.
도 5a 내지 도 5c 는 본 발명에 의한 건식 에칭의 다른 방법의 순서를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 실리콘 산화물층
3 : 텅스텐층 4 : 포토레지스트 에칭 마스크
7 : 협소 갭 평행판 반응성 이온 에칭 시스템
7a : 하부 전극 7b : 상부 전극
7c : 반응 챔버 7d : 에칭 가스선
7e : 매칭 박스 7f : RF 전원
본 발명에 의하면, a) 고융점 금속층을 갖는 다층 구조를 준비하는 단계와, b) 고융점 금속층을 SF6,Cl2, Co 를 함유하는 에칭 가스에 노출시켜 고융점 금속층을 에칭하는 단계를 구비하는 고융점 금속층을 건식 에칭하는 방법을 제공하는 것이다.
다층 구조는 상기 b) 단계 후에 SF6Cl2와 O2를 함유하는 에칭 가스에 노출될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 건식 에칭 방법의 특징 및 이점에 대하여 상세히 설명한다.
제 1 실시예
도 1a 내지 도 1c 는 본 발명을 실시하는 건식 에칭 방법을 나타낸다. 먼저, 반도체 기판 (1) 을 준비하고, 그 위에 실리콘 산화물층 (2) 을 형성한다. 그 후, 스퍼터링을 사용하여 실리콘 산화물층 (2) 의 전체 표면상에 4000 옹스트롬의 두께로 텅스텐을 증착함으로써 텅스텐층 (3) 을 형성한다.
텅스텐층 (3) 의 전체 표면상에 포토레지스트 용액을 분사한 후 베이킹하여 포토레지스트층이 텅스텐층 (3) 을 피복하도록 한다. 패턴 이미지가 광학적으로 포토레지스트층에 전사되고 현상된다. 그 후, 포토레지스트층은 텅스텐층 (33) 상의 포토레지스트 에칭 마스크 (4) 로 패터닝한다. 결과적으로 발생된 반도체 구조는 도 1a 에 나타내었다.
다음으로, 협소 갭 평행판 반응성 이온 에칭 시스템 (7) 의 하부전극 (7a) 상에 반도체 구조가 배치된다. 도 1a 에 도시된 반도체 구조는 도 2 의 "SC" 로 나타내었다. 하부 전극 (7a) 은 반응 챔버 (7c) 내의 상부 전극 (7b) 에 대향하며 에칭 가스선 (7d) 은 반응 챔버 (7c) 에 접속되어 있다. 상부 전극 (7b) 은 매칭 박스 (7e) 를 통해 RF 전원 (7f) 에 접속되고, 하부 전극 (7a) 은 접지된다.
반응성 에칭은 다음과 같은 조건하에서 수행된다. SF6의 유량, Cl2의 유량, CO 의 유량은 각각 200 sccm, 10 sccm, 및 50 sccm 이고, 반응 챔버 (7c) 는 250 mTorr 로 유지된다. RF 전원 (7f) 의 전력 밀도는 0.55 W/cm2로 조절되고, 전극 (7a, 7b) 사이의 갭은 0.8 cm 이다.
에칭 가스의 SF6와 Cl2은 텅스텐층 (3) 에 F 라디칼과 Cl 라디칼을 공급하고, F 라디칼과 Cl 라디칼은 텅스텐층 (3) 을 에칭한다. 이것은 높은 에칭 속도를 초래한다. CO 는 카아본 시스템 내에 반응 생성물을 발생시킨다. 텅스텐 (3) 의 측면상에 반응 생성물이 증착되어 텅스텐은 F 라디칼과 Cl 라디칼로부터 보호된다. 이 때문에, 건식 에칭은 수직적으로 진행한다. 그러나, 반응 생성물은 횡방향으로 건식 에칭이 진행하지 않도록 한다. 에칭 가스는 실리콘 산화물에 대하여 15 의 선택비를 성취한다.
반응성 에칭은 실리콘 산화물층 (2) 이 노출될 때까지 계속된다. 704 나노미터에서 F 라디칼에 기인한 발광 파장을 감시함으로써 종점을 검출할 수 있다. 704 나노미터에서의 발광 강도가 급격히 증가되면, 실리콘 산화물층 (2) 의 표면이 에칭 가스에 노출되어 제조업자는 건식 에칭이 종점에 도달한 것을 인식할 수 있다.
관통홀 (3a) 이 텅스텐층 (3) 에 형성되고 관통홀 (3a) 을 정의하는 측면은 도 1b 에 나타낸 바와 같이 반응 생성물 (5) 로 피복되어 있다.
마지막으로, 반도체 구조가 산소 플라즈마에 노출되고, 포토레지스트 마스크 (4) 와 반응 생성물 (5) 은 도 1c 에 나타낸 바와 같이 제거된다.
본 발명자는 에칭 가스를 평가하였다. SF6의 유량과 Cl2의 유량은 200 sccm 과 10 sccm 으로 고정되고, CO 의 유량은 변화한다. 반응 챔버 (7c) 는 250 mTorr 로 조절되고, RF 전원 (7f) 은 0.55 W/cm2로 조절된다. 텅스텐의 에칭 속도와 실리콘 산화물의 에칭 속도는 각각 선 (PL1 및 PL2) 으로 나타내었다. 선택비는 선 (PL3) 에 의해 나타낸 바와 같이 50 sccm 의 CO 의 유량에서 최대화되고 약 15 가 된다. 50 sccm 에서의 에칭 속도는 매우 크며, 높은 에칭 속도는 건식 에칭의 생산성을 개선시킨다.
그러나, CO 가스가 100 sccm 을 초과하면, 텅스텐의 에칭 속도는 감소한다. 150 sccm 에서의 텅스텐의 에칭 속도는 400 옹스트롬/분이다. 이 때문에, CO 의 최대 유량은 100 sccm 이다. 반면에, CO 가스가 50 sccm 미만이면, 반응 생성물의 부족에 의해 선택비가 감소한다. 이 때문에, CO 최소 유량비는 20 sccm 이므로 측면 에칭을 억제한다. 그러므로, 높은 선택비와 텅스텐의 높은 에칭 속도는 CO 가스의 유량비를 적절히 조절함으로써 성취된다.
본 발명자는 추가적으로 Cl2의 유량비의 영향을 평가하였다. 본 발명자는 SF6의 유량을 200 sccm 으로 고정하고, Cl2의 유량과 CO 의 유량을 변화시킨다. Cl2의 유량이 5 sccm 과 15 sccm 사이이면, 에칭 속도와 선택비는 선 (PL1, PL2, 및 PL3) 에 의해 가리킨 것과 거의 동일하다.
본 발명자는 추가적으로 CO 의 유량에 대하여 반응 생성물 (5) 의 두께를 측정하였다. SF6의 유량과 Cl2의 유량은 200 sccm 과 10 sccm 으로 고정되고, 반응 챔버 (7c) 는 250 mTorr 로 조절된다. RF 전력 밀도는 0.55 W/cm2로 조절된다. 반응 생성물 (5) 의 두께는 선 (PL4) 에 의해 나타낸 바와 같이 CO 의 유량과 함께 증가한다. 반응 생성물 (5) 은 20 sccm 에서 0.012 미크론이며, 50 sccm 에서 0.05 미크론이며, 100 sccm 에서 0.12 미크론이다. 그러므로, 본 발명자는 반응 생성물이 CO 가스로부터 발생하는 것을 확인하였다.
본 발명자는 SF6, Cl2, 및 CO 사이의 유량의 바람직한 비율은 20 : 0.5-1.5 : 2-10 임을 확인하였다.
상술한 바와 같이, SF6, Cl2, 및 CO 의 에칭 가스는 높은 에칭 속도, 양호한 이방성, 및 실리콘 산화물에 대한 높은 선택비를 성취할 수 있다.
제 2 실시예
도 5a 내지 도 5c 는 본 발명을 실시하는 건식 에칭 방법의 다른 순서를 나타낸다. 반도체 기판 (10) 을 준비하고, 두꺼운 필드 산화층 (도시 생략) 을 반도체 기판 (10) 의 주면 상에 선택적으로 성장시킨다. 두꺼운 필드 산화층은 복수의 액티브 영역을 정의하고, 복수의 액티브 중 1 개는 필드 효과 트랜지스터 (11) 로 할당된다.
얇은 게이트 산화물층 (11a) 은 액티브 영역상에서 열적으로 성장하고, 폴리실리콘층은 얇은 게이트 산화물층 (11a) 상에 증착된다. 포토레지스트 에칭 마스크 (도시 생략) 는 폴리실리콘층상에 설치되고, 폴리실리콘층과 얇은 게이트 산화층 (11a) 은 선택적으로 에칭되어 게이트 전극 (11b) 을 형성한다. 도펀트 불순물이 게이트 전극 (11b) 과의 자기 정렬 방법으로 액티브 영역에 주입되어 액티브 영역에 소오스 및 드레인 영역 (도시 생략) 을 형성한다.
실리콘 산화물을 구조의 전체 표면에 증착하여 층간 절연층 (!2) 을 형성한다. 스퍼터링을 사용하여 텅스텐을 층간 절연층 (12) 상에 증착하여, 층간 절연층 (12) 위에 텅스텐층 (13) 이 형성된다.
다음으로, 포토레지스트 용액을 텅스텐층 (13) 의 전체 표면에 분사하고, 베이킹하여 포토레지스트층을 형성한다. 상부 배선용 패턴 이미지는 포토레지스트층에 광학적으로 전사되고, 잠상이 포토레지스트층에 형성된다. 잠상은 현상액으로 현상되고, 포토레지스트층은 도 5a 에 나타낸 바와 같이 포토레지스트 에칭 마스크 (14) 로 패터닝된다.
도 5a 에 나타낸 반도체 구조가 도 2 에 나타낸 바와 같이 협소 갭 평행판 반응성 이온 에칭 시스템에 배치되고, SF6, Cl2, 및 CO 가 함유된 에칭 가스를 이용하여 제 1 단계 에칭이 수행된다. 제 1 단계 에칭의 에칭 조건은 다음과 같다. SF6의 유량, Cl2의 유량, 및 CO 의 유량은 각각 200 sccm, 10 sccm, 및 100 sccm 이다. 반응 챔버 (7c) 는 250 mTorr 에서 유지되고, RF 전력 밀도는 0.55 W/cm2이다. 전극 (7a 및 7b) 사이의 갭은 0.8 cm 이다.
제 2 단계 에칭의 에칭 가스는 실리콘 산화물에 대해 약 20 의 높은 선택비를 성취하며, 층간 절연층 (12) 은 손상되지 않는다. 더욱이, 반응 생성물이 제 2 단계 에칭의 에칭 가스로부터 발생하지 않으며, 제 2 단계 에칭은 횡방향으로 진행한다. 제 2 단계의 에칭은 등방성에 근접한다. 결과적으로, 제 2 단계 에칭의 에칭 가스는 잔여의 텅스텐 부분 (13a) 을 완전히 제거한다. 그 결과의 구조는 도 5c 에 나타내었다.
마지막으로, 포토레지스트 에칭 마스크 (14) 는 황산 및 과산화수소의 혼합물에 노출된다. 혼합물은 포토레지스트 에칭 마스크 (14) 와 반응 생성물 (15) 을 제거한다.
상술한 바왁 같이, 제 1 단계의 에칭 가스는 CO 가스로부터 반응 생성물 (15) 을 발생하고, 반응 생성물은 포토레지스트 에칭 마스크 (14) 아래의 텅스텐을 F 라디칼과 Cl 라디칼로부터 보호하여 제 1 단계 에칭 이방성을 형성한다. 결과적으로, 포토레지스트 에칭 마스크 (14) 의 패턴은 텅스텐층 (13) 에 정확하게 전사된다. 그러나, 이방성 에칭은 층간 절연층 (12) 의 단차부 (12a) 에 잔여의 텅스텐 부분 (13a) 을 남긴다. 제 2 단계의 에칭 가스는 등방성에 의해 단차부 (12a) 로부터 잔여의 텅스텐 부분을 제거한다. 2 개의 에칭 단계에서의 에칭 가스는 실리콘 산화물에 대한 높은 선택비를 성취하고, 층간 절연막이 손상되지 않는다.
본 발명의 특정 실시예에 대하여 설명하였지만, 본 기술에 숙련된 자는 본 발명의 범위를 벗어나지 않는 한도 내에서 다양한 변형과 변경이 가능하다.
예를 들어, 본 발명의 에칭 가스는, 예를 들어, 티타늄 및 몰리브덴 등의 다른 고융점 금속을 패터닝하는데 사용할 수 있다.

Claims (10)

  1. a) 텅스텐층 (3;13) 을 갖는 다층 구조를 준비하는 단계와,
    b) 상기 텅스텐층 (3;13) 을 에칭 가스에 노출시켜 상기 텅스텐층을 에칭하는 단계를 구비하고,
    상기 에칭 가스는 SF6, Cl2, 및 CO 를 포함하는 것을 특징으로 하는 텅스텐층의 건식 에칭 방법.
  2. 제 1 항에 있어서,
    상기 다층 구조는 상기 텅스텐층 (3;13) 의 하부에 놓인 실리콘 산화물층 (2;12) 을 더 구비하는 것을 특징으로 하는 건식 에칭 방법.
  3. c) 텅스텐층 (3;13) 을 갖는 다층 구조를 준비하는 단계와,
    d) 상기 텅스텐층 (3;13) 을 에칭 가스에 노출시켜 상기 텅스텐층을 에칭하는 단계를 구비하고,
    상기 에칭 가스는 SF6, Cl2, 및 CO 를 포함하며, SF6, Cl2, 및 CO 사이의 유량비는 20 : 0.5-1.5 : 2-10 인 것을 특징으로 하는 건식 에칭 방법.
  4. 제 1 항에 있어서,
    상기 a) 단계와 상기 b) 단계 사이에 상기 텅스텐층 (3;13) 상의 포토레지스트층을 포토레지스트 에칭 마스크 (4;14) 로 패터닝하는 단계를 더 구비하여 상기 CO 로부터 발생된 반응 생성물층 (5;15) 은 상기 포토레지스트 에칭 마스크 (4;14) 아래의 상기 텅스텐층 (3;13) 의 부분을 상기 SF6와 상기 Cl2로부터 발생된 라디칼로부터 보호하는 것을 특징으로 하는 건식 에칭 방법.
  5. 제 4 항에 있어서,
    상기 b) 단계 후에 상기 포토레지스트 에칭 마스크 (4;14) 와 상기 반응 생성물층 (5;15) 을 제거하는 단계를 더 구비하는 것을 특징으로 하는 건식 에칭 방법.
  6. 제 5 항에 있어서,
    상기 포토레지스트 에칭 마스크 (4) 와 상기 반응 생성물층 (5) 의 제거는 상기 포토레지스트 에칭 마스크와 상기 반응 생성물층을 산소 플라즈스마에 노출시킴으로써 성취되는 것을 특징으로 하는 건식 에칭 방법.
  7. 제 1 항에 있어서,
    상기 b) 단계 후에, c) 상기 다층 구조를 SF6, Cl2, 및 O2를 함유하는 에칭 가스에 노출하는 단계를 더 구비하는 것을 특징으로 하는 건식 에칭 방법.
  8. 제 7 항에 있어서,
    상기 a) 단계와 상기 b) 단계 사이에 상기 텅스텐층 (13) 상의 포토레지스트층을 포토레지스트 에칭 마스크 (14) 로 패터닝하는 단계를 더 구비하여 상기 CO 로부터 발생된 반응 생성물층 (15) 은 상기 포토레지스트 에칭 마스크 (14) 아래의 상기 텅스텐층 (13) 의 부분을 상기 SF6와 상기 Cl2로부터 발생된 라디칼로부터 보호하는 것을 특징으로 하는 건식 에칭 방법.
  9. 제 8 항에 있어서,
    상기 c) 단계 후에 상기 포토레지스트 에칭 마스크 (14) 와 상기 반응 생성물층 (15) 을 제거하는 단계를 더 구비하는 것을 특징으로 하는 건식 에칭 방법.
  10. 제 9 항에 있어서,
    상기 포토레지스트 에칭 마스크 (14) 와 상기 반응 생성물층 (!5) 의 제거는 상기 포토레지스트 에칭 마스크와 상기 반응 생성물층을 황산과 과산화수소의 혼합물에 노출시킴으로써 성취되는 것을 특징으로 하는 건식 에칭 방법.
KR1019970004442A 1996-02-16 1997-02-14 에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법 KR100270249B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8028891A JP3028927B2 (ja) 1996-02-16 1996-02-16 高融点金属膜のドライエッチング方法
JP96-28891 1996-02-16

Publications (2)

Publication Number Publication Date
KR970063521A KR970063521A (ko) 1997-09-12
KR100270249B1 true KR100270249B1 (ko) 2000-10-16

Family

ID=12261028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004442A KR100270249B1 (ko) 1996-02-16 1997-02-14 에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법

Country Status (4)

Country Link
US (1) US5853602A (ko)
EP (1) EP0790643A3 (ko)
JP (1) JP3028927B2 (ko)
KR (1) KR100270249B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880746B1 (ko) 2006-03-29 2009-02-02 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법, 플라즈마 에칭 장치, 컴퓨터 기억매체 및 처리 레시피가 기억된 기억 매체

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223615A (ja) * 1997-02-12 1998-08-21 Nitto Denko Corp レジスト材と側壁保護膜との一括除去方法
JP3695184B2 (ja) * 1998-12-03 2005-09-14 松下電器産業株式会社 プラズマエッチング装置およびプラズマエッチング方法
US6579805B1 (en) 1999-01-05 2003-06-17 Ronal Systems Corp. In situ chemical generator and method
JP3803523B2 (ja) * 1999-12-28 2006-08-02 株式会社東芝 ドライエッチング方法及び半導体装置の製造方法
US7084066B1 (en) * 2000-07-03 2006-08-01 Cypress Semiconductor Corporation Method of uniformly etching refractory metals, refractory metal alloys and refractory metal silicides
US6440870B1 (en) 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6423644B1 (en) * 2000-07-12 2002-07-23 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6461974B1 (en) * 2000-10-06 2002-10-08 Lam Research Corporation High temperature tungsten etching process
US6479396B1 (en) * 2001-02-28 2002-11-12 Infineon Technologies Richmond, Lp Dry polymer and oxide veil removal for post etch cleaning
US7375035B2 (en) 2003-04-29 2008-05-20 Ronal Systems Corporation Host and ancillary tool interface methodology for distributed processing
JP2004332045A (ja) * 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
US7429714B2 (en) * 2003-06-20 2008-09-30 Ronal Systems Corporation Modular ICP torch assembly

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
JPH0680644B2 (ja) * 1988-03-29 1994-10-12 日本電気株式会社 高融点金属配線層の形成方法
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JPH0590225A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JPH05136102A (ja) * 1991-11-14 1993-06-01 Sanyo Electric Co Ltd 高融点金属膜のエツチング方法
JP2864967B2 (ja) * 1993-11-01 1999-03-08 日本電気株式会社 高融点金属膜のドライエッチング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880746B1 (ko) 2006-03-29 2009-02-02 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법, 플라즈마 에칭 장치, 컴퓨터 기억매체 및 처리 레시피가 기억된 기억 매체

Also Published As

Publication number Publication date
EP0790643A3 (en) 1999-03-17
KR970063521A (ko) 1997-09-12
US5853602A (en) 1998-12-29
JPH09223686A (ja) 1997-08-26
EP0790643A2 (en) 1997-08-20
JP3028927B2 (ja) 2000-04-04

Similar Documents

Publication Publication Date Title
US5880035A (en) Dry etching method
JP2574094B2 (ja) エッチング方法
KR100270249B1 (ko) 에칭속도,이방성,및실리콘산화물에대한선택비가개선된고융점금속층을패터닝하기위한건식에칭방법
US5188980A (en) Inert gas purge for the multilayer poly gate etching improvement
KR20040017805A (ko) 유기 반사방지 코팅（ａｒｃ）층의 에칭 방법
JPS6252455B2 (ko)
KR100291154B1 (ko) 폴리사이드막의드라이에칭방법
JP2913936B2 (ja) 半導体装置の製造方法
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
JP2001237218A (ja) 半導体装置の製造方法
JP3361918B2 (ja) 半導体集積回路装置の微細ホールの形成方法
US6787475B2 (en) Flash step preparatory to dielectric etch
JP4335441B2 (ja) 有機反射防止膜のエッチングプロセス
JPH1126578A (ja) 微細接続孔の形成方法
JPS61185928A (ja) パタ−ン形成法
US7078160B2 (en) Selective surface exposure, cleans, and conditioning of the germanium film in a Ge photodetector
JP2907314B2 (ja) 半導体装置の製造方法
JP3445584B2 (ja) 反射防止膜のエッチング方法
JPH10261627A (ja) 半導体装置の製造方法
JP3570903B2 (ja) 半導体装置の製造方法
KR100439844B1 (ko) 반도체 소자의 금속배선 형성 후의 감광막 제거방법
JP3104298B2 (ja) ドライエッチング方法
KR19990045272A (ko) 실리콘 산화막으로부터실리콘 질화막을 선택적으로 식각하기 위한 방법
JP2003282853A (ja) 固体撮像装置、半導体装置の製造方法及び固体撮像装置の製造方法
JP3331065B2 (ja) 半導体デバイスのコンタクトホール形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee