KR100263580B1 - 그래픽 화상 표시 장치 및 방법 - Google Patents

그래픽 화상 표시 장치 및 방법 Download PDF

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Abstract

그래픽 화상 표시 장치는 표시 처리부 및 라인 버퍼부로 이루어진다. 표시 처리부는 다수 그래픽 화상의 본래 그래픽 데이터를 저장하는 그래픽 ROM 이 제공된다. 표시 처리부는 그래픽 처리 제어 정보로부터 공급된 CPU I/F 신호에대응하는 그래픽 ROM 으로부터 그래픽 화상의 본래 그래픽 데이터를 판독하고, CPU I/F 신호에 따라 본래 그래픽 데이터를 처리하고, 표시 그래픽 데이터를 출력한다. 라인 버퍼부는 표시 화면의 라인상에 표시될 표시 그래픽 데이터를 일시적으로 저장한다. 표시 처리부는 메쉬 패턴 생성 수단 및 라인 버퍼 기입 제어 수단을 포함한다. 메쉬 패턴 생성 수단은 메쉬 효과 유무 신호에 따라 표시 그래픽 데이터에 부뎐될 메쉬 패턴의 마스킹 정보를 포함한다. 라인버퍼 기입 제어 수단은 메쉬 신호에 따른 라인 버퍼부에 표시 그래픽 데이터를 저장시 기입의 온/오프를 제어함으로서, 메쉬 효과가 표시 그래픽 데이터에 부여되고 메쉬 효과 표시가 실현된다. 상기 장치에 따르면, 방대한 양의 그래픽 데이터에 대한 대비 및 대용량 그래픽 ROM 이 없이도, 메쉬 효과 그래픽의 오버랩 표시가 가능하고 표시 그래픽의 과도가 자연스럽게 실행될 수 있다.

Description

그래픽 화상 표시 장치 및 방법
본 발명은 그래픽 화상을 표시하기 위한 장치 및 방법에 관한 것으로, 특히, 그래픽 화상의 고속 치환이 요구되는 게임기등에 적합한 그래픽 화상을 표시하기 위한 장치 및 방법에 관한 것이다.
근래에, 컴퓨터 게임기로 게임을 하는 컴퓨터의 복잡도와 이점에 따르면, 컴퓨터 게임의 사용자에게 효과적으로 표상하기 위해서, 그래픽 화상 표시 장치에 그랙픽 화상 표시시 여러 종류의 특수 효과를 실행하는 기능이 요구되기 시작했다. 특수 효과중에는, 그래픽 화상이 다른 그래픽 화상으로 치환되는 경우 실행되는 페이드인 (fade-in) / 페이드아웃(fade-out)과 같은 강조 표시시 이용되는 "메쉬 효과" 가 있다. 메쉬 효과 표시에서는, 다른 그래픽 화상으로 치환될 표시 화상상의 영역을 메쉬 (mesh) 에 의해서 작은 요소로 분할시키고, 메쉬의 선택된 요소를 점멸시키거나, 또는 초기 그래픽 화상을 메쉬 효과 표시를 통해 다른 그래픽 화상과 자연스럽게 치환시킨다.
도 1 은 메쉬 효과의 예를 도시한 개략적인 도면이다. 그래픽 화상 (01) 에 대한 메쉬 효과 표시 (02-09) 를 도 1 에 도시한다. 간략화된 예로서, 도 1 의 그래픽 화상은 16 × 16 픽셀로 이루어지고, 모든 픽셀은 블랙의 휘도 레벨이다. 메쉬 효과 표시 (02 및 03) 에서, 블랙 레벨 및 화이트 레벨은 X 방향 및 Y 방향인 양방향으로 선택적으로 표시된다. 메쉬 효과 표시 (03) 는 메쉬 효과 표시 (02) 의 반전이다. 메쉬 효과 표시 (04 및 06) 에서, 블랙 레벨 및 화이트 레벨은 Y 방향으로 선택적으로 표시되고 동일 레벨이 X 방향으로 표시됨으로서, X 방향의 블랙 및 화이트 스트라이프 (stripe) 가 표시된다. 메쉬 효과 표시 (06) 는 메쉬 효과 표시 (04) 의 반전이다. 메쉬 효과 표시 (08 및 09) 에서, 메쉬 레벨 및 화이트 레벨은 X 방향으로 선택적으로 표시되고, 동일 레벨이 Y 방향으로 표시됨으로서, Y 방향의 블랙 및 화이트 스트라이프가 표시된다. 패시 효과 표시 (09) 는 메쉬 효과 표시 (08) 의 반전이다. 메쉬 효과 표시 (05 및 07) 에서, 3 개의 화이트 레벨 및 블랙 레벨로 이루어진 단위는 양방향인 X 방향 및 Y 방향으로 반복된다. 각 블랙 레벨 픽셀은 그래픽 화상의 치환에서 이웃하는 픽셀로 이동된다. 메쉬 효과 표시 (07) 는 메쉬 효과 표시 (05) 의 반전이다.
도 2 는 메쉬 효과 표시의 기능의 예를 도시한 개략적인 도면이다. 도 2 에서, 그래픽 화상의 치환에서 문자 "B" (그래픽 (G4)) 는 문자 "A" (그래픽 (G7)) 로 치환된다. 우선, 메쉬 효과가 문자 "B" (그래픽 (G4)) 의 표시 영역 (G6) 에 실행되어, 문자 "B" (그래픽 (G4)) 는 문자 "B" 의 메쉬 효과 표시인 그래픽 (G5) 을 통해 문자 "B" (그래픽 (G4)) 가 점차적으로 사라진다 (페이드아웃). 계속해서, 문자 "A" (그래픽 (G7)) 는 동리 표시 영역 (G6) 에 점차적으로 나타난다 (페이트인). 메쉬 효과 표시에 의한 페이드인/페이드아웃의 변화 형태로서, 이하의 3 가지 형태의 방법이 가능하다. 첫번째 방법으로서, 문자 "B" (그래픽 (G4)), 그래픽 (G6), 즉, 문자 "B" 의 메쉬 효과 표시, 및 문자 "A" (그래픽 (G7)) 를 하나씩 표시하는 것이다. 두번째 방법으로서, 문자 "B"(그래픽 (G4)), 그래픽 (G8), 즉, 문자 "A" 의 메쉬 효과 표시, 및 문자 "A" (그래픽 (G7)) 을 하나씩 표시하는 것이다. 세번째 방법으로서, 문자 "B"(그래픽 (G4)), 그래픽 (G5), 즉, 문자 "B" 의 메쉬 효과 표시, 그래픽 (G8), 즉, 문자 "A" 의 메쉬 효과 표시, 및 문자 "A" (그래픽 (G4)) 를 하나씩 표시하는 것이다.
도 3 은 그래픽 화상 표시의 예를 도시한 개략도이다. 이하에서는, 도 3 에 도시한 바와 같이 16 × 16 의 그래픽 크기를 예로서 이용한다. 각 그래프의 원점은 그래픽의 좌측 상부 코너에 설정된다. 원점으로부터 개시하는 X 방향 및 Y 방향의 어드레스 0(h)-F(h) 는 도 3 에 도시한 바와 같이 그래픽의 각 픽셀에 할당된다.
도 4 는 통상적인 종래 그래픽 화상 표시 장치의 구성을 도시한 블록도이다. 종래 그래픽 화상 표시 장치는 종래그래픽 화상 표시 장치를 이용한 게임기와 같은 도시하지 않은 시스템내에 또는 접속되어 장치되고, 시스템의 CPU 부는, 표시 그래픽에 대한 처리 정보를 포함한 CPU I/F 신호를 종래 그래픽 화상 표시 장치로 전송한다. 종래 그래픽 화상 표시 장치는 CPU I/F 신호 (S5) 에 따라 표시 처리를 실행하고 그래픽 표시 데이터를 출력하는 표시 처리부 (2), 및 표시 화면의 하나의 라인상에 표시될 그래픽 표시 데이터를 일시적으로 저장시키는 라인 버퍼부 (3)로 이루어진다.
표시 처리부 (2) 는 데이터 I/F 부 (21), 파라미터 RAM부 (22), FIFO 부 (23), 타이밍 생성부 (24), ROM 어드레스 계산부 (25), 그래픽 ROM 부 (26) 및 출력부 (27) 를 포함한다.
데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 를 수신하고, FIFO 부 입력 신호 (S4) 및 각 그래픽에 따른 파라미터 RAM 기입 신호 (S6) 를 출력한다.
파라미터 RAM 부 (22) 는 데이터 I/F 부 (21) 로부터 파라미터 RAM 기입 신호 (S6) 를 수신하고, 수신된 파라미터 RAM 기입 신호 (S6) 에 따라 각 그래픽 표시 파라미터를 저장한다. 파라미터 RAM 부 (22) 는 FIFO 부 (23) 으로부터 FIFO 부 출력 신호 (S10) 를 수신하고, 수신된 FIFO 부 출력 신호 (S10) 에 따라, ROM 원점 어드레스 신호 (S11), Y 좌표 원점 신호 (S12), 및 X 좌표 원점 신호 (S13) 를 출력한다.
FIFO 부 (23) 는 데이터 I/F 부 (21) 루부터 FIFO 부 입력 신호 (S4) 를 수신하고, 수신된 FIFO 부 입력 신호 (S4) 에 따른 파라미터 RAM 부 (22) 의 어드레스를 저장한다. FIFO 부 (23) 는 티이밍 생성부 (24) 로부터 FIFO 부 요구 신호 (S7) 를 수신하고, FIFO 부 요구 신호 (S7) 의 출력에 따른 FIFO 부 출력 신호 (S10) 를 출력하고, FIFO 부 출력 신호 (S10) 의 출력 후에, FIFO 부 emp 신호 (S8) 를 출력한다.
타이밍 생성부 (24) 는 종래 그래픽 화상 표시 장치를 이용하는 게임기와 같은 도시되지 않은 시스템으로부터 수직 동기 신호 (S3) 및 수평 동기 신호 (S2) 를 수신하고, 주사선의 수를 카운트하고, 주사선 카운트 신호 (S9) 를 출력한다.
또한, 타이밍 생성부 (S24) 도 FIFO 부 요구 신호 (S7) 및 표시 개시 신호 (S16) 를 출력한다.
ROM 어드레스 계산부 (25) 는 파라미터 RAM 부 (22) 로부터 ROM 원점 어드레스 신호 (S11) 및 Y 좌표 원점 신호 (S12) 를 수신 및 타이밍 생성 신호부 (24) 로부터 주사선 카운트 신호 (S9) 를 수신하고, 신호에 따른 ROM 어드레스를 계산하여, ROM 어드레스 신호 (S15) 를 출력한다.
그래픽 ROM 부 (26) 는 ROM 어드레스 계산부 (25) 로부터 ROM 어드레스 신호 (S15) 를 수신하고, 수신된 ROM 어드레스 신호 (S15) 에 따라 그래픽 데이터 신호 (S17) 를 출력한다.
출력부 (27) 는 종래 그래픽 화상 표시 장치를 이용한 도시되지 않은 시스템으로부터 클록 신호 (S1) 를 수신하고, 타이밍 생성부 (24) 로부터 표시 개시 신호 (S12) 를 수신한다. 출력부 (27) 는 클록 신호 (S1) 및 표시 개시 신호 (S16) 의 수신에 따라, 그래픽 데이터 신호 (S17) 및 X 좌표 원점 신호 (S13) 를 수신하고, 버퍼 데이터 신호 (S18), 라인 버퍼 기입 인에이블 신호 (S19), 및 라인 버퍼 어드레스 신호 (S20) 를 출력한다.
이하, 종래 그래픽 화상 표시 장치의 동작 및 방법을 설명한다. 도 5 는 파라미터 RAM 부 (22) 의 저장맵 (storage map) 을 도시한 개략도이다. 도 6 은 그래픽 ROM 부 (26) 의 저장맵을 도시한 개략도이다. 도 7 은 이하 각각 설명될 '한 화면 표시 주기', '그래픽 비표시 주기', 및 '그래픽 표시 주기' 인 표시 동작의 타이밍, 및 표시 화면의 각 라인의 표시 타이밍을 도시한 타이밍도이다. 도 8 은 표시 화면의 FD 라인의 표시 동작동안 각 신호의 타이밍을 표시한 타이밍도이다.
종래 그래픽 화상 표시 장치에 이용되는 알고리즘에서, 표준 표시에 그래픽을 표시하고, 메쉬 효과 표시에 그래픽을 표시하기 위해서, 표준 표시의 그래픽 및 메쉬 효과 표시의 그래픽이 독립적으로 취급된다. 각 그래픽에 대한 각 그래픽 데이터는 그래픽 데이터를 저장하기 위한 그래픽 ROM 부 (26) 에 있는 저장 영역에 각각 저장된다. 그리고, 그래픽의 표준 표시 및 메쉬 효과 표시는 그래픽 ROM 부 (26) 의 각 저장 영역을 할당함으로서 실현된다.
도 3 내지 도 6 에 따르면, 표시 화면 (G1) 은 1 × m 도트 (픽셀) 로 이루어지고, 예를들어 16 × 16 픽셀로 이루어지며 모든 픽셀이 블랙 레벨인 그래픽 (G2) 및 선택적으로 블랙 레벨과 화이트 레벨이 배열된 그래픽 (G3) 를 표시한다. 그래픽 (G2) 은 표시 화면 (G1) 상에 도 6 에 도시한 그래픽 ROM 데이터 (R1) 을 표시하고, 표시 화면 (G1) 의 좌표 (40(h),F6(h)) 에 그래픽 ROM 데이터 (R1) 의 좌측 상부 좌표 (0(h),0(h)) 에 위치시킴으로서 실현된다. 마찬가지로, 그래픽 (G3) 은 표시 화면 (G1) 상에 도 6 에 도시한 그래픽 ROM 데이터 (R2) 를 표시하고, 표시 화면 (G1) 의 좌표 (80(h),F0(h)) 에 그래픽 ROM 데이터 (R2) 의 좌측상부 원점 (0(h),0(h)) 을 위치 시킴으로서 실현된다. 그래픽의 각 라인의 그래픽 데이터는 도 6 에 나타낸 바와 같이 그래픽 ROM 부 (26) 의 각 어드레스에 저장된다. 말하자면, 도 6 에서, 그래픽 ROM 부 (26) 의 어드레스에서 그래픽 데이터의 MSB (최상위 비트) 는 그래픽의 한 라인의 우측단 픽셀에 대응하고, 어드레스에서 그래픽 데이터의 LSB (최하위 비트) 는 그래픽의 상기 라인의 좌측단 픽셀에 대응한다. 그리고, 그래픽 대이터 '1' 은 블랙 레벨 픽셀에 대응하고, 그래픽 데이터 '0' 은 화이트 레벨 픽셀에 대응한다. 예를들면, 그래픽 ROM 부 (26) 의 어드레스 10 (h) 에서, 그래픽 데이터 5555(h) (0101010101010101) 는 일련의 픽셀 'BWBWBWBWBWBWBWBW(B: 블랙, W: 화이트)' (그래픽 데이터의 MSB 는 우측단 픽셀에 대응한다) 에 대응하고, 그래픽 ROM 부 (26) 의 어드레스에서, 그래픽 데이터 FFFF(h) (1111111111111111) 는 일련의 픽셀 'BBBBBBBBBBBBBBBB' 에 대응한다.
도 6 에서, 그래픽 (G2 및 G3) 에 대응하는 그래픽 ROM 데이터 (R1 및 R2) 각각은 좌측상에 도시되고, 그래픽 ROM 데이터 (R1 및 R2) 에 대응하는 그래픽 화상 각각은 우측에 도시된다.
도 5 를 참조하면, 파라미터 RAM 부 (22) 의 저장맵에서, 그래픽 ROM 부 (26) (도 6 에 도시함) 에 저장된 그래픽 ROM 데이터의 원점 어드레스는 값 (P0) 로 설정되고, 표시 그래픽의 Y 좌표 원점치는 값 (P1) 으로 설정되고, 표시 그래픽의 X 좌표 원점치는 값 (P2) 로 설정된다. 예를들면, 그래픽 (G2) 에 대한 상술한 3 개의 값 (P0, P1 및 P2) 은 파라미터 RAM 부 (22) 의 어드레스 5(h) 에 설정되고, 그래픽 (G3) 에 대한 상술한 3 개의 값 (P0, P1 및 P2) 은 파라미터 RAM 부 (22) 의 어드레스 9(h) 에 설정된다.
이하에서는, 표시 화면 (G1) FD 라인에 대한 표시 처리를 예를들어 설명한다.
우선, 도 4 를 참조하면, 표시 처리부 (2) 는 종래 그래픽 화상 표시 장치를 이용한 게임기와 같은 도시하지 않은 시스템으로부터 클록 신호 (S1), 수평 동기 신호 (S2) 및 수직 동기 신호 (S3) 가 입력된다.
도 7 에 따르면, 수직 동기 신호 (S3) 의 활성화 (즉, 하강 에지) 와 다음 수직 동기 신호 (S3) 의 활성화사이의 시간적인 기간을 이하에서는 '한 화면 표시 주기' 라 한다. 수직 동기신호 (S3) 의 활성화와 제 1 수평 동기 신호 (S2) 의 활성화 사이의 시간적인 기간을 이하에서는 '그래픽 비표시 주기' 라 한다. 그리고, 제 1 수평 동기 신호 (S2) 의 활성화와 다음 수직 동기 신호 (S3) 의 활성화 사이의 시간적인 주기를 이하에서는 '그래픽 표시 주기' 라 한다.
그래픽을 표시하기 위한 파라미터는 그래픽 비표시 주기동안 파라미터 RAM 부 (22) 에 설정된다. 그래픽 표시 주기에서, 타이밍 생성부 (24) 에 의해서 카운트되어 출력된 주사선 카운트 신호 (S9) 는 수평 동기 신호 (S2) 의 모든 활성상에서 하나씩 증가된다. 도 7 에 도시한 바와 같이 라인 (1) 을 통해 라인 (0) 에대한 모든 수평 동기 신호 (S2) 가 타이밍 생성부 (24) 에 공급된 경우 한 화면 표시 주기는 종료된다.
도 8 은 표시 화면 (G1) 의 FD 라인에 대한 표시 처리시의 타이밍을 상세하게 도시한 타이밍도이다.
우선, 타이밍 생성부 (24) 는 수직 동기 신호 (S3) 를 표시 처리부 (2) 로 공급하는 것에 따라 초기화된다. 데이터 I/F 부 (21) 는 그래픽 비표시주기동안 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 가 공급되고, CPU I/F 신호 (S5) 에서의 명령을 식별하고, 식별된 명령의 내용을 파라미터 RAM 기입 신호 (S6) 로서 파라미터 RAM 부 (22) 로 출력한다. 그후, 데이터 P0=0(h), P1=F6(h) 및 P0=40(h) 는 파라미터 RAM 부 (22) 의 어드레스 5(h) 에 설정되고, 데이터 P0=10(h), P1=F0(h) 및 P0=80(h) 는 파라미터 RAM 부 (22) 의 어드레스 9(h) 에 설정된다.
타이밍 생성부 (24) 는 수평 동기 신호 (S2) (하강 에지) 의 공급수를 카운트하고, 주사선 카운트 신호 (S9) 는 수평 동기 신호 (S2) 의 매 공급시 (즉, 활성화) 증가되고, 결국 주사선 카운트 신호 (S9) 는 FD (h) 가 된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) 의 매 공급시 초기화된다. 계속해서, 데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 가 공급되고, 표시의 순서로 FIFO 부 (23) 에서, CPU I/F 신호 (S5) 에 따라 FIFO 부 입력 신호 (S4)(S4=5(h),9(h)) 를 저장한다. FIFO 부 (23) 는 저장되어 있는 데이터가 없는 경우 타이밍 생성부 (24) 에 인가되는 FIFO 부 emp 신호 (S8) 을 1(h) 로 설정하고, 데이터를 저장시에는, FIFO 부 (23) 은 FIFO 부 emp 신호 (S8) 를 0(h) 으로 설정하고, 결과적으로, 타이밍 생성부 (24) 에 의해서 FIFO 부 요구 신호의 출력이 인에블된다.
FIFO 부 (23) 의 저장 주기가 종료된 후에, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 에 공급하고, FIFO 부 요구 신호 (S7) 의 공급에 따라, FIFO 부 (23) 는 FIFO 부 출력 신호 (S10) 를 판독 어드레스로서 파라미터 RAM 부 (22) 에 전송한다. 그후, 파라미터 RAM 부 (22) 는 FIFO 출력 신호 (S10=5(h)) 의 공급에 따라, ROM 원점 어드레스 신호 (S11) (P0=0(h)), Y 좌표 원점 신호 (S13)(P2=40(h)) 를 출력한다. 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하여, ROM 어드레스 신호 (S15)(S15=7(h)) 를 그래픽 ROM 부 (26) 로 출력한다. ROM 어드레스는 표시 화면 (G1) 의 FD 라인사에 표시될 그래픽 (G2) 의 라인의 그래픽 데이터가 저장된 그래픽 ROM 부 (26) 의 어드레스이다. 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 S15=7(h) 에 대응하는 그래픽 데이터 신호 (S17)(S17=FFF(h)) 를 출력부 (27) 로 출력한다.
연속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시, 라인 버퍼부 (3) 에 공급될 라인 버퍼 신호 (S20) 를 40(h) 로부터 4F(h) 이르기 까지 증가시킨다. 또한, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시 라인 버퍼 데이터 신호 (S18) 의 각 비트를 라인 버퍼부 (3) 에 공급한다. 출력부 (27) 로부터 라인 버퍼부 (3) 로 전송되는 라인 버퍼 기입 인에이블 신호 (S19) 는 통상적으로 1(h) 로 설정되고, 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 로 설정된다.
상술한 바와 같이, 표시 처리부 (2) 는 라인 버퍼부 (3) 의 그래픽 (G2) 의 상기 라인의 그래픽 데이터를 저장한다.
그래픽 데이터의 저장시에, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 로 전송한다. FIFO 부 (23) 는 FIFO 부 요구 신호 (S7) 의 공급에 따라, FIFO 부 출력 신호 (S10)(S10=9(h)) 를 파라미터 RAM 부 (22) 로 출력 한다. 데이터 9(h) 의 출력에 의해서 비워진 FIFO 부 (23) 는 FIFO 부 emp 신호 (S8)(S8=1(h)) 를 타이밍 생성부 (24) 로 전송한다. 판독 어드레스로서의 FIFO 부 출력 신호 (S10=9(h)) 공급에 따라, 파라미터 RAM 부 (22) 는 ROM 원점 어드레스 신호 (S12)(P1=F0(h)), Y 좌표 원점 신호 (S12)(P1=F0(h)) 및 X 좌표 원점 신호 (S13)(P2=80(h)) 를 출력한다. 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 ( S12) 를 이용하여 계산하고, ROM 어드레스 신호 (S15)(S15=1D(h)) 를 그래픽 ROM 부 (26) 에 출력된다. ROM 어드레스는 표시 화면의 FD 라인사에 표시될 그래픽 (G3) 의 라인의 그래픽 데이터가 저장되는 그래픽 ROM 부 (26) 의 어드레스 이다. 그후, 그래픽 ROM 부 (26) 는 공그보딘 ROM 어드레스 신호 (S15=1D(h)) 에 대응하는 그래픽 데이터 신호 (S17)(S17=AAAA(h)) 를 출력부 (27) 로 출력한다.
연속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 재전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라, 출력부 (27) 는 클록신호 (S1) 의 매공급시 라인 버퍼부 (3) 에 공급된 라인 버퍼 어드레스 신호 (S20) 을 80(h) 로부터 8F(h) 이르기까지 증가시킨다 (도 3 에 도시함). 또한, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시 라인 버퍼 데이터 신호 (S18)(S18=0101010101010101) 의 각 비트를 라인 버퍼부 (3) 에 공급한다.
상수한 바와 같이, 표시 처리부 (2) 는 그래픽 (G3) 의 상기 라인의 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다. 그후, FIFO 부 (23) 는 그때에 FIFO 부 emp 신호 (S8=1(h)) 를 출력하기 때문에, 타이밍 생성부 (24) 는 다음 FIFO 부 요구 신호 (S7) 의 출력을 디스에이블시킨다.
상술한 바와 같이, 종래 그래픽 화상 표시 장치에서, 메쉬 효과 표시는 표준 표시에 그래픽을 표시하기 위한 그래픽 데이터 및 그래픽 ROM 부 (26) 에 메쉬 효과 표시에 그래픽을 표시하기 위한 그래픽 데이터를 준비하고, 독립적으로 각 그래픽 데이터를 처리함으로서 실현된다.
그러나, 페이드인/페이드아웃 등과 같은 특수 효과를 메쉬 효과 표시에 의해서 실행시키기 위해서, 각 그래픽의 메쉬 효과 표시 및 표준 표시를 위한 모든 그래픽 데이터는 그래픽 ROM 부 (26) 에 준비되어야 하고, 따라서, 방대한 양의 그래픽 데이터에 대한 대비 및 대용량의 ROM 이 요구된다.
도 9 는 본 발명자에 의해서 제안된 그래픽 화상 표시 장치의 구성을 도시한 블록도이며, 도 4 와 동일한 참조 문자는 도 4 의 구성과 동일하거나 또는 대응하는 부분을 지시하기 때문에, 반복된 설명은 간략화를 위해 생략한다. 그래픽 화상 표시 장치는 도 4 의 표시 처리부 (2) 대신에 표시 처리부 (2A) 로 이루어진다. 표시 처리부 (2A) 는 패시 패턴 생성부 (28) 및 데이터 마스크부 (29) 를 포함한다.
메쉬 패턴 생성부 (28) 는 타이밍 생서부 (24) 로부터 주사선 카운트 신호 (S9) 가, 파라미터 RAM 부 (22) 로부터 메쉬효과 유무 신호 (S14) 가, 및 ROM 어드레스 계산부 (25) 로부터 ROM 어드레스 신호 (S15) 가 공급된다. 메쉬 패턴 생성부 (28) 는 공급된 주사선 카운터 신호 (S9), 메쉬 효과 유무 신호 (S14), 및 ROM 어드레스 신호 (S15) 에 따라 메쉬 패턴을 생성하여, 데이터 마스크부 (29) 에 매스 신호 (S21) 를 공급한다.
데이터 마스크부 (29) 는 공급된 메쉬 신호 (S21) 에 따라 그래픽 ROM 부 (26) 으로부터 판독 출력된 그래픽 데이터 신호 (S17) 에 대해 마스킹 (masking) 을 실행하고, 처리된 그래픽 데이터 신호 (S23) 를 출력부 (27) 로 출력한다.
표시 처리부 (2A) 는 본래 표시 데이터 그래픽 데이터에 대해 마스킹을 실행함으로서 표시 그래픽의 메쉬 효과 표시를 실행한다.
이하에서는, 본 발명자에 의해서 제안된 그래픽 황상 표시 장치의 동작 및 방법을 설명한다. 도 10 은 그래픽 화상 표시 장치의 파라미터 RAM 부 (22) 의 저장맵을 도시한 개략도이다. 종래 그래픽 화상 표시 장치와 본 발명자에 의해서 제안된 장치에 공통인 도 10 및 도 3 을 참조하면, 표시 화면 (G1) 은 1 × m 도트(픽셀) 로 이루어지며, 예를들면 16 × 16 픽셀로 이루어지며 모든 픽셀은 블랙 레벨인 그래픽 (G2) 및 선택적으로 블랙 레벨 픽셀과 화이트 레벨 픽셀이 배열되어 이루어진 그래픽 (G3) 을 표시한다. 그래픽 (G2) 은 표시 화면 (G1) 상에 도 11 에 도시한 그래픽 ROM 데이터 (R1) 를 표시하고, 표시 화면 (G1) 의 좌표 (40(h),H6(h)) 에 그래픽 ROM 데이터 (R1) 의 좌측 상부 원점 (0(h),0(h)) 을 위치시킴으로서 실현된다. 그래픽 (G3) 은 표시 화면 (G1) 상에 동일한 본래 그래픽 ROM 데이터 (R1) 를 표시하고, 그래픽 ROM 데이터 (R1) 에 대해 마스킹 동작을 실행하여, 표시 화면 (G1) 의 좌표 (80(h),F0(h)) 에 마스크된 그래픽 ROM 데이터 (R1) 의 좌측 상부 원점 (0(h),0(h)) 을 위치시킨다.
도 3 에 도시한 바와 같이 표시 화면 (G1) 상에 그래픽을 표시하기 위해서, 파라미터 RAM 부 (22) 의 저장맵을 도시한 도 10 을 참조하면, 그래픽 ROM 부(26) (도 1 에 도시함) 에 저장된 그래픽 ROM 데이터 의 원점 어드레스는 값 (P0) 으로 설정되고, 표시 그래픽의 Y 좌표 원점치는 값 (P1) 으로서 설정되고, 표시 그래픽의 X 좌표 원점치는 값 (P2) 으로 설정되고, 메쉬 효과의 유무 정보는 값 (P3) 으로 설정된다. 예를들면, 그래픽 (G2) 에 대한 상술한 4 개의 값 P0, P1, P2 및 P3 는 파라미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 그래픽 (G3) 에 대한 상술한 4 개의 값 P0, P1, P2 및 P3 는 파라미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다.
이하에서는, 도 9 의 블록도, 도 10 의 저장맵 및 도 7 (한 화면 표시 주기) 및 도 12 (FD 라인 표시 주기) 의 타이밍도를 참조하여, 조래 그래픽 화상 표시 장치와의 주요 차이점을 예를 들어, 표시 화면 (G1) 의 FD 라인에 대한 표시 처리를 설명한다. 부수적으로, P3=0 인 경우 그래픽의 표준 표시가 실행되고, 본 예인 P3=1 인 경우 그래픽의 메쉬 효과 표시가 실행된다.
우선, 표시 처리부 (2A) 의 타이밍 생성부 (24) 는 수직 동기 신호 (S3) 를 표시 처리부 (2A) 로의 공급에 따라 초기화된다. 데이터 I/F 부 (21) 는 그래픽 비표시 주기동안 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 가 공급되고, CPU I/F 신호 (S5) 를 식별하고, 식별된 명령의 내용을 파라미터 RAM 기입 신호 (S6) 로서 파라미터 RAM 부 (22) 로 출력한다. 그후, 데이터 P0=0(h), P1=F6(h), P2=40(h) 및 P3=0(h) 은 파리미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 데이터 P0=0(h), P1=F0(h), P2=80(h) 및 P3=1(h) 은 파리미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다.
수평 동기 신호 (S2) (하강 에지) 의 공급수를 카운트하고, 주사선 카운트 신호 (S9) 는 수평 동기 신호 (S2) 의 매 공급시 (즉, 활성화시) 증가되고, 결국, 주사선 카운트 신호 (S9) 는 FD(h) 가 된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) 의 매 공급시 초기화된다. 계속행서, 데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 공급된 CPU I/F 신호 (S5) 의 명령을 식별하고, CPU I/F 신호 (S5) 의 명령에 따라, 표시의 순은로 FIFO 부 입력 신호 (S4) (S4=3(h)) 를 FIFO 부 (23) 에 저장한다. FIFO 부 (23) 는 타이밍 생성부 (24) 에 인가된 FIFO 부 emp 신호 (S8) 를 데이터의 저장에 따라 0(h) 로 설정하고, 결과적으로, 타이밍 생성부 (24) 에 의해서 FIFO 부 요구 신호 (S7) 의 출력이 인에이블된다.
FIFO 부 (23) 의 저장 주기가 종료된 후에, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 에 공급하고, FIFO 요구 신호 (S7) 의 공급에 따라, FIFO 부 (23) 는 판독 어드레스로서 FIFO 부 출력 신호 (S10)(S10=3(h)) 를 파라미터 RAM 부 (22) 에 전송한다. 그후, 파라미터 RAM 부 (22) 는 FIFO 부 출력 신호 (S10=3(h)) 의 공급에 따라, ROM 원점 어드레스 신호 (S11)(P0=0(h)), Y 좌표 원점 신호 (S12)(P1=F6(h)), X 좌표 원점 신호 (S13)(P2=40(h)), 및 메쉬 효과 유무 신호 (S14)(P3=0(h)) 를 출력한다. 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S19) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15) (S15=7(h)) 를 그래픽 ROM 부 (26) 로 출력한다. ROM 어드레스는 표시 화면 (G1) 의 FD 라인상에 표시될 그래픽 (G2) 의 라인의 그래픽 데이터가 저장되는 그래픽 ROM 부 (26) 의 어드레스이다. 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 (S15=7(h)) 에 대응하여 그래픽 데이터 신호 (S17) (S17=FFFF(h)) 를 데이터 마스크부 (29) 로 전송한다.
계속해서, 파라미터 RAM 부 (22) 로부터 공급된 메쉬 효과 유무 신호 (S14=0(h)) 및 타이밍 생성부 (24) 로부터 공급된 주사선 카운트 신호 (S9) 에 따라서, 메쉬 패턴 생성부 (28) 는 메쉬 신호 (S21)(S21=FFFF(h)) 를 데이터 마스크부 (29) 로 출력한다. 메쉬 신호 (S21=FFFF(h)) (1111111111111111) 에서의 각 비트 '1' 은 그래픽 데이터 신호 (S17) 의 각 비트에 대해 마스킹을 실행하지 않는다는 명령이다. 공급된 메쉬 신호 (S21=FFFF(h)) 에 따르면, 데이터 마스크부 (29) 는 그래픽 ROM 부 (26) 로부터 공급된 그래픽 데이터 신호 (S17=FFFF(h)) 에 대해 마스킹을 실행하지않고, 처리된 그래픽 데이터 신호 (S23) 으로서 그래픽 데이터 신호 (S17=FFFF(h)) 를 출력부 (27) 에 공급한다.
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 을 출력부 (27) 로 전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시, 라인 버퍼부 (3) 에 공급된 라인 버퍼 어드레스 신호 (S20) 를 40(h) 로부터 4F(h) 에 이르기까지 증가시킨다(도 3 에 도시함). 또한, 출력부 (27) 도 클록 신호 (S1) 의 매공급시 라인 버퍼 데이터 신호 (S18)(S18=1111111111111111) 의 각 비트를 라인 버퍼부 (3) 에 공급한다. 종래 그래픽 화상 표시 장치에서와 동일한 방법으로,일반적으로 1(h) 로 설정된 라인 버퍼 기입 인에이블 신호 (S19) 는 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 으로 설정된다.
출력부는 그래픽 (G2) 의 상기 라인에 대한 라인 버퍼 데이터 신호 (S18), 라인 버퍼 기입 인에이블 신호 (S9) 및 라인 버퍼 어드레스 신호 (S20) 를 라인 버퍼부 (3) 에 공급한다.
상술한 바와 같이, 표시 처리부 (2A) 는 그래픽 (G2) 의 라인의 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다.
그래픽 데이터의 저장시, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 로 전송한다. FIFO 부 (23) 는 FIFO 부 요규 신호 (S7) 에 따라, FIFO 부 출력 신호 (S10)(S10=7(h)) 를 파라미터 RAM 부 (22) 로 출력한다. 데이터 7(h) 의 출력에 의해서 비워진 FIFO 부 (23) 는 FIFO 부 emp 신호 (S8)(S8=1(h)) 를 타이밍 생성부 (24) 로 전송한다. 판독 어드레스로서 FIFO 부 출력 신호 (S10=7(h)) 의 공급에 따르면, 파라미터 RAM 부 (22) 는 ROM 원점 어드레스 신호 (S11)(P0=0(h)), Y 좌표 원점 신호 S12(P1=F0(h)), X 좌표 원점 신호 (S13)(P2=80(h)), 및 메쉬 효과 유무 신호 (S14)(P3=1(h)) 를 출력한다. 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15)(S15=D(h) 를 그래픽 ROM 부 (26) 로 출력한다. 그후, 공급된 ROM 어드레스 신호 (S15=D(h)) 에 따라, 그래픽 데이터 신호 (S17)(S17=FFFF(h)) 를 데이터 마스크부 (29) 로 출력한다.
계속해서, 메쉬 유무 신호 (S14=1(h)), ROM 어드레스 신호 (S15=D(h)) 및 주사선 카운트 신호 (S9) 에 따르면, 메쉬 패턴 생성부 (28) 는 메쉬 신호 (S21)(S21=AAAA(h)) 를 데이터 마스크부 (29) 에 출력한다. 메쉬 신호 (S21=AAAA(h)) (1010101010101010) 에서의 각 비트 '0' 는 그래픽 데이터 신호 (S17) 의 대응 비트에 대해 마스킹을 실행시키는 명령이다. 공급된 메쉬 신호 (S21=AAAA(h)) 에 따라서, 데이터 마스크부 (29) 는 그래픽 ROM 부 (26) 로부터 공급된 그래픽 데이터 신호에 대해 마스킹을 실행하고, 처리된 그래픽 데이터 신호 (S23=AAAAA(h)) (1010101010101010) 를 생성하고, 처리된 그래픽 데이터 신호 (S23=AAAA(h)) 를 출력부 (27) 로 공급한다.
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 추력부 (27) 로 재전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라서, 출력부 (27) 는 클록 신호 (S1) 의 매공급시, 라인 버퍼부 (3) 에 공급되는 라인 버퍼 어드레스 신호 (S20) 를 80(h) 로부터 8F(h)) 까지 증가신킨다. 또한, 출력부 (27) 도 클록 신호 (S1) 의 매공급시 라인 버퍼 데이터 신호 (S18)(S18=0101010101010101) 의 각 비트를 라인 버퍼부 (3) 에 공급한다.
상술한 바와 같이, 표시 처리부 (2A) 는 그래픽 (G3) 의 라인으 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다. 그후, FIFO 부 (23) 가 그때에 FIFO 부 emp 신호 (S8=1(h)) 를 출력하기 때문에, 타이밍 생성부 (24) 는 다음 FIFO 부 요구 신호 (S7) 의 출력을 디스에이블시키고, 표시 화면 (G1) 의 FD 라인의 표시 처리가 완료된다.
상술한 바와 같이, 본 발명자에 의해서 제안된 그래픽 화상 표시 장치에서, 메쉬 효과 표시는 그래픽 ROM 부 (26) 에서 본래의 그래픽 데이터만을 준비하고, 메쉬 효과 유무 신호 (S14), 주사선 카운트 신호 (S9) 및 ROM 어드레스 신호 (S15) 에 따라 메쉬 패턴 생서부 (28) 에 의해서 생성된 메쉬 신호 (S21) 에 따라 그래픽 데이터에 대해 마스킹을 실행함으로서 실현된다. 따라서, 본 발명자에 의해서 제안된 그래픽 화상 표시 장치에서는, 방대한 양의 그래픽 데이터에 대한 대비 및 대용량의 그래픽 ROM 부 (26) 는 메쉬 효과에 의해서 페이드인/페이드아웃 등과 같은 특수 효과를 실행하는데에 요구되지 않는다.
그러나, 본 발명에 의해서 제안된 그래픽 화상 표시 장치에서, 문자 'B' (그래픽 (G4)) (문자 'B' 으 메쉬 효과 표시) 가 그래픽 (G5) 을 통해서 점차적으로 사라지고(페이드아웃), 도 2 에 도시한 바와 같이 문자 'A' (그래픽 (G7)) 가 동일 표시 영역 (G6) 에 점차적으로 나타나는 (페이드인) 경우, 과도 표시에서 메쉬 효과 그래픽 (G5) 상에 겹쳐진 문자 'A' (그래픽 (G7)) 를 표시하는 것이 불가능하고, 따라서, 표시 그래픽의 과도는 자연스럽게 실행될 수 없다. 예를들면, 문자 'A' (그래픽 (G7)) 의 라인에 대한 그래픽 데이터가 라인 버퍼부 (3) 에 저장되는 경우, 라인 버퍼부 (3) 에 저장된 문자 'A'(그래픽 (G7)) 의 상기 라인에 대한 그래픽 데이터상에, 그래픽 (G5) 의 라인에 대한 그래픽 데이터를 덮어 기입하는 것이 불가능하다. 그러나, 이경우, 문자 'A' (그래픽 (G7)) 상기 라인에 대한 모든 그래픽 데이터는 사라지고, 그래픽 (G5) (문자 'B' 의 메쉬 효과 표시) 만 표시 화면의 라인상에 표시된다.
따라서, 본 발명의 목적은 메쉬 효과 그래픽의 오버랩 표시가 가능하고 방대한 양의 그래픽 데이터에 대한 대비 및 대용량의 그래픽 ROM 없이도 그래픽의 과도 표시가 자연스럽게 실행될 수 있는, 그래픽 화상을 표시하는 장치 및 방법을 제공하는데 있다.
도 1 은 메쉬 효과의 예를 도시한 개략도.
도 2 는 메쉬 효과 표시의 기능의 예를 도시한 개략도.
도 3 은 그래픽 화상 표시의 예를 도시한 개략도.
도 4 는 일반적인 종래 그래픽 화상 표시 장치의 구성을 도시한 블록도.
도 5 는 도 4 의 그래픽 화상 표시 장치의 파라미터 RAM 부의 저장맵을 도시한 개략도.
도 6 은 도 4 의 그래픽 화상 표시 장치의 그래픽 ROM 부의 저장맵을 도시한 개략도.
도 7 은 도 4 의 그래픽 화상 표시 장치의 표시 동작의 타이밍을 도시한 타이밍도.
도 8 은 표시 화면의 FD 라인의 표시 동작동안 도 4 의 그래픽 화상 표시 장치의 각 신호의 타이밍을 도시한 타이밍도.
도 9 는 본 발명자에 의해서 제안된 그래픽 화상 표시 장치의 구성을 도시한 블록도.
도 10 은 도 9 의 그래픽 화상 표시 장치의 파라미터 RAM 부 (22) 의 저장맵을 도시한 개략도.
도 11 은 도 9 의 그래픽 화상 표시 장치의 그래픽 ROM 부 (22) 의 저장맵을 표시한 개략도.
도 12 는 표시 화면의 FD 라인의 표시 동작동안 그래픽 황상 표시 장칭에서의 각 신호의 타이밍을 도시한 타이밍도.
도 13 은 본 발명의 실시예에 따른 그래픽 화상 표시 장치의 구성을 도시한 블록도.
도 14 는 표시 화면의 FD 라인의 표시 동작 동안 도 13 의 그래픽 화상 표시 장치에서의 각 신호의 타이밍을 도시한 타이밍도.
도 15 는 본 발명의 실시예에 따라 그래픽 화상 표시 장치의 동작을 도시한 순선도.
도 16 은 도 15 의 그래픽 표시 처리에서의 단계를 도시한 순서도.
도 17 은 도 13 의 그래픽 화상 표시 장치에 의해서 실행된 과도 그래픽 화상 표시의 예를 도시한 개략도.
도 18 은 도 17 의 과도 그래픽 화상 표시를 실행하기 위해 도 13 의 그래픽 화상 표시 장치의 그래픽 ROM 부의 저장맵을 도시한 개략도.
도 19 는 도 17 의 과도 그래픽 화상 표시가 실행되는 경우, 도 9 의 그패픽 화상 표시 장치의 파리미터 RAM 부의 저장맵을 도시한 개략도.
*도면의주요부분에대한부호의설명*
1 : CPU 부
2A : 표시 처리부
3 : 라인 버퍼부
21 : 데이터 I/F 부
22 : 패턴 RAM 부
23 : FIFO 부
24 : 타이밍 생성부
25 : ROM 어드레스 계산부
26 : 그래픽 ROM 부
27 : 출력부
28 : 메쉬 패턴 생성부
본 발명에 의해서 제안된 그래픽 호상 표시 장치에서 라인 버퍼 데이터 신호 (S18) 의 각 비트가 항상 라인 버퍼부 (3) 로 기입되기 때문에, 라인 버퍼부 (3) 의 그래픽 데이터의 상술된 사라짐이 발생한다. 라인 버퍼 데이터 신호 (S18) 의 일부가 라인 버퍼부 (3) 에 기입되지 않는 경우, 메쉬 효과 그래픽의 오버랩 표시를 가능하게 한다. 개념은 본 발명에 따른 그래픽 화상을 표시하기 위한 장치 및 방법에 의해서 실현된다.
본 발명에 따르면, 표시 처리부 및 라인 버퍼부로 이루어지는 그래픽 화상 표시장치를 제공한다. 표시 처리부는 다수 그래픽 화상의 본래 그래픽 데이터를 저장하는 그래픽 ROM 이 제공된다. 표시 처리부는 그래픽 처리 제어 정보로서 CPU 로부터 공급된 CPU I/F 신호에 따라서 그래픽 ROM 으로부터 그래픽 화상의 본래 그래픽 데이터를 판독하고, CPU I/F 신호에 따른 본래 그래픽 데이터를 처리하고 표시 그래픽 데이터를 생성한다. 라인 버퍼부는 표시 화상의 라인상에 표시될 표시 그래픽 데이터를 일시적으로 저장한다. 표시 처리부는, 메쉬 패턴 생성 수단 및 라인 버퍼 기입 제어 수단을 포함한다. 메쉬 패턴 생성수단은 CPU I/F 신호의 명령에 따라서 생성된 메쉬 효과 유무 신호에 따라 상기 표시 그래픽 데이터에 부여될 메쉬패턴의 마스킹 정보를 포함한 메쉬 신호를 생성한다. 라인 버퍼 기입 제어 수단은 메쉬 신호에 따라 표시 그래픽 데이터를 라인 버퍼부에 저장시 기입의 온/오프를 제어함으로서, 메쉬 효과가 표시 그래픽 데이터에 부여되고, 메쉬 효과 표시가 실현된다.
바람직하게는, 라인 버퍼 기입 제어 수단은 메쉬 신호의 값에 따라서, 라인 버퍼부로의 기입을 인에이블시키는 라인 버퍼 기입 인에이블 신호에 대해 마스킹을 실행하는 기입 인에이블 마스크부를 포함한다.
바람직하게는, 표시 처리부는 데이터 I/F 부, 파라미터 RAM 부, FIFO 부, 타이밍 생성부, ROM 어드레스 계산부, 그래픽 ROM 부 및 출력부를 포함한다. 데이터 I/F 부는 CPU I/F 신호를 수신하고, 상기 CPU I/F 신호의 명령을 식별하고, 상기 CPU I/F 신호의 명령에 따라 각 표시 그래픽에 따른 FIFO 부 입력 신호 및 파라미터 RAM 기입 신호를 출력한다. 파라미터 RAM 부는 파라미터 RAM 기입 신호에 따라 각 그래픽 표시 파라미터를 저장하고, 그래픽 ROM 에 저장된 그래픽 화상의 본래 그래픽 데이터의 원점 어드레스를 지시하는 ROM 원점 어드레스 신호, 표시 화면상에 표시될 그래픽 화상의 원점의 X 좌표를 지시하는 X 좌표 원점 신호, 표시 화면상에 표시될 상기 그래픽 화상의 원점의 Y 좌표를 지시하는 Y 좌표 원점 신호, 및 메쉬 효과의 유무를 지시하는 메쉬 효과 유무 신호를 FIFO 부 출력 신호의 공급에 따라서 출력한다. FIFO 부는 FIFO 부 입력 신호에 따라서 파라미터 RAM 부의 어드레스를 저장하고, FIFO 부 요구 신호의 공급에 따라서 FIFO 부 출력 신호를 출력한다. 타이밍 생성부는 그래픽 화상 표시 장치를 이용한 시스템으로부터 수직 동기 신호 및 수평 동기 시호를 수신하고, 주사선수를 카운트하고, 주사선 카운트 신호를 출력하고, FIFO 부가 파라미터 RAM 부의 어드레스를 출력하도록하는 FIFO 부 요구 신호를 생성하고, 표시 개시 신호를 생성한다. ROM 어드레스 계산부는 ROM 원점 어드레스 신호, 주사선 카운트 신호 및 Y 좌표 원점 신호를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호를 출력한다. 그래픽 ROM 이 제공된 그래픽 ROM 부는 ROM 어드레스 신호에 따라서 그래픽 데이터 신호를 출력한다. 출력부는 그래픽 데이터 신호 및 X 좌표 원점 신호를 수신하고, 그래픽 화상 표시 장치를 이용한 시스템으로부터의 클록 신호 및 표시 개시 신호의 공급에 따라서, 라인 버퍼 데이터 신호, 라인 버퍼 기입 인에이블 신호 및 라인 버퍼 어드레스 신호를 출력한다.
바람직하게는, 파라미터 RAM 부는 ROM 원점 어드레스 신호에 대응하는 ROM 원점 어드레스 정보, X 좌표 원점 신호에 대응하는 X 좌표 원점 정보, Y 좌표 원점 신호에 대응하는 Y 좌표 원점 정보, 및 메쉬 효과 유무 신호에 대응하는 메쉬 효과 유무 정보를 그래픽 표시 파라미터로서 저장하고, ROM 원점 어드레스 신호에 의해서 지시된 그래픽 ROM 의 어드레스에 저장된 그래픽 화상의 그래픽 데이터는 X 좌표 원점 신호 및 Y 좌표 원점 신호에 의해서 지시된 화상의 좌표상에 그래픽 화상의 원점을 위치시킨 표시 화면상에 표시되고, 그래픽 화상의 표준 표시는 메쉬 효과 유무 신호의 제 1 값에 따라 실행되고 그래픽 화상의 메쉬 효과 표시는 메쉬 효과 유무 신호의 제 2 값에 따라 실행된다.
본 발명의 다른 실시예에 따르면, 이하의 기본적인 단계로 이루어진 그래픽 화상을 표시하는 방법을 제공한다. 제 1 기본 단계에는, 그래픽 화상의 본래의 그래픽 데이터는, 그래픽 처리 제어 정보로서 CPU 로부터 공급된 CPU I/F 신호에 따라서, 다수 그래픽 화상의 본래 그래픽 데이터를 저장하는 표시 처리부의 그래픽 ROM 으로부터 그래픽 화상의 본래의 그래픽 데이터를 판독한다. 제 2 기본 단계에서는, 본래 그래픽 데이터가 CPU I/F 신호에 따라서 처리되고 표시 그래픽 데이터가 생성된다. 제 3 기본 단계에서는, 표시 그래픽 데이터가 표시 처리부로부터, 표시 화면의 라인상에 표시될 상기 표시 그래픽 데이터를 일시적으로 저장하는 라인 버퍼부로 출력된다. 제 4 기본 단계에서는, 표시 그래픽 데이터가 라인 버퍼부에 일시적으로 저장된다. 제 5 기본 단계에서, 표시그래픽 데이터는 표시 화면의 라인상에 표시된다. 본 발명의 방법은 이하의 단계를 더 구비한다. 제 1 단계에서는, CPU I/F 신호에 포함된 메쉬 효과 표시를 실행할지의 명령 여부를 판정하고, 메쉬 효과 유무 신호를 생성한다. 제 2 단계에서는, 표시 그래픽 데이터에 부여될 메쉬 패턴의 마스킹 정보를 포함하는 메쉬 신호는 메쉬 유무 신호에 따라 생성된다. 제 3 단계에서는, 상기 라인 버퍼부에 표시 그래픽 데이터를 저장시 기입의 온/오프는 메쉬 신호에 따라서 제어됨으로서, 메쉬 효과는 표시 그래픽 데이터에 대해 부여되고, 메쉬 효과 표시가 실현된다. 바람직하게는, 기입의 온/오프 제어는 메쉬 신호의 값에 따라서, 라인 버퍼부로의 기입을 인에이블시키는 라인 버퍼 기입 인에이블 신호에 대해 마스킹을 실행함으로서 실현된다.
본 발명의 목적 및 형태는 첨부된 도면을 참조하여 이하의 상세한 설명으로 부터 명백해질 것이다.
이하 도면을 참조하여, 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
도 13 은 본 발명의 실시예에 따른 그래픽 화상 표시 장치의 구성을 도시한 블록도이고, 도 9 의 참조 번호와 동일한 참조 번호는 도 9 의 구성과 동일하거나 또는 대응하는 부분을 지시한다.
그래픽 화상 표시 장치는 그래픽 화상 표시 장치를 이용한 게임기와 같은 도시하지 않은 시스템내에 또는 접속되어 설치되고, 시스템의 CPU 부 (1) 는 그래픽 표시용 처리 정보를 포함한 CPU I/F 신호 (S5) 를 그래픽 화상 표시 장치로 전송한다. 그래픽 화상 표시 장치는 CPU I/F 신호 (S5) 에 따라 표시 처리를 실행하고 그래픽 표시 데이터를 출력하는 표시 처리부 (2B), 및 표시 화면의 한 라인 상에 표시될 그래픽 표시 데이터를 일시적으로 저장하는 라인 버퍼부 (3) 로 이루어진다. 표시 처리부 (2B) 는 도 9 의 화상 표시 장치에서의 표시 처리부 (2A) 와 상이하다.
도 9 의 그래픽 화상 표시 장치의 표시 처리부 (2A) 에서와 동일한 방법으로, 표시 처리부 (2B) 는 데이터 I/F 부 (21), 파라미터 RAM 부 (22), FIFO 부 (23), 타이밍 생성부 (24), ROM 어드레스 계산부 (25), 그래픽 ROM 부 (26), 및 출력부 (27) 로 이루어진다.
표시 처리부 (2B) 는 메쉬 패턴 생성부 (28B) 및 기입 인에이블 마스크부 (30) 를 더 구비한다.
데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 를 수신하고, 수신된 CPU I/F 신호 (S5) 에 따라서 FIFO 부 입력 신호 (S4) 및 파라미터 RAM 기입 신호 (S6) 를 출력한다.
파라미터 RAM 부 (22) 는 데이터 I/F 부 (21) 로부터 파라미터 RAM 기입 신호 (S6) 를 수신하고, 수신된 파라미터 RAM 기입 신호 (S6) 에 따라 각 그래픽 표시 파라미터를 저장한다. 파라미터 RAM 부 (22) 는 FIFO 부 (23) 로부터 FIFO 부 출력 신호 (S10) 를 수신하고, 수신된 FIFO 부 출력 신호 (S10) 에 따라서, ROM 원점 어드레스 신호 (S11), Y 좌표 원점 신호 (S12), X 좌표 원점 신호 (S13) 및 메쉬 효과 유무 신호 (S14) 를 수신한다.
FIFO 부 (23) 는 데이터 I/F 부 (21) 로부터 FIFO 부 입력 신호 (S4) 를 수신하고, 수신된 FIFO 부 입력 신호 (S4) 에 따라 마라미터 RAM 부 (22) 의 어스레스를 저장한다. FIFO 부 (23) 는 타이밍 생성기부 (24) 로부터 FIFO 부 요구 신호 (S7) 를 수신하고, FIFO 부 요구 신호 (S7) 의 수신에 따라 FIFO 부 출력 신호 (S10) 를 출력하고, FIFO 부 출력 신호 (S10) 의 출력 후에 FIFO 부 emp 신호 (S8) 를 출력한다.
타이밍 생성부 (24) 는 그래픽 화상 표시 장치를 이용하는 게임기와 같은 도시되지 않은 시스템으로부터, 수직 동기 신호 (S3) 및 수평 동기 신호 (S2) 를 수신하고, 주사선의 수를 카운트하고, 주사선 카운트 신호 (S9) 를 출력한다. 또한, 타이밍 생성부 (24) 도 FIFO 부 요구 신호 (S7) 및 표시 개시 신호 (S16) 를 출력한다.
ROM 어드레스 계산부 (25) 는 파라미터 RAM 부 (22) 로부터 ROM 원점 어드레스 신호 (S11) 와 Y 좌표 원점 신호 (S12), 및 타이밍 생성부 (24) 로부터 주사선 카운트 신호 (S9) 를 수신하여, ROM 어드레스 신호 (S15) 를 출력한다.
그래픽 ROM 부 (26) 는 ROM 어드레스 계산부 (25) 로부터 ROM 어드레스 신호 (S15) 를 수신하고, 수신된 ROM 어드레스 신호 (S15) 에 따라서 그래픽 데이터 신호 (S17) 를 출력한다.
출력부 (27) 는 그래픽 화상 표시 장치를 이용한 도시하지 않은 시스템으로부터 클록 신호 (S1) 를 수신하고, 타이밍 생성부 (24) 로부터 표시 개시 신호 (S16) 를 수신한다. 출력부 (27) 는 그래픽 데이터 신호 (S17) 및 X 좌표 원점 신호 (S13) 를 수신하고, 클록 신호 (S1) 및 표시 개시 신호 (S16) 의 수신에 따라서, 라인 버퍼 데이터 신호 (S18), 라인 버퍼 기입 인에이블 신호 (S19), 및 라인 버퍼 어드레스 신호 (S20) 를 출력한다.
그래픽 표시 장치 부분의 상술한 기능은 도 9 의 장치의 기능과 동일하다.
메쉬 패턴 생성부 (28B) 는 주사선 카운트 신호 (S9), 메쉬 효과 유무 신호 (S14) 및 ROM 어드레스 신호 (S15) 가 공급되고, 공급된 신호에 따라서 메쉬 신호 (21) 를 생성하고, 클록 신호 (S1) 에 동기하여 메쉬 신호 (21) 의 각 비트를 출력한다.
기입 인에이블 마스크부 (30) 가 공급된 메쉬 신호 (S21) 에 따라 출력부 (27) 로부터 공급된 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행하고, 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 를 출력한다.
표시 처리부 (2B) 는 라인 버퍼부 (3) 에 그래픽 데이터를 저장시 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행시킴으로서 메쉬 효과 표시를 실행한다.
이하에서는, 본 실시예의 그래픽 화상 표시 장치의 동작을 설명한다. 도 3, 도 11 및 도 10 은 도 9 의 장치와 본 발명의 장치에 공통적인 것이다.
도 3 을 참조하면, 표시 화면 (G1) 은 1 × m 도트 (픽셀) 로 이루어지고, 예를들면, 16 × 16 픽셀로 이루어지고 모든 픽셀이 블랙 레벨인 그래픽 (G2) 및 선택적으로 블랙 레벨 픽셀과 화이트 레벨 픽셀이 배열하여 이루어진 그래픽 (G3) 을 표시한다. 그래픽 (G2) 은 표시 화면 (G1) 상에 도 11 에 도시한 그래픽 ROM 데이터 (R1) 를 표시하고, 그래픽 데이터 (R1) 의 좌측 상부 원점 (0(h),0(h)) 을 표시 화면 (G1) 의 좌표 (40(h),F6(h)) 에 위치시킴으로서 실현된다. 그래픽 (G3) 은 라인 버퍼 기입 인에이블 신호 (S19) 를 마스킹함으로서 그래픽 ROM 데이터 (R1) 에 대해 마크킹 동작을 실행하여, 표시 화면 (G1) 상에 동일한 본래의 그래픽 ROM 데이터 (R1) 를 표시하고, 마스크된 그래픽 ROM 데이터 (R1) 의 좌측 상부 원점 (0(h),0(h)) 을 표시 화면 (G1) 의 좌표 (80(h),F0(h)) 에 위치시킴으로서 실현된다.
파라미터 RAM 부 (22) 의 저장맵을 도시한 도 10 을 재참조하면, 도 3 에 나타낸 바와 같이 표시 화면 (G1) 상에 그랙픽을 표시하기 위해서, 그래픽 ROM 부 (26) (도 11 에 도시함) 에 저장된 그래픽 ROM 데이터의 원점 어드레스가 값 (P0) 으로 설정되고, 표시 그래픽의 Y 좌표 원점치는 값 (P1) 으로 설정되고, 표시 그래픽의 X 좌표 원점치는 값 (P2) 으로 설정되고, 및 메쉬 효과 유무 정보는 값 (P3) 으로 설정된다. 예를들면, 그래픽 (G2) 에 대한 상술한 4 개의 값 (P0, P1, P2 및 P3) 은 파라미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 그래픽 (G3) 에 대한 상술한 4 개의 값 (P0, P1, P2 및 P3) 은 파라미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다.
이하에서는, 표시 화면 (G1) 의 FD 라인에 대한 표시 처리를 도 13 의 블록도, 도 10 의 저장맵, 도 7 의 타이밍도 (한 화면 표시 주기) 및 도 14 의 타이밍도 (FD 라인 표시 주기), 및 도 15 와 도 16 의 순서도를 참조하여 예를들어 설명하며, 그래픽의 표준 표시는 P3=0 인 경우에 실행되고, 그래픽의 메쉬 효과는 P3=1 인 경우에 실행된다.
우선, 표시 처리부 (2B) 의 타이밍 생성부 (24) 는 수직 동기 신호 (S3) 를 표시 처리부 (2B) 로의 공급에 따라 초기화된다 (단계 P1 및 P2). 데이터 I/F 부 (21) 는 도 7 에 나타낸 그래픽 비표시 주기동안 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 가 공급되고, CPU I/F 신호 (S5) 의 명령을 식별하고, 파라미터 RAM 기입 신호 (S6) 로서, 식별된 명령의 내용을 파라미터 RAM 부 (22) 로 출력한다. 그후, 데이터 P0=0(h), P1=F6(h), P2=40(h) 및 P3=0(h) 는 파라미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 데이터 P0=0(h), P1=F0(h), P2=80(h) 및 P3=1(h) 는 파라미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다.
계속해서, 그래픽 표시 처리 (단계 P4) 가 실행된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) (하강 에지) 의 공급수를 카운트하고, 주사선 카운트 신호 (S9) 는 수평 동기 신호 (S2) 의 매공급시 (즉, 활성화시) 증가되고, 결국, 주사선 카운트 신호 (S9) 는 FD(h) 가 된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) 의 매 공급시 초기화된다(단계 S42). 계속해서, 데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 공급된 CPU I/F 신호 (S5) 의 명령을 식별하고, CPU I/F 신호 (S5) 의 명령에 따라, FIFO 부 입력 신호 (S4)(S4=3(h), 7(h)) 표시의 순으로 FIFO 부 (23) 에 저장한다. FIFO 부 (23) 는 타이밍 생성부 (24) 에 공급된 FIFO 부 emp 신호 (S8) 를 저장 데이터에 따라 0(h) 로 설정하고, 결과적으로, 타이밍 생성부 (24) 에 의한 FIFO 부 요구 신호 (S7) 의 출력은 인에블된다.
FIFO 부 (23) 의 저장 주기가 종료된 후에, 타이밍 생성부 (24) 는 FIFO 부요구 신호 (S7) 를 FIFO 부 (23) 에 공급하고, FIFO 부 요구 신호 (S7) 의 공급에 따라서, FIFO 부 (23) 은 판독 어드레스로서 FIFO 부 출력 신호 (S10) 를 파라미터 RAM 부 (22) 로 출력한다 (단계 P44). 그후, 파라미터 RAM 부 (22) 는 FIFO 부 출력 신호 (S10=3(h)) 의 공급 (단계 P45) 에 따라서, ROM 원점 어드레스 신호 (S11)(P0=0(h)), Y 좌표 원점 신호 (S12)(P1=F6(h)), X 좌표 원점 신호 (S13)(P2=40(h)), 및 메쉬 효과 유무 신호 (S14)(P3=0(h)) 를 출력한다. 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15)(S15=7(h)) 를 그래픽 ROM 부 (26) 로 출력한다. ROM 어드레스는 표시 화면 (G1) 의 FD 라인상에 표시된 그래픽 (G2) 의 라인의 그래픽 데이터가 저장되는 (단계 P46) 그래픽 ROM 부 (26) 의 어드레스이다. 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 (S15=7(h)) 에 대응하는 그래픽 데이터 신호 (S17) (S17=FFFF(h)) 를 출력부 (27) 로 출력한다 (단계 P47).
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시, 라인 버퍼부 (3) 에 공급될 라인 버퍼 어드레스 신호 (S20) 를 40(h) 로부터 4F(h) 에 이르기까지 증가시킨다. 또한, 출력부 (27) 도 클록 신호 (S1) 의 매공급시, 라인 버퍼 데이터 신호 (S18)(S18=1111111111111111) 의 각 비트를 라인 버퍼부 (3) 에 공급한다. 통상적으로 1(h) 로 설정된 라인 버퍼 기입 인에이블 신호 (S19) 는 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 로 설정된다.
파라미터 RAM 부 (22) 로부터 공급된 메쉬 효과 유무 신호 (S14=0(h)) 에 따르라, 메쉬 패턴 생성부 (28B) 는 메쉬 신호 (S21)(S21=FFFF(h)) 를 생성하고, 클록 신호 (S1) 의 매 공급시 메쉬 신호 (S21) (S21=FFFF(h)) 를 기입 인에이블 마스크부 (30) 로 출력한다. 메쉬 신호 (S21=FFFF(h))(1111111111111111) 의 각 비트 '1' 는 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행 (단계 P48) 하지 않도록 하는 명령이다. 공급된 메쉬 신호 (S21=FFFF(h)) 에 따라서, 기입 인에이블 마스크부 (30) 는 출력부 (27) 로부터 공급된 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행하지 않고, 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 로서 라인 버퍼 기입 인에이블 신호 (S19) 를 라인 버퍼부 (3) 로 공급한다.
상술한 바와 같이, 표시 처리부 (2B) 는 그래픽 (G2) 의 라인의 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다.
그래픽 데이터의 저장시, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 로 전송한다. FIFO 부 (23) 는 FIFO 부 요구 신호 (S7) 의 공급 (단계 P44) 에 따라서, FIFO 부 출력 신호 (S10)(S10=7(h)) 를 파라미터 RAM 부 (22) 로 출력한다. 데이터 7(h) 의 출력에 의해서 비워진 FIFO 부 (23) 는 FIFO 부 emp 신호 (S8)(S8=1(h)) 를 타이밍 생성부 (24) 로 전송한다. 판독 어드레스로서 FIFO 부 출력 신호 (S10=7(h)) 의 공급에 따라서, 파라미터 RAM 부 (22) 는 ROM 원점 어드레스 신호 (S11) (P0=0(h)), Y 좌표 원점 신호 (S12)(P1=F0(h)), X 좌표 원점 신호 (S13)(P2=80(h)) 및 메쉬 효과 유무 신호 (S14)(P3=1(h)) 를 출력한다 (단계 P45). 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15)(S15=D(h)) 를 그래픽 ROM 부 (26) 로 출력한다 (단계 P46). 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 (S15=D(h)) 에 대응하는, 그래픽 데이터 신호 (S17)(S17=FFFF(h)) 를 출력부 (27) 로 출력한다 (단계 P47).
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 재전송한다. 그후, 표시 개시 신호 (S16) 의 공급에 따라서, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시, 라인 버퍼부 (3) 에 공급될 라인 버퍼 어드레스 신호 (S20) 를 80 (h) 로부터 8F(h) (도 3 에 도시함) 까지 증가시킨다. 또한, 출력부 (27) 는 클록 신호 (S1) 의 매 공급시 라인 버퍼 데이터 신호 (S18)(S18=1111111111111111) 를 라인 버퍼부 (3) 로도 공급한다. 통상적으로 1(h) 로 설정된 라인 버퍼 기입 인에이블 신호 (S19) 는 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 으로 설정된다.
계속해서, 메쉬 효과 유무 신호 (S14=1(h)), 주사선 카운트 신호 (S9) 및 ROM 어드레스 신호 (S15=D(h)) 에 따라서, 메쉬 패턴 생성부 (28B) 는 메쉬 신호(S21)(S21=0101010101010101)신호를 생성하고, 클록 신호 (S1) 의 매 공급시, 메쉬 신호 (S21)(S21=0101010101010101) 의 각 비트를 기입 인에이블 마스크부 (30) 로 출력한다. 메쉬 신호 (S21)(S21=0101010101010101) 의 각 비트 '0' 는 라인 버퍼 기입 인에이블 신호 (S19) 의 각 비트에 대해 마스킹을 실행시키는 (단계 P50) 명령이다. 기입 인에이블 마스크부 (30) 는 메쉬 신호 (S21) 의 각 비트에 따라 라인 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행하고 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 를 생성하고, 신호 (S22) 를 라인 버퍼부 (3) 에 공급한다. 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 가 로우 레벨인 경우에만 라인 버퍼부 (3) 으로의 기입이 실행된다 (단계 51).
상술한 바와같이, 표시 처리부 (2B) 는 그래픽 (G3) 의 라인의 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다 (단계 P51). 그 때에 FIFO 부 (23) 가 FIFO 부 emp 신호 (S8=1(h)) 를 출력하기 때문에 타이밍 생성부 (24) 는 다음 FIFO 부 요구 신호 (S7) 의 출력을 디스에이블시키고, 표시 화면 (G1) 의 FD 라인의 표시 처리는 완료된다 (단계 P52).
상술한 그래픽 표시 처리는 표시 화면의 최종 라인이 표시될 때까지 실행되고 (단계 P4, P5 및 P6), 다음 표시 화면을 표시하기 위해서 처리는 단계 (P1) 로 되돌려진다.
상술한 바와 같이, 실시예에 따르면, 라인 버퍼부 (3) 로의 그래픽 데이터의 각 비트의 기입 온/오프는 메쉬 패턴 생성부 (28B) 에 의해서 생성된 메쉬 신호 (21) 에 따라 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행함으로서 제어될 수 있다.
따라서, 실시예에 따른 그래픽 화상 장치에 의해서, 메쉬 효과 그래픽의 오버랩 표시를 실행하는 것이 가능하다. 예를 들면, 문자 'B' (그래픽 G4) 는 그래픽 (G5) (문자 'B' 의 메쉬 효과 표시) 를 통해서 점차적으로 사라지고(페이드아웃), 문자 'A' (그래픽 G7) 는 도 2 에 나타낸 바와 같이, 동일한 표시 영역 (G6) 에 점차적으로 나타나고 (페이드인), 과도 표시에서 메쉬 효과 그래픽 (G5) 상에 오버랩된 문자 'A' (그래픽 G7) 를 표시하는 것이 가능하고, 따라서, 표시 그래픽의 자연스런 과도를 실행시킬 수 있다.
이하에서는, 과도 표시를 실행하기 위한 그래픽 화상 표시 장치의 동작을 설명한다. 도 17 은 과도 그래픽 화상 표시의 예를 도시한 개략도이고, 도 18 은 그래픽 ROM 부 (26) 의 저장맵을 도시한 개략도이다.
도 17 및 도 18 을 참조하면, 1 × m 도트 (픽셀) 로 이루어진 표시 화면 (G1) 은, 예를들면, 선택적으로 블랙 레벨 픽셀과 화이트 레벨 픽셀 배열하여 이루어진 그래픽 (G3) 및 (도 2 에 도시한 문자 'A' 와 과도 표시가 함께하는) 그래픽 (G7) 을 표시한다. 그래픽 (G3) 은 라인 버퍼 기입 인에이블 신호 (S19) 를 마스킹함으로서 그래픽 ROM 데이터 (R1) 에 대해 마스킹 동작을 실행하여, 표시 화면 (G1) 상에 그래픽 ROM 데이터 (R1) 를 표시하고, 마스크된 그래픽 ROM 데이터 (R1) 의 좌측 상단 원점 (0(h),0(h)) 을 표시 화면 (G1) 의 좌표 (80(h),F0(h)) 에 위치시킴으로서 실현된다. 그래픽 (G7) 은 표시 화면 (G1) 상에 도 18 에 도시한 그래픽 ROM 데이터 (R7) 를 표시하고, 그래픽 ROM 데이터 (R7) 의 좌측상단 원점 (0(h),0(h)) 을 표시 화면 (G1) 의 좌표 (80(h),F0(h)) 에 위치시킴으로서 실현된다.
파라미터 RAM 부 (22) 의 저장맵을 도시한 도 19 를 참조하면, 도 17 에 나타낸 바와 같이 표시 화면 (G1) 상에 과도 표시를 실행하기 위해서, 그래픽 ROM 부 (26)(도 18 에 도시함) 에 저장된 그래픽 ROM 데이터의 원점 어드레스는 값 (P0) 으로 설정되고, 표시 그래픽의 Y 좌표 원점치는 값 (P1) 으로 설정되고, 표시 그래픽의 X 좌표 원점치는 값 (P2) 으로 설정되고, 및 메쉬 효과의 유무 정보는 값 (P3) 으로 설정된다. 예를들면, 그래픽 (G7) 에 대한 상술한 4 개의 값(P0, P1, P2, 및 P3) 은 파라미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 그래픽 (G3) 에 대한 상술한 4 개의 값(P0, P1, P2, 및 P3) 은 파라미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다.
우선, 표시 처리부 (2B) 의 타이밍 생성부 (24) 는 표시 처리부 (2B) 로의 수직 동기 신호 (S3) 의 공급에 따라 초기화된다. 데이터 I/F 부 (21) 는 도 7 에 도시한 그래픽 비표시 주기 동안 CPU 부 (1) 로부터 CPU I/F 신호 (S5) 가 공급되고, CPU I/F 신호 (S5) 의 명령을 식별하고, 및 파라미터 RAM 기입 신호 (S6) 로서 식별된 명령의 내용을 파리미터 RAM 부 (22) 로 출력한다. 그후, 데이터 P0=10(h), P1=F0(h), P2=80(h) 및 P3=0(h) 는 파리미터 RAM 부 (22) 의 어드레스 3(h) 에 설정되고, 데이터 P0=0(h), P1=F0(h), P2=80(h) 및 P3=1(h) 는 파리미터 RAM 부 (22) 의 어드레스 7(h) 에 설정된다 (단계 P3).
계속해서, 그래픽 표시 처리 (단계 P4) 가 완료된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) (하강 에지) 의 공급수를 카운트하고, 주사선 카운트 신호 (S9) 는 수평 동기 신호 (S2) 의 매 공급시 증가되고, 결국, 주사선 카운트 신호 (S9) 는 FD (h) 가 된다. 타이밍 생성부 (24) 는 수평 동기 신호 (S2) 의 매 공급시 초기화된다(단계 S42). 계속해서, 데이터 I/F 부 (21) 는 CPU 부 (1) 로부터 공급된 CPU I/F 신호 (S5) 에서의 명령을 식별하고, 입력 신호 (S4)(S4=3(h)) 를 표시의 순으로 FIFO 부 (23) 에 저장한다. FIFO 부 (23) 는 데이터 저장에 따라 FIFO 부 emp 신호 (S8) 를 0 (h) 로 설정하고, 결과적으로, 타이밍 생성부 (24) 에 의한 FIFO 부 요구 신호 (S7) 의 출력이 인에이블된다.
FIFO 부 (23) 의 저장 주기가 종료된 후에, 타이밍 생성부 (24) 는 FIFO 부요구 신호 (S7) 를 FIFO 부 (23) 로 공급하고, FIFO 부 (23) 는 판독 어드레스로서 FIFO 부 출력 신호 (S10) (S10=3(h)) 를 파라미터 RAM 부 (22) 로 전송한다(단계 P44). 그후, 파라미터 RAM 부 (22) 는 ROM 원점 어드레스 신호 (S11)(P0=10(h)), Y 좌표 원점 신호 (S12)(P1=F0(h)), X 좌표 원점 신호 (S13)(P2=80(h)) 및 메쉬 효과 유무 신호 (S14)(P3=0(h)) 를 출력한다 (단계 P45). 그후, ROM 어드레스 계산부 (25) 는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15) (S15=1D(h)) 를 그래픽 ROM 부 (26) 로 출력한다. ROM 어드레스는 표시 화면 (G1) 의 FD 라인상에 표시될 그래픽 (G7) 의 라인의 그래픽 데이터가 저장된 (단계 P46) 그래픽 ROM 부 (26) 의 어드레스이다. 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 (S15=1D(h)) 에 대응하는 그래픽 데이터 신호 (S17)(S17=781E(h)) 를 출력부 (27) 로 출력한다 (단계 P47).
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 전송한다. 그후, 신호 (S16) 에 따라서, 출력부 (27) 는 클록 신호 (S1) 의매 공급시, 라인 버퍼부 (3) 에 인가될 라인 버퍼 어드레스 신호 (S20) 를 80(h) 로부터 8F(h) (도 17 에 도시함) 까지 증가시킨다. 또한, 출력부 (27) 는 클록 신호 (S1) 의 매공급시 라인 버퍼 데이터 신호 (S18) (S18=0111100000011110) 의 각 비트가 라인 버퍼부 (3) 에 공급된다. 통상적으로 1(h) 로 설정된 라인 버퍼 기입 인에이블 신호 (S19) 는 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 으로 설정된다.
파라미터 RAM 부 (22) 로부터 공급된 메쉬 효과 유무 신호 (S14=0(h)) 에 따라서, 메쉬 패턴 생성부 (28B) 는 메쉬 신호 (S21)(S21=FFFF(h)) 를 생성하고, 클록 신호 (S1) 의 매 공급시 메쉬 신호 (S21)(S21=FFFF(h)) 의 각 비트를 기입 인에이블 마스크부 (30) 로 출력한다. 메쉬 신호 (S21=FFFF(h)) (1111111111111111) 의 각 비트 '1' 는 라인 버퍼 기입 인에이블 신호 (S19) 의 각 비트에 대해 마스킹을 실행하지 않는 명령이다. 공급된 메쉬 신호 (S21=FFFF(h)) 에 따르면, 기입 인에이블 마스크부 (30) 는 출력부 (27) 로부터 공급된 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행하지 않고, 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 로서 라인 버퍼 기입 인에이블 신호 (S19) 를 라인 버퍼부 (3) 에 공급한다.
상술한 바와 같이, 표시 처리부 (2B) 는 그래픽 (G7) 의 라인의 그래픽 데이터를 라인 버퍼부 (3) 에 저장한다.
그래픽 데이터의 저장시, 타이밍 생성부 (24) 는 FIFO 부 요구 신호 (S7) 를 FIFO 부 (23) 로 전송하고, FIFO 부 (23) 는 FIFO 부 출력 신호 (S10)(S10=7(h)) 를 파라미터 RAM 부 (22) 로 출력한다 (단계 P44). 데이터 7(h) 의 출력에 의해서 비워진 FIFO 부 (23) 는 FIFO 부 emp 신호 (S8)(S8=1(h)) 를 타이밍 생성부 (24) 로 전송한다. 판독 어드레스로서 FIFO 부 출력 신호 (S10=7(h)) 의 공급에 따라서, 파라미터 RAM 부 (22) 는 ROM 원점 어드레스 신호 (S11)(P0=0(h)), Y 좌표 원점 신호 (S12)(P1=F0(h)), X 좌표 원점 신호 (S13)(P2=80(h)) 및 메쉬 효과 유무 신호 (S14)(P3=1(h)) 를 출력한다(단계 P45). 그후, ROM 어드레스 계산부는 ROM 원점 어드레스 신호 (S11), 주사선 카운트 신호 (S9) 및 Y 좌표 원점 신호 (S12) 를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호 (S15)(S15=D(h)) 를 그래픽 ROM 부 (26) 로 출력한다 (단계 P46). 그후, 그래픽 ROM 부 (26) 는 공급된 ROM 어드레스 신호 (S15=D(h)) 에 따라서, 그래픽 데이터 신호 (S17)(S17=FFFF(h)) 를 출력부 (27) 로 출력한다(단계 P47).
계속해서, 타이밍 생성부 (24) 는 표시 개시 신호 (S16) 를 출력부 (27) 로 재전송한다. 그후, 출력부 (27) 는 라인 버퍼부 (3) 에 공급될 라인 버퍼 어드레스 신호 (S20) 를 클록 신호 (S1) 의 매 공급시에 80(h) 로부터 8F(h) (도 17 에 도시함) 까지 증가시킨다. 또한, 출력부 (27) 는 클록 신호 (S1) 의 매공급시에 라인 버퍼 데이터 신호 (S18)(S18=1111111111111111) 의 각 비트를 라인 버퍼부 (3) 에 공급한다. 통상적으로, 1(h) 로 설정된 라인 버퍼 기입 인에이블 신호 (S19) 는 라인 버퍼 어드레스 신호 (S20) 가 출력되고 증가되는 동안 0(h) 로 설정된다.
계속해서, 메쉬 효과 유무 신호 (S14=1(h)), 주사선 카운트 신호 (S9) 및 ROM 어드레스 신호 (S15=(h)) 에 따라서, 메쉬 패턴 생성부 (28B) 는 메쉬 신호 (S21)(S21=0101010101010101) 를 생성하고, 클록 신호 (S1) 의 매 공급시에 메쉬 신호 (S21)(S21=0101010101010101) 의 각 비트를 기입 인에이블 마스크부 (30) 로 출력한다. 메쉬 신호 (S21)(S21=0101010101010101) 의 각 비트 '0' 는 라인 버퍼 기입 인에이블 신호 (S19) 의 각 비트에 대해 마스킹을 실행 (단계 P50) 시키는 명령이다. 기입 인에블 마스크부 (30) 는 메쉬 신호 (S21) 의 각 비트에 따라서 라인 버퍼 기입 인에이블 신호 (S19) 에 대해 마스킹을 실행하고, 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 를 생성하고, 신호 (S22) 를 라인 버퍼부 (3) 로 공급한다. 마스크된 라인 버퍼 기입 인에이블 신호 (S22) 가 로우 레벨인 경우에만 라인 버퍼부 (3) 로 기입이 실행된다 (단계 P51).
상술한 바와 같이, 표시 처리부 (2B) 는 그래픽 (G7) 의 라인의 그래픽 데이터를 저장할 라인 버퍼부 (3) 에 그래픽 (G3) 의 라인의 그래픽 데이터를 저장한다. 그래픽 (G3) 의 그래픽 데이터가 라인 버퍼부 (3) 의 각 어드레스에 저장된 그래픽 (G7) 의 그래픽 데이터상에 덮어쓰기되는 경우, 마스크된 라인 버퍼 기입 인에이블 신호 (S22=0) 에 대응하는 라인 버퍼 데이터 신호 (S18) 의 비트는 라인 버퍼부 (3) 의 대응 어드레스에 덮어쓰기되고, 마스크된 라인 버퍼 기입 인에이블 신호 (S22=1) 에 대응하는 라인 버퍼 데이터 신호 (S18) 의 비트는 라인 버퍼부 (3) 의 대응 어드레스에 덮어쓰기되지 않고, 따라서, 덮어쓰기가 실행되지 않은 라인 버퍼부 (3) 에 저장된 그래픽 (G7) 의 그래픽 데이터의 비트는 삭제되지 않고 라인 버퍼부 (3) 에 남게되고, 도 17 에 나타낸 바와 같이 그래픽 (G3) 이 표시 화면 (G1) 에 표시된다 (단계 P51).
그때에, FIFO 부 (23) 가 FIFO 부 emp 신호 (S8=1(h) 를 출력하기 때문에, 타이밍 생성부 (24) 는 다음 FIFO 부 요구 신호 (S7) 를 디스에이블시키고, 표시 화면 (G1) 의 FD 라인의 표시 처리는 완료된다 (단계 P52).
상술한 그래픽 표시 처리는 표시 화면의 최종 라인이 표시될 때까지 실행되고 (단계 P4, P5 및 P6), 처리는 다음 표시 화상을 표시하기 위해 단계 (P1) 로 되돌려진다.
상술한 바와 같이, 실시예에 따른 그래픽 화상 표시 장치에 의해서, 방대한 양의 그래픽 데이터에 대한 대비 또는 대 용량 그래픽 ROM 부 (26) 없이도 DML메쉬 효과 그래픽의 오버랩 표시가 실행될 수 있고, 표시 그래픽의 과도가 자연스럽게 실행될 수 있다.
비록, 과도 표시의 하나의 예를 설명했지만, 여러 종류의 과도표시가 상기 실시예에 따라서 실행될 수 있다. 예를들면, 그래픽 (Gb) 가 그래픽 (Ga) 로 대체되는 (페이드아웃/페이드인) 경우, 여러 종류의 과도 표시 및 변경이 다음에 따른 실시예에 따라서 가능해진다.
[Gb] -＞ [Gb(메쉬)+(Ga)] -＞ [Ga],
[Gb] -＞ [Gb+(Ga)(메쉬)] -＞ [Ga],
[Gb] -＞ [Gb+(Ga)(메쉬)] -＞ [Gb(메쉬)+(Ga)] -＞ [Ga],
[Gb] -＞ [Gb(메쉬)+(Ga)] -＞ [Gb+(Ga)(메쉬)] -＞ [Ga],
[Gb] -＞ [Gb(메쉬)+(Ga)(메쉬)] -＞ [Ga],
[Gb] -＞ [Gb+(Ga)(메쉬)] -＞ [Gb(메쉬)+(Ga)(메쉬)]
-＞ [Gb(메쉬)+(Ga)] -＞ [Ga], 등.
더욱이, 메쉬 패턴 생성부 (28B) 에 의해서 생성된 패시 패턴은 도 17 에 도시한 검사자 패턴에 제한되지 않는다. 도 1 에 도시한 패턴과 같은 여러 종류의 메쉬 패턴이 가능한다. 또한, 매피 패턴 생성부 (28B) 가 CPU I/F 신호 (S5) 에 따라서 복수의 매치 패턴 및 스위치 메쉬 패턴을 생성하도록 하는 것이 가능한다.
상술한 바와 같이, 본 발명에 따라 그래픽 화상을 표시하는 장치 및 방법에 있어서, 라인 버퍼 기입 인에이블 신호에 대해 마스킹을 실행함으로서, 사전에 저장되어 있던 그래픽 데이터가 삭제되지 않은 부분이 남아있는 라인 버퍼부로 그래픽 데이터를 덮어쓰기 함으로서, 그래픽 ROM 부에 방대한 양의 그래픽 데이터를 준비하지 않고도, 메쉬 효과 그래픽의 오버랩 표시 및 그래픽의 자연스런 과도 표시를 가능하게 한다.
설명을 위한 특정 실시예를 참조하여 설명했지만, 본 발명은 이들 실시예및 첨부된 청구항으로 제한하는 것은 아니다. 당해 분야의 숙련된 자에게 본 발명의 범주 및 취지에서 벗어남이 없이 실시예를 변경 또는 수정하는 것이 가능한 것으로 이해되어져야 한다.
이상에서 나타낸 바와 같이, 본 발명에 따르면, 메쉬 효과 그래픽의 오버랩 표시가 가능하고 방대한 양의 그래픽 데이터에 대한 대비 및 대용량의 그래픽 ROM 없이도 그래픽의 과도 표시가 자연스럽게 실행될 수 있는, 그래픽 화상을 표시하는 장치 및 방법의 제공이 가능하다.

Claims (6)

  1. 다수 그래픽 화상의 본래 그래픽 데이터를 저장하는 그래픽 ROM 을 가지며, 그래픽 처리 제어 정보로서 CPU 로부터 공급된 CPU I/F 신호에 따라서 상기 그래픽 ROM 으로부터 그래픽 화상의 본래 그래픽 데이터를 판독하고, 상기 CPU I/F 신호에 따라 상기 본래 그래픽 데이터를 처리하여 표시 그래픽 데이터를 생성하고, 상기 표시 그래픽 데이터를 출력하는 표시 처리부, 및
    표시 화면의 라인상에 표시될 표시 그래픽 데이터를 일시적으로 저장하는 라인 버퍼부로 이루어지고,
    상기 표시 처리부는,
    상기 CPU I/F 신호의 명령에 따라서 생성된 메쉬 효과 유무 신호에 따라 상기 표시 그래픽 데이터에 부여될 메쉬패턴의 마스킹 정보를 포함하는 메쉬 신호를 생성하는 메쉬 패턴 생성 수단, 및
    상기 메쉬 신호에 따라 상기 표시 그래픽 데이터를 상기 라인 버퍼부에 저장시 기입의 온/오프를 제어하는 라인 버퍼 기입 제어 수단으로 이루어지는 것을 특징으로 하는 그래픽 화상 표시 장치.
  2. 제 1 항에 있어서, 상기 라인 버퍼 기입 제어 수단은, 상기 메쉬 신호 값에 따라서 상기 라인 버퍼부로의 기입을 인에이블시키는 라인 버퍼 기입 인에이블 신호에 대해 마스킹을 실행하는 기입 인에이블 마스크부를 포함하는 것을 특징으로 하는 그래픽 화상 표시 장치.
  3. 제 1 항에 있어서, 상기 표시 처리부는,
    상기 CPU I/F 신호를 수신하고, 상기 CPU I/F 신호의 명령을 식별하고, 상기 CPU I/F 신호의 명령에 따라 각 표시 그래픽에 따른 FIFO 부 입력 신호 및 파라미터 RAM 기입 신호를 출력하는 데이터 I/F 부,
    상기 파라미터 RAM 기입 신호에 따라서 각 그래픽 표시 파라미터를 저장하고, 상기 그래픽 ROM 에 저장된 그래픽 화상의 상기 본래 그래픽 데이터의 상기 원점 어드레스를 지시하는 ROM 원점 어드레스 신호, 상기 표시 화면상에 표시될 상기 그래픽 화상의 원점의 X 좌표를 지시하는 X 좌표 원점 신호, 상기 표시 화면상에 표시될 상기 그래픽 화상의 상기 원점의 Y 좌표를 지시하는 Y 좌표 원점 신호, 및 상기 메쉬 효과의 유무를 지시하는 메쉬 효과 유무 신호를 FIFO 부 출력 신호의 공급에 따라서 출력하는 파라미터 RAM 부,
    상기 FIFO 부 입력 신호에 따라서 상기 파라미터 RAM 부의 어드레스를 저장하고, FIFO 부 요구 신호의 공급에 따라서 상기 FIFO 부 출력 신호를 출력하는, FIFO부,
    상기 그래픽 화상 표시 장치를 이용한 시스템으로부터 수직 동기 신호 및 수평 동기 시호를 수신하고, 상기 주사선수를 카운트하고, 주사선 카운트 신호를 출력하고, 상기 FIFO 부가 상기 파라미터 RAM 부의 어드레스를 출력하도록하는 FIFO 부 요구 신호를 생성하고, 표시 개시 신호를 생성하는 타이밍 생성부,
    상기 ROM 원점 어드레스 신호, 상기 주사선 카운트 신호 및 상기 Y 좌표 원점 신호를 이용하여 ROM 어드레스를 계산하고, ROM 어드레스 신호를 출력하는 ROM 어드레스 계산부,
    상기 ROM 어드레스 신호에 따라서 그래픽 데이터 신호를 출력하기 위해 상기 그래픽 ROM 이 제공된 그래픽 ROM 부, 및
    상기 그래픽 데이터 신호 및 상기 X 좌표 원점 신호를 수신하고, 상기 그래픽 화상 표시 장치를 이용한 상기 시스템으로부터의 클록 신호 및 상기 표시 개시 신호의 공급에 따라서, 라인 버퍼 데이터 신호, 라인 버퍼 기입 인에이블 신호 및 라인 버퍼 어드레스 신호를 출력하는 출력부로이루어지는 것을 특징으로 하는 그래픽 화상 표시 장치.
  4. 제 3 항에 있어서, 상기 파라미터 RAM 부는 상기 ROM 원점 어드레스 신호에 대응하는 ROM 원점 어드레스 정보, 상기 X 좌표 원점 신호에 대응하는 X 좌표 원점 정보, 상기 Y 좌표 원점 신호에 대응하는 Y 좌표 원점 정보, 및 상기 메쉬 효과 유무 신호에 대응하는 메쉬 효과 유무 정보를 상기 그래픽 표시 파라미터로서 저장하고, 상기 ROM 원점 어드레스 신호에 의해서 지시된 상기 그래픽 ROM 의 어드레스에 저장된 그래픽 화상의 그래픽 데이터는 상기 X 좌표 원점 신호 및 Y 좌표 원점 신호에 의해서 지시된 상기 화상의 좌표상에 상기 그래픽 화상의 상기 원점을 위치시킨 상기 표시 화면상에 표시되고, 상기 그래픽 화상의 표준 표시는 상기 메쉬 효과 유무 신호의 제 1 값에 따라 실행되고 상기 그래픽 화상의 메쉬 효과 표시는 상기 메쉬 효과 유무 신호의 제 2 값에 따라 실행되는 것을 특징으로 하는 그래픽 화상 표시 장치.
  5. (1) 그래픽 처리 제어 정보로서 CPU 로부터 공급된 CPU I/F 신호에 따라서, 다수 그래픽 화상의 본래 그래픽 데이터를 저장하는 표시 처리부의 그래픽 ROM 으로부터 그래픽 화상의 본래의 그래픽 데이터를 판독하는 단계,
    (2) 상기 CPU I/F 신호에 따라서 상기 본래 그래픽 데이터를 처리하고 표시 그래픽 데이터를 생성하는 단계,
    (3) 상기 표시 처리부로부터, 표시 화면의 라인상에 표시될 상기 표시 그래픽 데이터를 일시적으로 저장하는 라인 버퍼부로, 상기 표시 그래픽 데이터를 출력하는 단계,
    (4) 상기 표시 그래픽 데이터를 상기 라인 버퍼부에 일시적으로 저장하는 단계,
    (5) 상기 표시 화면의 상기 라인상에 상기 표시 그래픽 데이터를 표시하는 단계로 이루어지며,
    (a) 상기 CPU I/F 신호에 포함된 메쉬 효과 표시를 실행할지의 명령 여부를 판정하고, 메쉬 효과 유무 신호를 생성하는 단계,
    (b) 상기 메쉬 효과 유무 신호에 따라 상기 표시 그래픽 데이터에 부여될 메쉬 패턴의 마스킹 정보를 포함한 메쉬 신호를 생성하는 단계, 및
    (c) 상기 메쉬 신호에 따라서 상기 라인 버퍼부에 상기 표시 그래픽 데이터를 저장시 기입의 온/오프를 제어함으로서, 상기 표시 그래픽 데이터에 대해 메쉬 효과를 부여하여, 메쉬 효과 표시를 실현하는 단계를 또한 포함하는 것을 특징으로 하는 그래픽 화상 표시 방법.
  6. 제 5 항에 있어서, 상기 단계 (C) 에서의 상기 기입의 온/오프 제어가 상기 메쉬 신호의 값에 따라서, 상기 라인 버퍼부로의 기입을 인에이블시키는 라인 버퍼 기입 인에이블 신호에 대해 마스킹을 실행함으로서 실현되는 것을 특징으로 하는 그래픽 화상 표시 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2995703B1 (ja) * 1998-10-08 1999-12-27 コナミ株式会社 画像作成装置、画像作成装置における表示場面切替方法、画像作成装置における表示場面切替プログラムが記録された可読記録媒体及びビデオゲーム装置
US6661422B1 (en) 1998-11-09 2003-12-09 Broadcom Corporation Video and graphics system with MPEG specific data transfer commands
US6700588B1 (en) 1998-11-09 2004-03-02 Broadcom Corporation Apparatus and method for blending graphics and video surfaces
US7446774B1 (en) * 1998-11-09 2008-11-04 Broadcom Corporation Video and graphics system with an integrated system bridge controller
US6798420B1 (en) 1998-11-09 2004-09-28 Broadcom Corporation Video and graphics system with a single-port RAM
US7982740B2 (en) 1998-11-09 2011-07-19 Broadcom Corporation Low resolution graphics mode support using window descriptors
US6573905B1 (en) 1999-11-09 2003-06-03 Broadcom Corporation Video and graphics system with parallel processing of graphics windows
US6853385B1 (en) * 1999-11-09 2005-02-08 Broadcom Corporation Video, audio and graphics decode, composite and display system
US6768774B1 (en) 1998-11-09 2004-07-27 Broadcom Corporation Video and graphics system with video scaling
US6636222B1 (en) 1999-11-09 2003-10-21 Broadcom Corporation Video and graphics system with an MPEG video decoder for concurrent multi-row decoding
US8913667B2 (en) * 1999-11-09 2014-12-16 Broadcom Corporation Video decoding system having a programmable variable-length decoder
US9668011B2 (en) 2001-02-05 2017-05-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Single chip set-top box system
US6538656B1 (en) 1999-11-09 2003-03-25 Broadcom Corporation Video and graphics system with a data transport processor
JP3645829B2 (ja) * 2001-05-14 2005-05-11 コナミ株式会社 画像の形成方法及び画像形成用のプログラム
US7667710B2 (en) * 2003-04-25 2010-02-23 Broadcom Corporation Graphics display system with line buffer control scheme
US8063916B2 (en) 2003-10-22 2011-11-22 Broadcom Corporation Graphics layer reduction for video composition
US7738768B1 (en) 2005-12-16 2010-06-15 The Directv Group, Inc. Method and apparatus for increasing the quality of service for digital video services for mobile reception
KR100800998B1 (ko) 2005-12-24 2008-02-11 삼성전자주식회사 홈 네트워크 기기 제어 장치 및 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5131132B2 (ko) * 1971-11-13 1976-09-04
GB2063616B (en) * 1979-11-16 1984-06-20 Quantel Ltd Multiple picture image manipulation
US4398189A (en) * 1981-08-20 1983-08-09 Bally Manufacturing Corporation Line buffer system for displaying multiple images in a video game
US4645459A (en) * 1982-07-30 1987-02-24 Honeywell Inc. Computer generated synthesized imagery
US4531120A (en) * 1983-01-20 1985-07-23 International Business Machines Corporation Superposing graphic patterns
US4703318A (en) * 1984-03-30 1987-10-27 Wang Laboratories, Inc. Character-based monochromatic representation of color images
US4843568A (en) * 1986-04-11 1989-06-27 Krueger Myron W Real time perception of and response to the actions of an unencumbered participant/user
US5043714A (en) * 1986-06-04 1991-08-27 Apple Computer, Inc. Video display apparatus
US4868557A (en) * 1986-06-04 1989-09-19 Apple Computer, Inc. Video display apparatus
JPS6361372A (ja) * 1986-09-01 1988-03-17 Nec Corp 図形表示装置
JPH0357081A (ja) * 1989-07-26 1991-03-12 Canon Inc 画像処理装置
JP3036767B2 (ja) * 1989-12-28 2000-04-24 キヤノン株式会社 印刷装置および方法
JPH0685144B2 (ja) * 1990-11-15 1994-10-26 インターナショナル・ビジネス・マシーンズ・コーポレイション オーバレイ及びアンダレイの選択的制御装置
US5319742A (en) * 1992-08-04 1994-06-07 International Business Machines Corporation Image enhancement with mask having fuzzy edges

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Publication number Publication date
KR19980042241A (ko) 1998-08-17
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EP0841651A3 (en) 1999-06-30
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TW350948B (en) 1999-01-21

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