KR100262711B1

KR100262711B1 - 고주파 증폭기

Info

Publication number: KR100262711B1
Application number: KR1019970056102A
Authority: KR
Inventors: 모찌즈끼다꾸지
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1996-10-29
Filing date: 1997-10-29
Publication date: 2000-08-01
Also published as: KR19980033298A; EP0840443A1; EP0840443B1; US5886574A; DE69718280D1; JPH10135749A; DE69718280T2

Abstract

고주파 증폭기는 트랜지스터 입력 단자와 트랜지스터 출력 단자와 접지 방열핀을 갖는 트랜지스터, 트랜지스터 입력정합 회로를 갖는 제 1 유전체 기판, 및 트랜지스터 출력 정합 회로를 갖는 제 2 유전체 기판을 갖는다. 트랜지스터는 접지 방열핀을 공통 접지면에 밀착시켜 실장된다. 제 1 및 제 2 유전체 기판은 공통 접지면 부재상에 실장된다. 제 1 및 제 2 유전체 기판은 이들 측면에 있는 공통 접지면 부재상에 제 1 및 제 2 접지 도체가 각각 형성된다. 트랜지스터 정합 단자 및 트랜지스터 입력 정합 회로가 서로 접속되고 트랜지스터 출력 단자 및 트랜지스터 정합 회로가 서로 접속된다. 박막 도전성 쉬트는 제 1 접지 도체와 공통 접지면 부재사이의 갭으로부터 제 2 접지 도제와 공통 접지면 부재사이의 갭으로 제 1 접지 도체와 공통 접지면 부재사이의 갭을 통해서 확장되도록 연속하여 삽입된다. 제 1 유전체 기판, 접지 방열핀 및 제 2 유전체 기판은 박막 도전성 쉬트를 통해 공통 접지면 부재와 밀착되어 박막 도전성 쉬트가 제 1 및 제 2 유전체 기판 및 방열핀과 공통 접지면 부재 사이에 압착되어 고정되도록 한다.

Description

고주파 증폭기

본 발명은 전기적 접지 단자로서의 기능을 갖는 방열핀을 밀착되도록하는 디스크리트 트랜지스터 입력/출력단자, 및 입력/출력 유전체 기판상의 정합 마이크로스트립선로가 서로 접속되는 고주파 증폭기에 관한 것으로, 특히, 트랜지스터 입력/출력 단자 부근의 접지면의 고주파적 불연속에 기인하는 고주파 접지선상에 생성되는 기생 인던턴스에 의해서 발생되는 증폭기 특성의 불안정 용소를 제거하는데 목적이 있는 회로 실장에 관한 것이다.

이런 종류의 고주파 증폭기의 예로서, 예를 들면, 일본국 실계평 제 62-21618 호에 고주파 전력 증폭기가 개시되어 있다. (제 1 종래 기술로서 참조될) 종래 고주파 증폭기는 도 1a 를 참조로 하여 설명한다. 도 1a 에 도시한 예에서, 50 Ω 마이크로스트립 선 (9 와 21), 및 입력 정합 스태브 (46), 및 출력 정합 스태브 (20) 는 유전체기판 (37) 상에 형성된다. 마이크로스트립선 (9 와 21), 및 입력 정합 스태브 (46) 및 출력 정합 스태브 (20) 는 정합 회로로서 이용된다. 홀은 트랜지스터 (1) 의 실장부 주변에 동 박막으로 덮여진 2 개의 표면을 갖는 유전체기판 (37) 에 형성되고, 유전체기판 (37) 은 부착 나사 (28) 를 구비한 공통 접지면 부재 (27) 상에 부착된다. 방열핀 (4) 을 갖는 트랜지스터 (1) 는 상술된 홀을 통해서 부착 나사 (28) 를 구비한 공통 접지면 부재 (27) 에 부착된다. 트랜지스터 출력 단자 (2) 및 입력 정합 스태브 (46), 및 트랜지스터 출력 단자 (3) 및 출력 정합 스태브 (20) 는 솔더링에 의해서 서로 접속된다.

도 1a 에 도시한 바와 같이, 트랜지스터 (1) 는 다수개의 비아홀 (39) 로 형성되고, 접지 패턴 (11) 및 트랜지스터 에미터 접지 단자 (45) 를 갖는다. 전압 차단용 칩 커패시터 (15 와 15) 는 마이크로 스트립 선 (9 와 21) 상에 각각 배열된다.

다른 종래 고주파 증폭기와 마찬가지로, 도 1b 에 도시한 고주파 증폭기도 공지되어 있다 (이 고주파 증폭기는 제 2 종래 기술로서 참조된다). 도 1b 에 도시한 실시예에 있어서, 도 1a 에 도시한 실시예의 구성요소와 동일한 구성요소는 도 1a 에서와 동일한 참조번호가 부여된다. 제 2 종래 기술에 있어서, 고주파 증폭기는 각각이 동박막으로 덮인 2 개의 표면을 갖는 제 1 및 제 2 유전체기판 (6 과 17) 을 갖는다. 마이크로스트립선 (9) 및 입력 정합 스태브 (46) 는 제 1 유전체기판 (6) 상에 형성되고, 마이크로스트립선 (21) 및 출력 정합 스태브 (20) 는 제 2 유전체기판 (17) 상에 형성된다. 제 1 및 제 2 유전체기판 (6 과 17) 은 이들 사이에 끼워져 배치된 트랜지스터 (1) 를 구비한 공통 접지면 부재 (27) 상에 분리하여 실장된다. 트랜지스터 입력 단자 (2) 및 트랜지스터 출력 단자 (3) 는 입력 정합 스태브 (46) 및 출력 정합 스태브 (20) 에 솔더링에 의해서 각각 접속된다.

상술한 제 1 및 제 2 종래 기술에 있어서, 트랜지스터 (1) 의 각종 정합 상태를 실현시키기 위해서 트랜지스터 입력 및 출력 단자 (2 와 3) 에 매우 근접한 기판상에 분포 정수 또는 집중 정수를 이용한 각 주요 정합 회로를 배치할 필요가 있다. 통상적으로, 유전체 기판 (6 과 17) 의 하부 표면상에 있는 접지 도체 또는 유전체 기판 (37) 상에 있는 접지 도체를 공통 접지면 부재 (27) 에 밀착 접촉시키도록 하기 위해, 상술한 바와 같이, 나사 조임이 이용된다. 따라서, 나사 (28) 는 트랜지스터 입력 및 출력 단자 (2 와 3) 에 매우 근접한 입력 정합 스태브 (46) 및 출력 정합 스태브 (20) 를 회피하도록 배치될 수 밖에 없다.

나사의 위치는 트랜지스터 입력 및 출력 단자 (2 와 3) 로부터 분리된다. 따라서, 도 2 에 도시한 바와 같이, 각각 트랜지스터 입력 및 출력 단자 (2 와 3) 의 바로 하부에 있는 기판단면에 위치한 하부 표면 접지 도체 (19a 와 19b) 와 공통 접지면 부재 (27) 사이의 전기적인 접지를 목적으로 하는 접촉이 약해진다 (이 접촉은 도 2 의 접촉점 (35a 와 35b) 로서 지시된다).

더욱이, 기판의 하부 표면과 공통 접지면의 표면 처리 (솔더 코팅, 솔더 플레이팅, 및 이와 같은 것) 때문에, 기판 불연속부에서의 전기적인 접지 상태에서 발생하는 불연속성 및 불확실성 뿐만아니라, 불안정한 접촉이 온도 변화에 의해서 발생한다.

도 2 에 도시한 바와 같이, 이런 불안정한 접촉이 발생한 경우, 고주파 접지 복귀 전류 (29) 는 트랜지스터 입력/출력 접속부의 하부 표면 (19a 내지 19b) 에 근접한 접지선의 불연속 때문에 순방향 전류 (30) 보다 긴 경로를 따라 흐르고, 역 접지 복귀 전류 (29') 가 접지점 (35a) 에서 발생한다. 이것은 도 3 에 도시한 바와 같이, 등가 2 단자쌍 회로에 의해서 표시되고, 기생 인덕턴스 (36) 는 정합 조건에서 중요한 부분인 트랜지스터 입력 및 출력 단자 (2 와 3) 에 매우 근접한 접지 복귀 선상에서 생성된다. 조립시 온도 변화 및 불안정한 접촉 (도 2 의 접속점 (35a 35b) 의 불확실성) 에 기인하여 기생 인덕턴스 (36) 의 각각 그자체의 인덕턴스가 불안정하게 동작됨으로서, 정합 상태가 변환된다. 그후, 정합 상태의 변화는 이득, 파워 및 잡음의 주파수 및 온도특성에서의 변화, 여러 특성의 비 재현성 및 증폭기의 불필요한 발진을 야기시킨다. 도 2 및 도 3 을 참조하면, 참조 번호 (31) 는 신호원을 표시하고, 참조 번호 (32 와 33) 은 50 Ω 입력 및 출력 로드를 각각 표시하고, 참조번호 (34) 는 접지를 표시한다.

제 2 종래 기술에 있어서, 디스크리트 트랜지스터 (1) 의 신호 입력 및 출력 단자 (2 와 3) 의 양단에 있는 에미터 접지 단자 (45) 는 솔더링에 의해서 제 2 유전체 기판 (17) 의 하부 표면 도체에 때로는 직접 접속된다. 이 목적을 위해서, 트랜지스터 (1) 및 유전체 기판 (17) 은 일시에 조립되어야 한다. 일시적인 조립은 용이하게 실행되지 않는다. 공통 접지면 부재 (27) 는 유전체 기판 (17) 의 하부 표면상에서 트랜지스터 에미터 접지 단자 (45) 의 솔더링 부분이 회피되기 때문에, 복잡한 구조 결과를 갖는다.

트랜지스터 패키지의 형태에 따라, 이 방법의 부차적인 영향으로 접지 복귀 경로가 최소화 될수 없다. 따라서, 범용성이 부족하다.

상술한 바와 같이, 종래 고주파 증폭기에서, 디스크리트 트랜지스터의 정합을 획득할 경우, 주요 정합 회로가 트랜지스터 입력/출력 접속부에 매우 근접하여 배열되더라도, 실장시 필요한 나사의 위치는 입력/출력 접속부로부터 원거리에 배치된다. 결과적으로, 접지의 중용성이 높은 입력/출력 정합 회로부의 하부표면의 접지가 감소 되고 (약해지고), 정합 상태를 불안정하게 한다.

특히, 종래 주파수 증폭기에서, 디스크리트 트랜지스터 입력/출력 정합 회로가 배치된 마이크로스트립 기판 (유전체 기판) 의 하부면 접지 도체를 공통 접지면에 밀착시킬 경우, 나사 조임을 이용한다. 입력/출력 접속부의 바로 하부에 있는 공통 접지면과 기판 하부면 접지 도체 사이의 정합에 유효한 전기적 접지는 분연속이고 불안정하여, 증폭기의 여러 특성이 불안정해진다.

더욱이, 종래 고주파 증폭기에서, 특정 수단으로 배열되는 특정 형태 및 단자를 구비한 패키지를 갖는 트랜지스터가 이용되기 때문에, 정합 기판의 하부면상에 접지 도전체로 에미터 접지 단자를 직접 솔더링함으로서 정합부에서의 접지 연속성이 획득된다. 그러나, 상술한 바와 같이, 이러한 증폭기는 용이하게 조립될 수 없고 복잡한 매카니즘을 갖는다.

본 발명은 종래 기술의 상술한 조건의 관점에서 이루어진 것이며, 안정하며 양호한 특성 및 실행을 갖는 고주파 증폭기를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 온도에 의해서 발생된 특성의 변화 및 조립에 의해서 발생되는 변화가 최소화될 수 있는 고주파 증폭기를 제공하는데 있다.

볼 발명의 또다른 목적은 신뢰성이 높은 고주파 증폭기를 제공하는데 있다.

도 1a 내지 1b 는 종래 고주파 증폭기를 각각 설명한 개략적인 평면도.

도 2 는 도 1a 에 도시한 종래 고주파 증폭기의 장축 단면도.

도 3 은 종래 고주파 증폭기의 등가 2 단자쌍회로도.

도 4a 내지 4b 는 본 발명의 제 1 실시예를 도시한 개략적인 평면도 및 확대도.

도 5 는 도 4a 내지 4b 에 도시한 실시예의 동작을 표시한 단면도.

도 6a 내지 6b 는 본 발명의 제 2 실시예를 도시한 각각의 개략적인 평면도 및 모듈도.

도 7a 내지 7d 는 종래 고주파 증폭기와 비교하여 도 4a 내지 4b 에 도시한 제 1 실시예의 입력/출력 특성 및 출력 레벨 주파수 특성을 도시한 그래프로서, 도 7a 는 본 발명의 제 1 실시예의 입력/출력 특성을 도시하고, 도 7b 는 종래 고주파 증폭기의 입력/출력 특성을 도시하고, 도 7c 는 본 발명의 제 1 실시예의 출력 레벨 주파수 특성을 도시하고, 도 7d 는 종래 주파수 증폭기의 출력 레벨을 도시한 도면.

*도면의주요부분에대한부호의설명*

1 : 트랜지스터 2 , 3 : 트랜지스터 출력단자

4 : 방열핀 5 : 박막 도전성 쉬트

6 : 유전체 기판 7 : 제 1 기판 출력단

9 : 마이크로스트립선 11 : 접지 패턴

13 : 커패시터 14 : 게이트 부하 전압 외부 인가점

15 : 전압 커팅 칩 커패시터 16 : 유전체 기판 입력 단자

17 : 제 2 유전체기판 18 : 제 2 기판 입력단

20: 출력 정합 스태브

상술한 목적을 성취하기 위해서, 볼 발명의 제 1 실시예에 따르면, 트랜지스터 입력 단자, 트랜지스터 출력 단자 및 접지 방열핀을 갖는 트랜지스터, 트랜지스터 입력 정합 회로를 갖는 제 1 유전체 기판 및 트랜지스터 출력 정합 회로를 갖는 제 2 유전체 기판으로 이루어진 증폭기에 있어서, 접지 방열핀을 공통 접지면 부재에 밀착시켜 트랜지스터가 실장되고, 제 1 및 제 2 유전체 기판은 공통 접지면 부재상에 실장되고, 제 1 및 제 2 유전체 기판의 측면에 있는 공통 접지면상에 제 1 및 제 2 접지 도체가 형성되고, 트랜지스터 입력 단자 및 트랜지스터 입력 정합 회로가 서로 접속되고 트랜지스터 출력 단자 및 트랜지스터 정합 회로가 서로 접속되고, 고주파 증폭기에 있어서, 박막 도전성 쉬트는 제 1 접지 도체와 공통 접지면 부재사이의 갭으로부터 제 2 접지 도체와 공통 접지면 부재사이의 갭으로 제 1 접지 도체와 공통 접지면 부재사이의 갭을 통해서 확장하여 연속적으로 삽입되고, 제 1 유전체 기판, 접지 방열핀, 및 제 2 유전체 기판은 박막 도전성 쉬트를 통해 공통 접지면 부재와 밀착시켜, 제 1 및 제 2 유전체 기판과 방열핀사이의 박막 도전성 쉬트, 및 공통 접지면 부재를 압착 및 고정시키도록 한다.

본 발명의 제 2 실시예에 따르면, 제 1 실시예에서 서술된 고주파 증폭기에서, 트랜지스터가 에미터 또는 베이스 접지 디스크리트 바이폴라 트랜지스터인 고주파 증폭기를 제공한다.

본 발명의 제 3 실시예에 따르면, 제 1 실시예에서 설명한 고주파 증폭기에서, 트랜지스터가 소오스 접지 디스크리트 전계 효과 트랜지스터인 고주파 증폭기를 제공한다.

본 발명의 제 4 실시예에 따르면, 제 1 내지 제 3 실시예중 어느하나에 설명된 고주파 증폭기에서, 제 1 및 제 2 유전체 기판이 서로 완전하게 접속되는 고주파 증폭기를 제공한다.

본 발명의 제 5 실시예에 따르면, 제 1 내지 제 4 실시예중 어느하나에 설명된 고주파 증폭기에서는, 트랜지스터 입력 정합 회로 및 트랜지스터 출력 정합 회로가 각각 마이크로스트립선을 갖는 고주파 증폭기를 제공한다.

상술한 실시예로부터 명백해진 바와 같이, 본 발명에 따르면, 하나의 연속 박막 도전성 쉬트는 제 1 유전체 기판의 하부면 접지 도체로서 제공한 솔더 코팅막과 공통 접지면 부재 사이의 갭으로부터 제 2 유전체 기판의 하부면 접지 도체로서 제공한 솔더 코팅막과 공통 접지면 부재사이의 갭으로, 트랜지스터 접지 방열핀의 하부면과 공통 접지면 부재사이의 갭을 통해 확장하여 삽입되고, 그후 제 1 유전체 기판, 트랜지스터 방열핀 및 제 2 유전체 기판을 나사를 이용하여 공통 접지면 부재의 상부면과 밀착시켜, 쉬트가 제 1 및 제 2 유전체 기판과 방열핀과 공통접지면 부재 사이에 압착되어 고정되도록 한다. 입력 정합 회로의 하부면 접지단과 공통 접지면 부재사이의 갭, 출력 정합 회로의 하부면 접지단과 공통 접지면 부재사이의 갭은 압착된 도전성 쉬트로 채워질 수 있다. 결과적으로, 기판 접착 나사의 위치는 입력/출력 정합 회로에 근접한 부분으로부터 원거리에 있는 경우에도, 제 1 유전체 기판의 하부면 접지 도체, 트랜지스터 접지면 및 제 2 유전체 기판의 하부면 접지 도체에 대해 공통 접지가 이루어지고, 접지 복귀선상에 희망하지 않는 기생 인덕턴스가 발생하지 않는다.

특히, 본 발명에 따르면, 디스크리트 트랜지스터, 접지로서도 제공하는 방열핀, 및 입력/출력 정합 기판 (제 1 입력 정합 유전체 기판 및 제 2 출력 정합 유전체 기판) 이 공통 접지면 부재상에 각각 실장된 증폭기에서, 단순한 방법에 의한 트랜지스터와 입력/출력 정합 회로사이의 고주파 접지는 신뢰성있고, 안정적이며 연속적인 최단거리선을 통해 접속된다. 결과적으로, 양호한 재현성을 가지며 트랜지스터 입력/출력 정합 상태가 최적화되고 트랜지스터의 특성의 최대 상태가 유지되고, 증폭기의 이득, 파워, 잡음, 왜곡, 효율등의 온도 및 주파수 특성의 비정상적인 변화에 무관하며 불필요한 발진이 없는 안정적인 증폭기가 획득될 수 있다.

매스 프로덕션계의 제조에서 발생하는 증폭기의 다양한 특성의 변화가 억제되어, 생산성이 향상되고, 재현성이 보장되어 고신뢰성을 유도한다.

본 발명에 따르면, 접지면의 연속성을 보장하기 위해서, 특정 패키지형태의 특정 단자배열을 갖는 트랜지스터 및 이와 같은 것을 이용하지 않고 하나의 박막 도전성 쉬트만을 첨부함으로서 접지 연속성이 실현된다. 따라서, 본 발명은 구조적인 단순성, 조립의 용이함, 저가격등에 의해서 매스 프로덕션에서 우수하다.

특히, 본 발명에 따르면, 방열핀이 접지 단자로서 기능을 가지며 공통 접지하우징의 표면상에 직접 실장되는 한, 증폭기의 안정적인 동작이 보장되기 때문에, 디스크리트 트랜지스터, 모듈 등의 패키지 형태 또는 단자 배열과 무관하게 여러가지 실장이 용이하고 저렴하게 구현될 수 있다.

본 발명에 따르면, 박막 도전성 쉬트는 기판의 하부면상의 접지 도체면과 트랜지스터 방열핀의 접지면과 공통 접지면 사이에 삽입되어 압착에 의해서 고정된다. 기판의 하부면 및 트랜지스터 방열핀의 하부면의 표면 마이크로 구조는 단지 박막 도전성 쉬트의 두께만으로도 흡수될 수 있으므로, 장치 특성의 안정화에 요구되는 접지면의 연속성이 보장된다. 나사에 의한 조임으로 발생되는 압력은 접지면 접속의 압력에 기여하는 표면 압력으로서 작용한다. 결과적으로, 조이는 나사의 수가 감소될 수 있다.

즉, 본 발명에 따르면, 공통 접지 하우징면상에 입력/출력 기판을 부착시키는 경우, 부착 나사의 위치가 최적화되어, 장치 특성의 안정화를 보장하는 동안 기판 부착에 이용되는 나사의 수가 감소될 수 있다. 결과적으로, 나사의 재료 가격, 하우징상의 탭 형성에 요구되는 가격, 기판에 홀을 형성하는 가격, 및 나사 조임에 의해서 요구되는 조립 단계의 수가 감소될 수 있다. 증폭기, 패널, 및 이들을 포함한 장치의 가격이 따라서 감소될 수 있다.

본 발명의 상술한 목적 및 다수의 다른 목적, 형태 및 이점은 이하 상세한 설명과 본 발명의 원리를 이용한 바람직한 실시예가 설명을 위한 예로서 도시된 도면을 참조시 당해 기술분야에 숙련된 자에게 명백해질 것이다.

본 발명의 여러가지 바람직한 실시예를 도면을 참조하여 설명한다.

본 발명의 제 1 실시예는 도 4a 내지 4b 를 참조하여 설명한다. 후술하겠지만, 도 4a 내지 4b 에 도시한 디스크리트 트랜지스터 (1) 에 대해 전기적인 접지 단자의 기능을 갖는 방열핀 (4) 은 공통 접지면 부재 (27) 사에 밀착되어 실장된다. 마이크로스트립 배열을 포함한 트랜지스터 입력 정합 회로는 동막 (6a 내지 6b) 으로 각각 형성된 2 개의 표면을 갖는 제 1 유전체 기판 (6) 상에 형성된다. 제 1 유전체 기판 (6) 은 공통 접지면 부재 (27) 상에 실장된다. 즉, 50 Ω 마이크로스트립선 (9) 및 입력 정합 칩 커패시터 (10) 가 제 1 유전체 기판 (6) 상에 형성된다. 마찬가지로, 마이크로스트립 배열을 포함한 트랜지스터 출력 정합 회로는 동막 (17a 내지 17b) 을 구비하여 각각 형성된 두개의 표면을 갖는 제 2 유전체 기판 (17) 상에 형성된다. 제 2 유전체 기판 (17) 은 공통 접지면 부재 (27) 상에 실장된다. 즉, 출력 정합 스태브 (20) 및 50 Ω 마이크로 스트립 선 (21) 은 제 2 유전체 기판 (17) 상에 형성된다.

트랜지스터 입력 단자 (2) 및 트랜지스터 출력 단자 (3) 는 마이크로 스트립선 (9) 에 각각 접속되고, 이상에 따라서, 증폭기를 구성한다.

도 4a 내지 4b 에 도시한 바와 같이, 하나의 박막 도전성 쉬트 (5) 는 트랜지스터 접지 방열핀 (4) 의 하부면과 공통 접지면 부재 (27) 의 상부면 (27a) 사이의 갭을 통해서, 제 1 유전체 기판 (6) 의 하부면 접지 도체 (19) 의 하부면과 공통 접지면 부재 (27) 의 상부면 (27a) 사이의 갭으로부터 제 2 유전체 기판 (17) 의 솔더 코팅막으로 이루어진 하부면 접지 도체 (19) 의 하부면과 공통 접지면 부재 (27) 의 상부면 (27a) 사이의 갭으로 확장하여 연속적으로 삽입된다. 제 1 유전체 기판 (6), 방사핀 (4) 및 제 2 유전체 기판 (17) 은 나사 (28) 로 함께 조여지고 상술한 바와 같이 삽입된 박막 도전성 쉬트 (5) 와 공통 접지면 부재 (27) 가함께 밀착된다. 즉, 쉬트 (5) 는 나사 (28) 에 의해서 압력이 가해지고 고정된다.

또한, 도 5 를 참조하면, 유전체 기판 입력 단자 (16) 로부터 인가된 신호는 마이크로스트립선 (9), 전압 차단 칩 커패시터 (15), 및 입력 측 정합 회로 (입력 정합 칩 커패시터) (10) 를 통해 흐르고, 디스크리트 트랜지스터 입력 단자 (2) 의 접속부를 통해 트랜지스터 (1) 에 입력된다.

트랜지스터 (1) 에 의해서 증폭된 신호 (증폭 신호) 는 트랜지스터 출력 단자 (3) 의 접속부로부터 제 2 유전체 기판 (17) 상에 있는 출력 정합 스태브 (20), 마이크로 스트립선 (21), 및 전압 차단 커패시터 (25) 를 통해 출력 단자 (26) 로 출력된다.

트랜지스터 (1) 의 입력/출력 단자에 근접하여 배치된 입력 정합 칩 커패시터 (10) 및 출력 정합 스태브 (20) (입력 정합 칩 커패시터 및 출력 정합 스태브는 정합회로로 칭함) 는 통상적으로 50 Ω 의 출력 임피던스를 갖는 마이크로스트립선 (9 와 21) 의 이득 정합, 파워 정합, 효율 정합, 왜곡 정합, 잡음 정합등을 실행시키기 위해서 분포 또는 집중 파라미터 회로로 구성된다. 정합 회로 (10 과 20) 는 요구되는 특성을 획득하기 위해 함께 작용한다.

제 1 및 제 2 유전체 기판 (6 과 17) 의 하부면은 입력 정합 회로 (10) 및 출력 정합 정합 회로 (20) 각각의 하부면을 포함하도록 솔더코팅막 (19) 으로 접지 도체면을 전체적으로 형성하고, 다시 압력이 가해지며, 박막 도전성 쉬트 (5) 상에서 나사를 조여, 제 1 및 제 2 유전체 기판 (6 과 17) 의 박막 도전성 쉬트 (5) 및 기판 하부면의 도체면이 전기적으로 접지되도록 한다. 트랜지스터 (1) 가 방열핀 (4) 의 공통 접지면 부재 (27) 상에서 나사로 박막 도전성 쉬트 (5) 를 통해조여지기 (공통적으로 조여지기) 때문에, 방열핀 (4) 과 박막 도전성 쉬트 (5) 사이가 전기적으로 접지된다. 즉, 제 1 및 제 2 유전체 기판 (6 과 17) 의 트랜지스터 입력 및 출력부의 하부면 접지부와 트랜지스터 (1) 사이의 전기적인 접지는 불연속이 없이 하나의 삽입된 박막 도전성 쉬트 (5) 를 통해 가장 짧은 경로로 접속된다.

박막 도전성 쉬트 (5) 와 각 접지면 사이의 전기적인 접촉을 설명한다. 적절한 두께를 갖는 부드러운 도체 재료가 박막 도전성 쉬트 (5) 의 재료로서 이용되는 경우, 나사의 위치가 트랜지스터 입력 및 출력 정합 회로 (10 과 20) 로부터 원거리에 있더라도, 박막 도전성 쉬트 (5) 가 압력을 받기 때문에, 박막 도전성 쉬트 (5) 의 두께는, 기판 단면 (7 과 18) (제 1 기판 출력단 및 제 2 기판 출력단) 에 위치되고 표면 처리물을 포함한 하부면 접지 도체 (19a 내지 19b) 의 표면 마이크로구조, 나사를 조이는 동안 발생하는 기판 휨, 및 트랜지스터 방열핀 (4) 의 접지 하부면의 표면 마이크로구성을 흡수한다. 결과적으로, 공통 접지면 부재 (27) 가 임의의 표면을 갖더라도, 제 1 유전체 기판 (6) 으로부터 트랜지스터 (1) 를 통해 제 2 유전체 기판 (17) 에 이르기까지 매우 신뢰성 있는 전기적인 접지가 박막 도전성 쉬트 (5) 에 의해 이루어질 수 있다.

도 5 에 도시한 바와 같이, 상술한 바와 같은 배열에 의해, 고주파 접지 복귀 전류 (29) 는 제 1 기판 출력단 (7) 및 제 2 기판 입력단 (18) 에 근접한 경로상에서 최단 경로이고 연속적인 링크 (link) 를 따라 흐른다. 종래의 경우에서와 같이 표현된 등가 2 단자쌍에 있어서, 제 1 기판 출력단 (7) 및 제 2 기판 입력단 (18) 에 매우 근접한 접지 복귀상에는 기생 인덕턴스 (36) 의 부하가 작용하지 않는다. 기생 인덕턴스 (36) 는 조립시 온도 변화 및 불안정한 접촉에 기인하여 불안정하게 작용하지 않고, 안정적이고 최적인 입력/출력 정합 상태가 항상 획득될 수 있다.

따라서, 증폭기의 이득, 파워, 잡음, 왜곡, 효과등의 온도 및 주파수 특성에 있어서의 비정상적인 변화에 무관하게 되고 비정상적인 발진에 대해 영향을 받지 않은 양호한 재현성을 갖는 안정된 증폭 상태가 획득될 수 있다.

본 발명에 따른 고주파 증폭기의 실제적인 실시예를 도 4a 내지 4b 를 다시 참조하여 설명한다. 증폭기는 S-대역 (2,660 내지 2,690 MHz 대역) 고출력 증폭기이다. 제 1 유전체 기판 (6) 으로서, 상대유전상수 q = 4.8 이며 유전 손실 탄젠트 tanδ = 0.0167 를 갖는 두께가 1.6 mm 글라스 보강 에폭시 기판이 이용되었다. 50 Ω 의 특성 임피던스를 갖는 2 mm 폭 마이크로스트립선 (9) 은 50 Ω 임피던스 입력 단자 (16) 으로부터 확장하도록 제 1 유전체 기판 (6) 상에 형성되고, 트랜지스터 (1) 의 입력 이득 정합을 위해 0.5 pF alc 1 pF 칩 커패시터 (10) 가 도체 패턴 (11) 상에 정합 회로로서 실장되었다. 비아홀 (39) 은 하부면 접지 도체에 접속되도록 접지 패턴 (11) 에 형성된다.

트랜지스터 (1) 로서, 고출력 증폭기 소자로서 제공하며, 나사홀을 구비한 방열핀 (4) 을 소오스 접지로서 제공하는 디스크리트 GaAs 고출력 전계 효과 트랜지스터가 이용된다. 따라서, (트랜지스터 게이트) 입력 단자 (2) 는 솔더링에 의해서 제 1 유전체 기판 (6) 에 접속된다. 0.1 mm 의 폭 및 2.6 GHz 의 대역 주파수를 갖는 λ/4 선 (12) 은 제 1 유전체 기판 (6) 상에 50 Ω 마이크로스트립선 (9) 의 하나의 단부에 접속되고, 1,000 pF 칩 커패시터 (13) 은 RF 단락 회로를 형성하도록 마이크로스트립선 (9) 의 다른 하나의 단부에 접속된다. 결과적으로, 50 Ω 마이크로스트립선 (9) 으로부터 개방된 RF 를 표시한 바이어스 피드 선은 게이트 바이어스를 공급하도록 형성된다.

참조번호 (14) 는 게이트 부하 전압이 외부에서 인가되는 점을 지시한다. 10 pF 전압 차단 칩 커패시터 (15) 가 직렬로 마이크로 스트립선 (9) 에 삽입되어 인가된 게이트 부하 전압이 입력측 외부 회로상에 작용하지 않도록 한다.

(트랜지스터 드레인) 출력 단자 (3) 는 솔더링에 의해서 제 2 유전체 기판 (17) 에 접속되고, 트랜지스터 방열핀 (4) 은 소오스로서 접지된다.

제 2 유전체 기판 (17) 으로서, 저유전체손실 탄젠트 (tanδ = 0.0058) 갖는 저손실 테프론/글라스 섬유 기판이 이용되어 출력 파워의 감소 없이 출력 파워 정합 회로 (회로 정합 스태브) (20) 로부터 출력 단자 (26) 으로 신호를 전송하도록 한다. 제 1 유전체 기판 (6) 은 0.03 dB/cm 의 유전체 탄젠트 손실을 가지며, 제 2 유전체 기판 (17) 은 0.01 dB/cm 의 유전체 탄젠트 손실을 갖는다.

제 2 유전체 기판 (17) 은 상대 유전체 상수 ε_r가 2.55 이며 두께가 0.8 mm 이다. 트랜지스터 출력 파워 정합을 위한 정합 회로 (20) 는 분포 상수 개방 스태브에 의해서 제 2 유전체 기판상에 실현된다. 50 Ω 의 특성 임피던스의 정합이 실행된 후에, 트랜지스터 출력은 2 mm 의 폭을 갖는 50 Ω 의 마이크로스트립선 (21) 을 이용하여 출력 단자 (26) 로 전송된다.

제 1 유전체 기판 (6) 과 유사하게, 1 mm 의 폭과 2.6 GHz 의 주파수를 갖는 λ/4 선 (22) 은 제 2 유전체 기판 (17) 상의 50 Ω 마이크로스트립선 (21) 의 하나의 단부에 접속되고, 1,000 pF 칩 커패시터 (23) 는 RF 단락 회로를 형성하도록 50 Ω 마이크로스트립선 (21) 의 다른 하나의 단부에 접속된다. 결과적으로, 50 Ω 마이크로스트립선 (21) 으로부터 개방된 RF 를 표시한 바이어스 피드선은 드레인 바이어스를 공급하도록 구성된다. 참조 번호 (24) 는 드레인의 양의 전압이 외부에서 인가되는 점을 지시한다.

10 pF 전압 차단 칩 커패시터 (25) 는 직렬로 마이크로스트립선 (21) 에 삽입되어 인가된 드레인 양의 전압이 출력측 외부 회로상에 작용하지 않도록 한다.

2cm × 2cm의 크기 및 0.4 mm 의 두께를 갖는 하나의 연속적인 박막 도전성 쉬트 (5) 는 트랜지스터 입력 접속부에 근접한 제 1 유전체 기판 (6) 의 단면 (7)(제 1 기판 출력단)의 하부 표면상에 솔더 코팅막 (19) 으로 동막 (6b) 을 표면처리함으로서 형성된 접지 도체 (19a) 와, 공통 접지면 부재 (27) 로서 이용되는 주형 알루미늄 실장 하우징의 상부면 (27a) 사이의 갭으로부터, 트랜지스터 추력 접속부에 근접한 제 2 유전체 기판 (17) 의 단면 (18) (제 2 기판 입력단) 의 하부면상에 동막 (17a) 을 표면 처리함으로서 유사하게 형성된 접지 도체 (19b) 와, 알루미늄하우징 (27) 의 상부 표면 (27a) 사이의 갭으로, 동 표면상에 금을 도금하여 형성된 드랜지스터 소오스 접지 방열핀 (4) 의 하부 표면과 주형 알루미늄하우징 (27) 의 상부 표면 (27a) 사이의 갭을 통해서 확장되도록 삽입된다. 그후에, 박막 도전성 쉬트 (5) 는 제 1 유전체 기판 (6) 에 형성된 부착 나사홀, 트랜지스터 방열핀 (4), 및 직경이 2.3 mm 인 나사 (28) 를 구비한 제 2 유전체 기판 (17) 을 이용함으로서 알루미늄하우징 (27) 상에서 함께 밀착되어 함께 조여진다.

제 1 유전체 기판 (6) 및 제 2 유전체 기판 (17) 은 3 cm × 2 cm 의 크기를 가지며, 트랜지스터 (1) 의 외부 형태는 6 mm × 17 mm 의 사각형태이다. 출력 및 입력단 (7 과 18) 과 트랜지스터 (1) 사이의 갭은 최대 0.3 mm 이다.

또한, 도 5 를 참조하면, 상술한 바와 같이, 제 1 및 제 2 유전체 기판 (6 과 17) 은 부드러우며 도전성있는 하나의 삽입된 박막 도전성 쉬트 (5) 를 통해 주형 알루미늄하우징 (27) 상에서 나사로 조여지고, 트랜지스터 (1) 가 박막 도전성 쉬트 (5) 를 통해 아루미늄하우징 (27) 상에 나사로 조여지는 경우, 상술한 바와 같이, 박막 도전성 쉬트 (5) 는 밀착하여 압착된다.

트랜지스터 방열핀 (4) 과, 제 1 및 제 2 유전체 기판 (6 과 17) 의 트랜지스터 입력 및 출력 정합 회로 (10 과 20) 에 근접함 하부면상에 위치된 접지 도체 (19a 내지 19b) 사이의 전기적인 접지는 연속적인 하나의 박막 도전성 쉬트 (5) 를 통해 최단 경로를 통해서 접속된다.

기판상의 나사부는 입력 및 출력 정합 회로 (10 및 20) 에 근접하기 때문에 표면 트랜지스터 접속부로부터 원거리에 있게된다. 그러나, 박막 도전성 쉬트 (5) 와 각 접지 표면사이의 전기적인 접촉을 고려하면, 압착시 박막 도전성 쉬트 (5) 의 두께 (0.4 mm) 및 부드러움은 각 기판 및 알루미늄하우징의 하부면의 접지 도체 (19a 내지 19b) 의 표면 마이크로구조를 흡수한다.

하부면 솔더 코팅에 의해 제 1 및 제 2 유전체 기판 (6 과 17) 의 표면 거친정도는 통상적으로 최대 0.2 mm 이고, 주형 알루미늄하우징의 상부면이 특히 평탄하지 않은 경우 획득되는 평탄도는 최대 0.6 mm 이고, 0.8 mm 의 최대 갭을 채우기 위한 처리가 요구된다.

압착시 상술한 갭에 대한 박막 도전성 쉬트 (5) 의 채움 비율이 50 % 로 설정되는 경우, 접착면 사이의 갭에 의해서 발생된 점접촉 상태는 0.4 mm 의 두께를 갖는 박막 도전성 쉬트 (5) 를 삽입하여 압착함으로서 제거된다. 표면을 통한 신뢰성 있는 전기적인 접촉은 기판 및 박막 도전성 쉬트 (5) 의 하부면상에서 접지 도체 (19) 에 의해서 성취될 수 있다.

기판휨이 고려되는 경우, 기판 단으로부터 2 cm 위치에서 각 방향으로 최대 가능한 휨이 3 % 로 설정되는 경우, 휨은 0.6 mm 가 된다. 이 기판은 피치가 13 mm 인 나사로 압착되는 경우, 피치간 간격은 최대 0.4 mm 이거나 또는 그 미만으로 감소된다. 결과적으로, 휨에 의해서 형성될 수도 있는 임의의 갭은 동일한 방법으로 0.4 mm 두께 솔도 쉬트 (5) 를 압착함으로서 충분하게 흡수될 수 있다.

트랜지스터 (1) 의 방열핀 (4) 의 접지 하부면의 표면 거친정도는 본래 50 ㎛ 이거나 또는 그 미만이고, 주형 알루미늄하우징 (27) 의 상부 표면 (27a) 의 표면 거친정도는 최대 0.6 mm 이다. 당연하게는, 접합시 갭은 제 1 및 제 2 유전체 기판 (6 과 17) 과 주형 알루미늄하우징 (27) 사이의 갭보다 적다. 0.4 mm 의 두께를 갖는 박막 도전성 쉬트 (5) 를 삽입하여 압착시, 트랜지스터 방열핀 (4) 의 하부면과 박막 도전성 쉬트 (5) 사이의 전기적인 접촉 뿐만아니라, 트랜지스터 방열핀 (4) 으로부터 알루미늄하우징 (27) 까지의 열저항이 낮게 억제되어, 좋은 방열 상태가 유지될 수 있다.

상술한 바와 같이, 전기적인 접지의 연속은 하나의 박막 도전성 쉬트 (5) 를 통해 이루어질 수 있다. 도 5 에 도시한 바와 같이, 고주파 접지 복귀 전류 (29) 는 최단거리이며 연속적인 링크를 따라 흐르고, 희망하지 않는 접지 복귀에 기인하여 기생 인덕턴스가 방생하지 않는다. 따라서, 안정적이며 최적인 고출력 증폭기 특성이 이루어진다.

도 5 에서, 참조 번호 (31) 는 신호 소오스를 지시하고, 참조 번호 (32 내지 33) 은 50 Ω 입력 출력 부하를 각각 지시하고, 참조 번호 (34) 는 접지를 지시한다.

상술한 S 대역 (2,660 내지 2,690 MHz 대역) 의 입력/출력 특성은 도 7a 내지 7d 를 참조하여 설명한다.

도 7b 는 박막 도전성 쉬트 (5) 가 삽입되지 않은 종래의 경우를 설명한다. 하나으 증폭기에 대해 5 번의 재조립이 실행된다. 각 조립 동작후에 바로 입력/출력 특성은 2,675 MHz 의 중심 주파수에서 측정된다. 도 7b 에 결과적인 변화를 도시한다.

도 7a 는 본 발명에 따른 증폭기에 대해 조립이 5 번 실행되는 경우 획득된 입력/출력 특성을 도시한 도면이다. 도 7a 는 조립과 무관하게 이득 및 임계 출력 (4 dB 압착점) 의 양측 모두가 종래의 경우 보다 더 재현성이 우수한 안정된 값이되는 것을 도시한 도면이다. 따라서, 본 발명은 매스 프로덕션계에서 제조되어야 하는 증폭기에 대한 배열에서 매우 효과적이다.

도 7d 에서, + 15dB 의 일정 입력 레벨을 갖는 대역에서 출력 파워 레벨의 주파수 특성이 5 회 조립을 통해서 측정된다. 도 7c 는 5 번의 조립을 통해 본 발명의 주파수 특성이 변하는 것을 도시한 도면이다. 주파수 특성에서의 이들 변화는 본 발명에 따른 증폭기의 안정성 및 재현성의 효과를 나타낸다. 트랜지스터 입력 및 출력 정합 회로 (10 내지 20) 에 근접한 기판 부착 나사 (28) 의 위치가 최적화되면, 나사 (28) 의 재료 가격, 하우징상의 탭 (tap) 형성에 요구되는 가격, 제 1 및 제 2 유전체 기판 (6 과 17) 에 나사홀을 형성하는 가격, 및 나사 조임에 의해서 요구되는 조립 단계의 수가 감소될 수 있다. 증폭기, 패널 및 이들을 포함한 장치의 가격은 따라서 감소될 수 있다.

본 발명의 제 2 실시예에 따른 고주파 증폭기를 설명한다.

도 6a 내지 6b 를 참조하면, 본 실시예에서, 도 4a 내지 4b 에 도시한 구성 요소와 동일한 구성 요소는 도 4a 내지 4b 에서와 동일한 참조번호에 의해서 지시된다.

도 6a 내지 6b 에서, 박막 도전성 쉬트 (5) 로서, 예를 들어, 인듐 쉬트, 박막 동판, 또는 박막 알루미늄판은 솔더 쉬트 외에도 이용될 수 있다. 주파수가 수십 GHz 로 증가함으로서 발생하는 기판 손실을 고려하면, BT 수지, 알루미나, 또는 세라믹이 제 1 및 제 2 유전체 기판 (6 또는 17) 의 재료로서 이용될 수도 있다. 무게를 감소시키기 위해 공통 접지면 부재 (27) 의 재료로서, 알루미늄 외에 마그네슘 합금으로 이루어진 주형 생산물이 이용될 수도 있다.

도 4a 내지 4b 및 도 5 에 되시한 제 1 실시예에서, 제 1 및 제 2 유전체 기판 (6 과 17) 은 완전히 독립적인 2 개의 기판이다. 제 2 실시예에서, 도 6a 에 도시한 바와 같이, 하나의 기판 (37) (글라스 보강 에폭시 기판, 테프론/글라스 섬유 기판, BT 수지 기판, 또는 알루미나/세라믹 기판) 이 이용되고 홀은 방열핀 (4) 의 외부 형태를 정의하기 위해 기판 (37) 상의 트랜지스터 실장 위치 주변에 형성되고, 따라서, 증폭기를 구성한다. 또한, 이러한 경우에도, 하나의 부드러운 박막 도전성 쉬트 (5) 는 공통 접지면 부재 (27) 와 기판 (37) 사이에 삽입되고, 트랜지스터 (1) 의 하부면은 입력/출력부의 상부로 확장한다.

도 6b 에 도시한 바와 같이, 디스크리트 트랜지스터는 고주파 모듈 (38) 로서 이용될 수도 있다. 도 6b 에서, 참조 번호 (40) 는 입력 단자를 지시하고, 참조 번호 (41) 는 출력 단자를 지시하고, 참조 번호 (42 내지 43) 은 전압 인가 단자를 지시하고, 참조 번호 44 는 접지 단자를 지시한다.

본 발명에 따른 각 N 증폭기 (N 은 정수 2 와 동일하거나 또는 그보다 큼) 가 직렬로 접속되면, 결과적으로 조립은 다단의 직렬 증폭기로서 이용될 수 있다. 본 발명에 따른 각 N 증폭기 (N 은 정수 2 와 동일하거나 또는 그 보다 큼) 가 서로 병렬로 접속되면, 결과적으로 저립은 다단의 병렬 증폭기로서 이용될 수 있다. 더욱이, 직렬 접속 및 병렬 접속이 다단 증폭기를 제공하도록 결합될 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면 기판 접착 나사의 위치는 입력/출력 정합 회로에 근접한 부분으로부터 원거리에 있는 경우에도, 제 1 유전체 기판의 하부면 접지 도체, 트랜지스터 접지면 및 제 2 유전체 기판의 하부면 접지 도체의 공통 접지가 이루어져, 접지 복귀선상에 희망하지 않는 기생 인덕턴스가 발생하지 않으며, 양호한 재현성을 가지며 트랜지스터 입력/출력 정합 상태가 최적화되고 트랜지스터의 특성의 최대 상태가 유지되고, 증폭기의 이득, 파워, 잡음, 왜곡, 효율등의 온도 및 주파수 특성의 비정상적인 변화에 무관하며 불필요한 발진이 없는 안정적인 증폭기가 획득될 수 있으며, 매스 프로덕션계의 제조에서 발생하는 증폭기의 다양한 특성의 변화가 억제되어, 생산성이 향상되고, 재현성이 보장되어 고신뢰성을 유도하고, 접지면의 연속성을 보장하기 위해서, 접지 연속성은 특정 패키기 형태 특정 단자 배열을 갖는 트랜지스터 및 이와 같은 것을 이용하지 않고 하나의 박막 도전성 쉬트만을 첨부함으로서 실현되어 구조적인 단순성, 조립의 용이함, 저가격등에 의해서 매스 프로덕션에서 우수하고, 방열핀이 접지 단자로서 기능을 가지며 공통 접지하우징의 표면상에 직접 실장되는 한, 증폭기의 안정적인 동작이 보장되기 때문에, 디스크리트 트랜지스터, 모듈 등의 패키지 형태 또는 단자 배열과 무관하게 다용도의 실장이 용이하고 저렴하게 달성될 수 있으며, 박막 도전성 쉬트는 기판의 하부면상의 접지 도체면과 트랜지스터 방열핀의 접지면과 공통 접지면 사이에 삽입되어 압착에 의해서 고정되고, 기판의 하부면 및 트랜지스터 방열핀의 하부면의 표면 마이크로 구조가 단지 박막 도전성 쉬트의 두께만으로 흡수될 수 있으므로, 장치 특성의 안정화에 요구되는 접지면의 연속성이 보장되고 나사에 의한 조임으로 발생되는 압력은 접지면 접속의 압력에 기여하는 표면 압력으로서 작용함으로 조이는 나사의 수가 감소될 수 있고, 공통 접지 하우징면상에 입력/출력 기판을 부착시키는 경우, 부착 나사의 위치가 최적화되어, 장치 특성의 안정화를 보장하는 동안 기판 부착에 이용되는 나사의 수가 감소될 수 있도록 하여 나사의 재료 가격, 하우징상의 탭 형성에 요구되는 가격, 기판에 홀을 형성하는 가격, 및 나사 조임에 의해서 요구되는 조립 단계의 수가 감소될 수 있는 효과가 있다.

Claims

트랜지스터 입력 단자, 트랜지스터 출력 단자 및 접지 방열핀을 갖는 트랜지스터, 트랜지스터 입력 정합 회로를 갖는 제 1 유전체 기판, 및 트랜지스터 출력 정합 회로를 갖는 제 2 유전체 기판으로 이루어지며, 상기 트랜지스터는 공통 접지면 부재와 밀착하여 상기 접지 방열핀상에 실장되고, 상기 제 1 및 제 2 유전체 기판에는 상기 공통 접지면 부재상에 실장되고, 상기 제 1 및 제 2 유전체 기판에는 상기 제 1 및 제 2 유전체 기판의 측면에 있는 공통 접지면 부재상에 제 1 및 제 2 접지 도체가 각각 형성되고, 상기 트랜지스터 입력 단자 및 상기 트랜지스터 입력 정합 회로가 서로 접속되고, 상기 트랜지스터 출력 정합 단자와 상기 트랜지스터 출력 정합 회로가 서로 접속되는 증폭기에 있어서, 박막 도전성 쉬트가 상기 제 1 접지 도체와 상기 공통 접지면 부재사이의 갭으로부터 상기 제 1 접지 도체와 상기 공통 접지면 부재 사이의 갭을 통해 상기 제 2 접지 도체와 상기 공통 접지면 부재사이의 갭으로 연장되도록 연속하여 삽입되고, 상기 제 1 유전체 기판, 상기 접지 방열핀 및 상기 제 2 유전체 기판이 상기 박막 도전성 쉬트를 통해 상기 공통 접지면 부재와 밀착되어 상기 제 1 및 제 2 유전체 기판과 상기 방열핀 과 상기 공통 접지면 부재사이의 상기 박막 도전성 쉬트를 압착하여 고정시키는 것을 특징으로 하는 고주파 증폭기.
제 1 항에 있어서, 상기 트랜지스터가 에미터 또는 베이스접지 바이폴라 트랜지스터인 것을 특징으로 하는 고주파 증폭기.
제 1 항에 있어서, 상기 트랜지스터는 소오스접지 디스크리트 전계 효과 트랜지스터인 것을 특징으로 하는 고주파 증폭기.
제 1 항 내지 제 3 항중 어느한 항에 있어서, 상기 제 1 및 제 2 유전체 기판이 서로 일체적으로 접속되는 것을 특징으로 하는 고주파 증폭기.
제 1 항 내지 제 3 항중 어느 한항에 있어서, 상기 트랜지스터 입력 정합 회로 및 상기 트랜지스터 출력 정합 회로는 각각 마이크로스트립선으로 이루어지는 것을 특징으로 하는 고주파 증폭기.
제 4 항에 있어서, 상기 트랜지스터 입력 정합 회로 및 상기 트랜지스터 출력 정합 회로는 각각 마이크로스트립선으로 이루어지는 것을 특징으로 하는 고주파 증폭기.