JPH0653715A - マイクロ波増幅器 - Google Patents
マイクロ波増幅器Info
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- JPH0653715A JPH0653715A JP4203408A JP20340892A JPH0653715A JP H0653715 A JPH0653715 A JP H0653715A JP 4203408 A JP4203408 A JP 4203408A JP 20340892 A JP20340892 A JP 20340892A JP H0653715 A JPH0653715 A JP H0653715A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P5/00—Coupling devices of the waveguide type
- H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
- H01P5/022—Transitions between lines of the same kind and shape, but with different dimensions
- H01P5/028—Transitions between lines of the same kind and shape, but with different dimensions between strip lines
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ボンディングワイヤー工程を削減すると共に
小型化を図る。 【構成】 マイクロ波用ＦＥＴ50の入力側と出力側にそ
れぞれ入力側整合回路52と、出力側整合回路54とを設
け、各整合回路52、54は、誘電体基板56、58上に形成さ
れたマイクロストリップラインからなる分布定数型であ
り、整合回路52は、ＦＥＴ50との接続部分64を有し、こ
の接続部分64が、整合回路52の幅に等しい第１の幅の第
１のマイクロストリップライン66と、これに連ねて設け
た第１の幅よりも狭い第２の幅の第２のマイクロストリ
ップライン66と、これに連ねて設けた第１の幅のマイク
ロストリップライン70と、このライン70を整合回路52に
接続する第１の幅より狭く、第２の幅よりも広い幅のマ
イクロストリップライン７２によって接続している。
小型化を図る。 【構成】 マイクロ波用ＦＥＴ50の入力側と出力側にそ
れぞれ入力側整合回路52と、出力側整合回路54とを設
け、各整合回路52、54は、誘電体基板56、58上に形成さ
れたマイクロストリップラインからなる分布定数型であ
り、整合回路52は、ＦＥＴ50との接続部分64を有し、こ
の接続部分64が、整合回路52の幅に等しい第１の幅の第
１のマイクロストリップライン66と、これに連ねて設け
た第１の幅よりも狭い第２の幅の第２のマイクロストリ
ップライン66と、これに連ねて設けた第１の幅のマイク
ロストリップライン70と、このライン70を整合回路52に
接続する第１の幅より狭く、第２の幅よりも広い幅のマ
イクロストリップライン７２によって接続している。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波増幅器に関
し、特にマイクロ波増幅素子の入出力側にそれぞれ整合
回路を備えたものに関する。
し、特にマイクロ波増幅素子の入出力側にそれぞれ整合
回路を備えたものに関する。
【０００２】
【従来の技術】従来、上記のようなマイクロ波増幅器に
は、マイクロ波増幅素子としてGaAsＦＥＴを使用するこ
とがある。このGaAsＦＥＴには、その入力反射Ｓパラメ
ータＳ１１及び出力反射ＳパラメータＳ２２がいずれも
容量性であるものがある。このようなＦＥＴの入力イン
ピーダンス及び出力インピーダンスを、例えば５０Ωに
整合させるには、例えば入力側では、そのゲートと直列
にインダクタを構成するか、ゲートに接続されるストリ
ップラインの長さを長く構成する。出力側でも同様に、
そのドレインと直列にインダクタを構成するか、ドレイ
ンに接続されるストリップラインの長さを長くする。
は、マイクロ波増幅素子としてGaAsＦＥＴを使用するこ
とがある。このGaAsＦＥＴには、その入力反射Ｓパラメ
ータＳ１１及び出力反射ＳパラメータＳ２２がいずれも
容量性であるものがある。このようなＦＥＴの入力イン
ピーダンス及び出力インピーダンスを、例えば５０Ωに
整合させるには、例えば入力側では、そのゲートと直列
にインダクタを構成するか、ゲートに接続されるストリ
ップラインの長さを長く構成する。出力側でも同様に、
そのドレインと直列にインダクタを構成するか、ドレイ
ンに接続されるストリップラインの長さを長くする。
【０００３】図６に、ゲート及びドレインにインダクタ
を直列に接続した例を示す。同図に示すマイクロ波増幅
器は、GaAsＦＥＴ１０と、入力側整合回路１２と、出力
側整合回路１４を有している。入力側整合回路１２及び
出力側整合回路１４は、誘電体基板１６、１８上に形成
されている。誘電体基板１６のＦＥＴ１０の近傍には接
続用のパターン２０が形成されており、これにはボンデ
ィングワイヤー２２によってＦＥＴ１０のゲートが接続
されている。同様に誘電体基板１８のＦＥＴ１０の近傍
には接続用のパターン２４が形成されており、これには
ボンディングワイヤー２６によってＦＥＴ１０のドレイ
ンが接続されている。
を直列に接続した例を示す。同図に示すマイクロ波増幅
器は、GaAsＦＥＴ１０と、入力側整合回路１２と、出力
側整合回路１４を有している。入力側整合回路１２及び
出力側整合回路１４は、誘電体基板１６、１８上に形成
されている。誘電体基板１６のＦＥＴ１０の近傍には接
続用のパターン２０が形成されており、これにはボンデ
ィングワイヤー２２によってＦＥＴ１０のゲートが接続
されている。同様に誘電体基板１８のＦＥＴ１０の近傍
には接続用のパターン２４が形成されており、これには
ボンディングワイヤー２６によってＦＥＴ１０のドレイ
ンが接続されている。
【０００４】なお、図には示していないが、これらＦＥ
Ｔ１０、誘電体基板１６、１８は、金属製容器内に収容
されており、ＦＥＴ１０のソースは、この金属製容器に
接続されている。
Ｔ１０、誘電体基板１６、１８は、金属製容器内に収容
されており、ＦＥＴ１０のソースは、この金属製容器に
接続されている。
【０００５】金属パターン２０と入力側整合回路１２と
の間に、複数のボンディングワイヤー２８が接続され、
同様に金属パターン２４と出力側整合回路１４との間に
も、複数のボンディングワイヤー３０が接続されてい
る。ボンディングワイヤー２８は、図７（ｂ）に等価回
路で示すようにインダクタＬとして機能する。ボンディ
ングワイヤー３０も同様である。従って、ゲートやドレ
インに直列にインダクタが接続されている。
の間に、複数のボンディングワイヤー２８が接続され、
同様に金属パターン２４と出力側整合回路１４との間に
も、複数のボンディングワイヤー３０が接続されてい
る。ボンディングワイヤー２８は、図７（ｂ）に等価回
路で示すようにインダクタＬとして機能する。ボンディ
ングワイヤー３０も同様である。従って、ゲートやドレ
インに直列にインダクタが接続されている。
【０００６】図８は、上記と同じようにボンディングワ
イヤーをインダクタとして使用する場合において、GaAs
ＦＥＴとしてトータルゲート幅１８．９ｍｍ、単位ゲー
ト幅１５０μｍのもの３２を４つ用いて、周波数２．６
乃至３．７ＧＨｚの帯域の信号を、これら４つのＦＥＴ
３２に分配器及び入力側整合回路を介して供給して、こ
れらＦＥＴ１０で増幅した後、各ＦＥＴ１０からの増幅
出力を出力側分配器及び合成器を介して合成するように
構成した場合に、入出力リターンロスが小さくなるよう
にシミュレーションを行った結果、得られた等価回路の
入力側整合回路とＦＥＴ３２との付近を示す。
イヤーをインダクタとして使用する場合において、GaAs
ＦＥＴとしてトータルゲート幅１８．９ｍｍ、単位ゲー
ト幅１５０μｍのもの３２を４つ用いて、周波数２．６
乃至３．７ＧＨｚの帯域の信号を、これら４つのＦＥＴ
３２に分配器及び入力側整合回路を介して供給して、こ
れらＦＥＴ１０で増幅した後、各ＦＥＴ１０からの増幅
出力を出力側分配器及び合成器を介して合成するように
構成した場合に、入出力リターンロスが小さくなるよう
にシミュレーションを行った結果、得られた等価回路の
入力側整合回路とＦＥＴ３２との付近を示す。
【０００７】ここで各ＦＥＴ３２の入力反射Ｓパラメー
タＳ１１は、中心周波数３．２ＧＨｚにおいて、−０．
３１２ｄＢ、−１７５．６°であり、容量性である。こ
のＳ１１を、ＦＥＴ３２のゲートに直列にインダクタを
設けて実数部のみのＳパラメータ（−０．３１２ｄＢ、
１８０°）に移動させるためには、約０．２ｎＨのイン
ダクタが必要であった。これを、０．１ｎＨのインダク
タ３４と、０．０９５ｎＨのインダクタ３６によって構
成している。
タＳ１１は、中心周波数３．２ＧＨｚにおいて、−０．
３１２ｄＢ、−１７５．６°であり、容量性である。こ
のＳ１１を、ＦＥＴ３２のゲートに直列にインダクタを
設けて実数部のみのＳパラメータ（−０．３１２ｄＢ、
１８０°）に移動させるためには、約０．２ｎＨのイン
ダクタが必要であった。これを、０．１ｎＨのインダク
タ３４と、０．０９５ｎＨのインダクタ３６によって構
成している。
【０００８】その後、１／４波長分布定数線路４２によ
って、インピーダンス変換し、５０Ωに整合させてい
る。出力側のドレインにおいても、図示していないが同
様にインダクタを設けて、ＦＥＴ３４のＳ２２をスミス
チャートの実軸上に移動させた後、１／４波長分布定数
線路によって５０Ωにインピーダンス変換を行ってい
る。
って、インピーダンス変換し、５０Ωに整合させてい
る。出力側のドレインにおいても、図示していないが同
様にインダクタを設けて、ＦＥＴ３４のＳ２２をスミス
チャートの実軸上に移動させた後、１／４波長分布定数
線路によって５０Ωにインピーダンス変換を行ってい
る。
【０００９】図９に、図８の等価回路の部分の具体的な
回路を示す。この回路は、誘電率９１、厚み０．１５ｍ
ｍの誘電体基板３８上に形成したもので、この基板３８
上には、ＦＥＴ３４のゲートとの接続用のパターン４
０、１／４波長分布定数線路（入力側整合回路）４２
と、パターン４０と線路４２との接続用パターン４４と
が設けられている。
回路を示す。この回路は、誘電率９１、厚み０．１５ｍ
ｍの誘電体基板３８上に形成したもので、この基板３８
上には、ＦＥＴ３４のゲートとの接続用のパターン４
０、１／４波長分布定数線路（入力側整合回路）４２
と、パターン４０と線路４２との接続用パターン４４と
が設けられている。
【００１０】そして、ＦＥＴ３４のゲートとパターン４
０とはボンディングワイヤー４６によって接続され、パ
ターン４０、４４は、合計インダクタンスが０．１ｎＨ
となるボンディングワイヤー３４ａよって接続され、パ
ターン４４と入力側整合回路４２とは、合計インダクタ
ンスが０．０９５ｎＨとなるボンディングワイヤー３６
ａによって接続されている。
０とはボンディングワイヤー４６によって接続され、パ
ターン４０、４４は、合計インダクタンスが０．１ｎＨ
となるボンディングワイヤー３４ａよって接続され、パ
ターン４４と入力側整合回路４２とは、合計インダクタ
ンスが０．０９５ｎＨとなるボンディングワイヤー３６
ａによって接続されている。
【００１１】なお、ＦＥＴ３４の性能のばらつきによっ
て、０．１ｎＨ、０．０９５ｎＨのインダクタによって
Ｓ１１を実軸上に移動させられない場合には、ボンディ
ングワイヤー３４ａ、３６ａの本数を変更して、インダ
クタンスを調整する。また、上記の場合、誘電体基板３
８の長さｌは約３ｍｍとなる。
て、０．１ｎＨ、０．０９５ｎＨのインダクタによって
Ｓ１１を実軸上に移動させられない場合には、ボンディ
ングワイヤー３４ａ、３６ａの本数を変更して、インダ
クタンスを調整する。また、上記の場合、誘電体基板３
８の長さｌは約３ｍｍとなる。
【００１２】
【発明が解決しようとする課題】しかし、図９に示した
ものでは、ボンディングワイヤーを多数使用しているの
で、これらボンディングワイヤーを一々取り付けなけれ
ばならず、作業性が悪いという問題点があった。また、
各接続用パターン４０、４４、整合回路４２間に、ボン
ディングワイヤー３４ａ、３６ａの接続のため、それぞ
れ間隔をあける必要があるので、誘電体基板が比較的大
型になるという問題点もあった。
ものでは、ボンディングワイヤーを多数使用しているの
で、これらボンディングワイヤーを一々取り付けなけれ
ばならず、作業性が悪いという問題点があった。また、
各接続用パターン４０、４４、整合回路４２間に、ボン
ディングワイヤー３４ａ、３６ａの接続のため、それぞ
れ間隔をあける必要があるので、誘電体基板が比較的大
型になるという問題点もあった。
【００１３】また、ＦＥＴ３４の性能のばらつきによっ
て、０．１ｎＨ、０．０９５ｎＨのインダクタによっ
て、Ｓ１１をスミスチャートの実軸上に移動させられな
い場合に、ボンディングワイヤーの本数の変更によって
インダクタンスを調整しているが、本数の変更による調
整であるので、かなり大雑把な調整しかできないという
問題点もあった。
て、０．１ｎＨ、０．０９５ｎＨのインダクタによっ
て、Ｓ１１をスミスチャートの実軸上に移動させられな
い場合に、ボンディングワイヤーの本数の変更によって
インダクタンスを調整しているが、本数の変更による調
整であるので、かなり大雑把な調整しかできないという
問題点もあった。
【００１４】
【課題を解決するための手段】上記の問題点を解決する
ための本発明は、マイクロ波増幅素子と、この増幅素子
の入力側に接続された入力側整合回路と、上記増幅素子
の出力側に接続された出力側整合回路とを、具備してい
る。上記各整合回路は、誘電体基板上に形成されたマイ
クロストリップラインからなる分布定数型に構成されて
いる。両整合回路の少なくとも一方は、増幅素子との接
続部分を有し、この接続部分が、当該整合回路の幅寸法
に等しい第１の幅の第１のマイクロストリップライン
と、この第１のマイクロストリップラインに連ねて設け
た第１の幅よりも狭い第２の幅の第２のマイクロストリ
ップラインと、を有している。
ための本発明は、マイクロ波増幅素子と、この増幅素子
の入力側に接続された入力側整合回路と、上記増幅素子
の出力側に接続された出力側整合回路とを、具備してい
る。上記各整合回路は、誘電体基板上に形成されたマイ
クロストリップラインからなる分布定数型に構成されて
いる。両整合回路の少なくとも一方は、増幅素子との接
続部分を有し、この接続部分が、当該整合回路の幅寸法
に等しい第１の幅の第１のマイクロストリップライン
と、この第１のマイクロストリップラインに連ねて設け
た第１の幅よりも狭い第２の幅の第２のマイクロストリ
ップラインと、を有している。
【００１５】また、本発明では、さらに第２のマイクロ
ストリップラインの幅方向の辺の両側に、上記幅方向に
沿って複数の電極パターンを形成することもできる。
ストリップラインの幅方向の辺の両側に、上記幅方向に
沿って複数の電極パターンを形成することもできる。
【００１６】
【作用】本発明によれば、第１の幅を有する第１及び第
３のマイクロストリップライン間に、第１の幅よりも狭
い第２の幅の第２のマイクロストリップラインが形成さ
れているので、整合回路とマイクロ波増幅素子との間に
は、第１の幅と第２の幅とによって決まるインダクタン
スを有するインダクタが形成されているのと等価とな
る。また、電極パターンを第１及び第３のマイクロスト
リップライン間に接続することによって、第２の幅を大
きくすることができ、第１の幅と第２の幅とによって定
まるインダクタンスの値を変更することができる。
３のマイクロストリップライン間に、第１の幅よりも狭
い第２の幅の第２のマイクロストリップラインが形成さ
れているので、整合回路とマイクロ波増幅素子との間に
は、第１の幅と第２の幅とによって決まるインダクタン
スを有するインダクタが形成されているのと等価とな
る。また、電極パターンを第１及び第３のマイクロスト
リップライン間に接続することによって、第２の幅を大
きくすることができ、第１の幅と第２の幅とによって定
まるインダクタンスの値を変更することができる。
【００１７】
【実施例】第１の実施例のマイクロ波増幅器は、図１に
示すようにマイクロ波用ＦＥＴ５０と、入力側整合回路
５２と、出力側整合回路５４とを、有している。入力側
整合回路５２は、誘電体基板５６上に形成され、出力側
整合回路５４は、誘電体基板５８上に形成されている。
これらＦＥＴ５０、基板５６、５８は、図示していない
が、金属製の容器内に収容されている。従って、両整合
回路５２、５４は誘電体基板５６、５８を介して金属製
容器と対向しているので、マイクロストリップラインと
して機能する。
示すようにマイクロ波用ＦＥＴ５０と、入力側整合回路
５２と、出力側整合回路５４とを、有している。入力側
整合回路５２は、誘電体基板５６上に形成され、出力側
整合回路５４は、誘電体基板５８上に形成されている。
これらＦＥＴ５０、基板５６、５８は、図示していない
が、金属製の容器内に収容されている。従って、両整合
回路５２、５４は誘電体基板５６、５８を介して金属製
容器と対向しているので、マイクロストリップラインと
して機能する。
【００１８】ＦＥＴ５０は、ソース、ドレイン、ゲート
を有し、ソースは金属製容器に接続されている。また、
ドレインは、ボンディングワイヤー６０を介して出力側
整合回路５４に接続されている。また、ゲートは、ボン
ディングワイヤー６２及び接続部６４を介して入力側整
合回路５４に接続されている。
を有し、ソースは金属製容器に接続されている。また、
ドレインは、ボンディングワイヤー６０を介して出力側
整合回路５４に接続されている。また、ゲートは、ボン
ディングワイヤー６２及び接続部６４を介して入力側整
合回路５４に接続されている。
【００１９】接続部６４は、マイクロストリップライン
６６、６８、７０、７２から構成されており、マイクロ
ストリップライン６６は、ボンディングワイヤー６２を
介してＦＥＴ５０のゲートに接続されている。このマイ
クロストリップライン６６の中央部分にマイクロストリ
ップライン６８の一端部が接続されており、他端部はマ
イクロストリップライン７０の一端部に接続されてい
る。マイクロストリップライン７０の他端部はマイクロ
ストリップライン７２の一端部に接続され、このストリ
ップライン７２の他端部は入力側整合回路５２に接続さ
れている。
６６、６８、７０、７２から構成されており、マイクロ
ストリップライン６６は、ボンディングワイヤー６２を
介してＦＥＴ５０のゲートに接続されている。このマイ
クロストリップライン６６の中央部分にマイクロストリ
ップライン６８の一端部が接続されており、他端部はマ
イクロストリップライン７０の一端部に接続されてい
る。マイクロストリップライン７０の他端部はマイクロ
ストリップライン７２の一端部に接続され、このストリ
ップライン７２の他端部は入力側整合回路５２に接続さ
れている。
【００２０】マイクロストリップライン６６、７０は、
入力側整合回路５２と同じ幅寸法を有し、マイクロスト
リップライン６８、７２は、入力側整合回路５２の幅寸
法よりも狭い幅寸法を有し、マイクロストリップライン
６８の幅寸法の方がマイクロストリップライン７２の幅
寸法よりも狭い。
入力側整合回路５２と同じ幅寸法を有し、マイクロスト
リップライン６８、７２は、入力側整合回路５２の幅寸
法よりも狭い幅寸法を有し、マイクロストリップライン
６８の幅寸法の方がマイクロストリップライン７２の幅
寸法よりも狭い。
【００２１】図２（ａ）に示すように、同じ幅寸法Ｗ１
を有する２つのマイクロストリップライン７４、７６間
を、Ｗ１よりも短い幅寸法Ｗ２を有するマイクロストリ
ップライン７８によって接続した場合、その等価回路は
同図（ｂ）のようになり、マイクロストリップライン７
４、７６間には、マイクロストリップライン７８を中間
においてインダクタＬ１、Ｌ２が直列に接続されてお
り、これら両インダクタの接続点と接地電位点との間に
は、コンデンサＣ１が接続されている。
を有する２つのマイクロストリップライン７４、７６間
を、Ｗ１よりも短い幅寸法Ｗ２を有するマイクロストリ
ップライン７８によって接続した場合、その等価回路は
同図（ｂ）のようになり、マイクロストリップライン７
４、７６間には、マイクロストリップライン７８を中間
においてインダクタＬ１、Ｌ２が直列に接続されてお
り、これら両インダクタの接続点と接地電位点との間に
は、コンデンサＣ１が接続されている。
【００２２】なお、同図（ｂ）に示すＺ１はマイクロス
トリップライン７４、７６のインピーダンス、Ｚ２はマ
イクロストリップライン７８のインピーダンスで、これ
らは、マイクロストリップライン７４、７６、７８の幅
寸法と、その厚さと、これらストリップライン７４、７
６、７８が設けられている誘電体基板の誘電率と、基板
の厚さによって定まる。
トリップライン７４、７６のインピーダンス、Ｚ２はマ
イクロストリップライン７８のインピーダンスで、これ
らは、マイクロストリップライン７４、７６、７８の幅
寸法と、その厚さと、これらストリップライン７４、７
６、７８が設けられている誘電体基板の誘電率と、基板
の厚さによって定まる。
【００２３】また、Ｌ１、Ｌ２、Ｃ１の値は実験的に以
下の式で近似できる。
下の式で近似できる。
【００２４】
【数１】
【数２】
【００２５】ここでεｒは誘電体基板の比誘電率であ
る。
る。
【００２６】
【数３】
【数４】
【００２７】ここで、ＬW1＝Ｚ１√εｒｌ／Ｃ、ＬW2＝
Ｚ１√εｒｌ／Ｃである。但し、Ｃは光速（３×１０8
ｍ／ｓ）、√εｒｌはマイクロストリップラインの波長
短縮率である。
Ｚ１√εｒｌ／Ｃである。但し、Ｃは光速（３×１０8
ｍ／ｓ）、√εｒｌはマイクロストリップラインの波長
短縮率である。
【００２８】
【数５】
【００２９】但し、ｈは誘電体基板の厚さである。
【００３０】このように同じ幅のマイクロストリップラ
インの間に、このストリップラインよりも幅の狭いマイ
クロストリップラインを設けることによって、同じ幅の
ストリップライン間に、直列に接続されたインダクタを
構成することができるので、図１に示すようにマイクロ
ストリップライン６６、６８、７０、７２を設けること
によって入力側整合回路５２とＦＥＴ５０のゲートとの
間に直列に接続されたインダクタを構成することがで
き、マイクロストリップライン６６、６８、７０、７２
の幅寸法を調整することによって、入力側整合回路５２
とＦＥＴ５０のゲートとの間のインダクタのインダクタ
ンスを調整でき、容量性であるＦＥＴ５０の入力反射パ
ラメータＳ１１を、スミスチャートの実軸上に移動させ
ることができる。
インの間に、このストリップラインよりも幅の狭いマイ
クロストリップラインを設けることによって、同じ幅の
ストリップライン間に、直列に接続されたインダクタを
構成することができるので、図１に示すようにマイクロ
ストリップライン６６、６８、７０、７２を設けること
によって入力側整合回路５２とＦＥＴ５０のゲートとの
間に直列に接続されたインダクタを構成することがで
き、マイクロストリップライン６６、６８、７０、７２
の幅寸法を調整することによって、入力側整合回路５２
とＦＥＴ５０のゲートとの間のインダクタのインダクタ
ンスを調整でき、容量性であるＦＥＴ５０の入力反射パ
ラメータＳ１１を、スミスチャートの実軸上に移動させ
ることができる。
【００３１】ＦＥＴ５０に、従来のものと同様にトータ
ルゲート幅が１８．９ｍｍ、単位ゲート幅が１５０μｍ
のGaAsＦＥＴを用い、これらＦＥＴ５０を４個用い、こ
れら４個のＦＥＴ５０に分配器及び各ＦＥＴ５０ごとに
設けた入力側整合回路５２を介して２．６乃至３．８Ｇ
Ｈｚの入力信号を分配し、各ＦＥＴ５０で増幅した後、
これら各ＦＥＴ５０の増幅出力をそれぞれの出力側整合
回路５４を介して合成器に供給して合成する場合の、各
マイクロストリップライン６６、６８、７０、７２、入
力側整合回路５２の幅と長さを図１に示す。図１には示
していないが、マイクロストリップライン６６、７０の
幅寸法は入力側整合回路５２の幅寸法ｗと等しい。な
お、これは誘電体基板５６に比誘電率が１０で、その厚
さが０．２ｍｍのものを使用した場合である。このよう
にマイクロストリップライン６６、７０の幅寸法を入力
側整合回路５２の幅寸法ｗと一致させておけば、マイク
ロストリップライン６８、７２の幅寸法ｗ２、ｗ４の長
さを適当に選択することによって、入力側整合回路５２
とＦＥＴ５０のゲートとの間に接続されるインダクタの
インダクタンスを所望値に設定できる。また、各マイク
ロストリップライン６６、６８、７０、７２の長さ寸法
は、上記インダクタンスに関係しないので、短くするこ
とができる。
ルゲート幅が１８．９ｍｍ、単位ゲート幅が１５０μｍ
のGaAsＦＥＴを用い、これらＦＥＴ５０を４個用い、こ
れら４個のＦＥＴ５０に分配器及び各ＦＥＴ５０ごとに
設けた入力側整合回路５２を介して２．６乃至３．８Ｇ
Ｈｚの入力信号を分配し、各ＦＥＴ５０で増幅した後、
これら各ＦＥＴ５０の増幅出力をそれぞれの出力側整合
回路５４を介して合成器に供給して合成する場合の、各
マイクロストリップライン６６、６８、７０、７２、入
力側整合回路５２の幅と長さを図１に示す。図１には示
していないが、マイクロストリップライン６６、７０の
幅寸法は入力側整合回路５２の幅寸法ｗと等しい。な
お、これは誘電体基板５６に比誘電率が１０で、その厚
さが０．２ｍｍのものを使用した場合である。このよう
にマイクロストリップライン６６、７０の幅寸法を入力
側整合回路５２の幅寸法ｗと一致させておけば、マイク
ロストリップライン６８、７２の幅寸法ｗ２、ｗ４の長
さを適当に選択することによって、入力側整合回路５２
とＦＥＴ５０のゲートとの間に接続されるインダクタの
インダクタンスを所望値に設定できる。また、各マイク
ロストリップライン６６、６８、７０、７２の長さ寸法
は、上記インダクタンスに関係しないので、短くするこ
とができる。
【００３２】このマイクロ波増幅器のシミュレーション
によって得た各Ｓパラメータ特性Ｓ１１、Ｓ２１、Ｓ２
２及びＦＥＴ５０の最大有能電力利得ＭＡＧを図３に示
す。利得Ｓ２１は、２．３乃至３．６ＧＨｚで１０ｄＢ
以上、入力リターンロスＳ１１は２．４５乃至３．６５
ＧＨｚで−６ｄＢ以下、出力リターンロスＳ２２は２．
４５乃至３．６５ＧＨｚで−１０ｄＢ以下となり、図９
に示した従来のものと同様な結果が得られた。なお、図
１において誘電体基板５６に図９の従来のものと同様に
比誘電率が９１で、厚さが０．１５ｍｍのものを使用し
た場合、誘電体基板５６の長さは約２．７ｍｍとなり、
長さを従来のものよりも約１０％短くすることができ
た。
によって得た各Ｓパラメータ特性Ｓ１１、Ｓ２１、Ｓ２
２及びＦＥＴ５０の最大有能電力利得ＭＡＧを図３に示
す。利得Ｓ２１は、２．３乃至３．６ＧＨｚで１０ｄＢ
以上、入力リターンロスＳ１１は２．４５乃至３．６５
ＧＨｚで−６ｄＢ以下、出力リターンロスＳ２２は２．
４５乃至３．６５ＧＨｚで−１０ｄＢ以下となり、図９
に示した従来のものと同様な結果が得られた。なお、図
１において誘電体基板５６に図９の従来のものと同様に
比誘電率が９１で、厚さが０．１５ｍｍのものを使用し
た場合、誘電体基板５６の長さは約２．７ｍｍとなり、
長さを従来のものよりも約１０％短くすることができ
た。
【００３３】図４に第２の実施例を示す。なお、第１の
実施例の構成要素と同等部分には同一符号の末尾にａを
付して、その説明を省略する。この実施例では、入力側
整合回路５６ａとＦＥＴ５０ａとの接続部分６４ａが、
マイクロストリップライン１００、１０２によって構成
されている。マイクロストリップライン１００は入力側
整合回路５２ａと同じ幅寸法を有している。マイクロス
トリップライン１０２は、マイクロストリップライン１
００と入力側整合回路５２ａとを接続するもので、その
幅寸法はマイクロストリップライン１００よりも狭くさ
れている。この実施例では、マイクロストリップライン
１００、１０２、入力側整合回路５２ａとの間には、図
２に示したマイクロストリップライン７６、７８、７４
と等価となるので、入力側整合回路５２ａとＦＥＴ５０
ａのゲートとの間に、直列に複数のインダクタを接続し
たのと等価となり、これらインダクタの値は、基板５４
ａの比誘電率、その厚み、波長短縮率が定められれば、
数１乃至数５によって計算することができる。
実施例の構成要素と同等部分には同一符号の末尾にａを
付して、その説明を省略する。この実施例では、入力側
整合回路５６ａとＦＥＴ５０ａとの接続部分６４ａが、
マイクロストリップライン１００、１０２によって構成
されている。マイクロストリップライン１００は入力側
整合回路５２ａと同じ幅寸法を有している。マイクロス
トリップライン１０２は、マイクロストリップライン１
００と入力側整合回路５２ａとを接続するもので、その
幅寸法はマイクロストリップライン１００よりも狭くさ
れている。この実施例では、マイクロストリップライン
１００、１０２、入力側整合回路５２ａとの間には、図
２に示したマイクロストリップライン７６、７８、７４
と等価となるので、入力側整合回路５２ａとＦＥＴ５０
ａのゲートとの間に、直列に複数のインダクタを接続し
たのと等価となり、これらインダクタの値は、基板５４
ａの比誘電率、その厚み、波長短縮率が定められれば、
数１乃至数５によって計算することができる。
【００３４】また、この実施例では、ＦＥＴ５０ａのド
レインと出力側整合回路５４ａとの間に、接続部１０３
を有し、この接続部１０３は、出力側整合回路５４ａと
同じ幅寸法のマイクロストリップライン１０４と、これ
よりも短い幅寸法のマイクロストリップライン１０６と
を有し、ボンディングワイヤー６０ａによってＦＥＴ５
０ａのドレインに接続されているマクロストリップライ
ン１０４が、マイクロストリップライン１０６によって
出力側整合回路５４ａに接続されている。マイクロスト
リップライン１０６の幅寸法は、ＦＥＴ５０ａのＳ２２
をスミスチャートの実軸上に移動させるのに必要なイン
ダクタンスが求められると、マイクロストリップライン
１０２と同様にして求められる。なお、この接続部１０
３は、第１の実施例の接続部６４と同様に、出力側整合
回路と同じ幅寸法を有する複数のマイクロストリップラ
インと、これらよりも短い幅寸法の複数のマイクロスト
リップラインから構成することもできる。
レインと出力側整合回路５４ａとの間に、接続部１０３
を有し、この接続部１０３は、出力側整合回路５４ａと
同じ幅寸法のマイクロストリップライン１０４と、これ
よりも短い幅寸法のマイクロストリップライン１０６と
を有し、ボンディングワイヤー６０ａによってＦＥＴ５
０ａのドレインに接続されているマクロストリップライ
ン１０４が、マイクロストリップライン１０６によって
出力側整合回路５４ａに接続されている。マイクロスト
リップライン１０６の幅寸法は、ＦＥＴ５０ａのＳ２２
をスミスチャートの実軸上に移動させるのに必要なイン
ダクタンスが求められると、マイクロストリップライン
１０２と同様にして求められる。なお、この接続部１０
３は、第１の実施例の接続部６４と同様に、出力側整合
回路と同じ幅寸法を有する複数のマイクロストリップラ
インと、これらよりも短い幅寸法の複数のマイクロスト
リップラインから構成することもできる。
【００３５】図５に第３の実施例を示す。この実施例
は、第２の実施例と同様に誘電体基板１０５上に設けた
入力側整合回路１０８に連ねてマイクロストリップライ
ン１１０、１１２からなる接続部１１４を設けたもの
で、マイクロストリップライン１１０は入力側整合回路
１０８と同じ幅寸法を有し、マイクロストリップライン
１１２は、マイクロストリップライン１１０よりも狭い
幅寸法を有している。このマイクロストリップライン１
１２の幅寸法は、第１及び第２の実施例と同様にして定
められる。
は、第２の実施例と同様に誘電体基板１０５上に設けた
入力側整合回路１０８に連ねてマイクロストリップライ
ン１１０、１１２からなる接続部１１４を設けたもの
で、マイクロストリップライン１１０は入力側整合回路
１０８と同じ幅寸法を有し、マイクロストリップライン
１１２は、マイクロストリップライン１１０よりも狭い
幅寸法を有している。このマイクロストリップライン１
１２の幅寸法は、第１及び第２の実施例と同様にして定
められる。
【００３６】このマイクロストリップライン１１の幅方
向に垂直な２つの辺の両側に、マイクロストリップライ
ン１１２の長さ寸法よりも若干短い長さ寸法の複数の島
状のパターン１１４が互いに接近して、マイクロストリ
ップライン１１２の幅方向に沿って形成されている。
向に垂直な２つの辺の両側に、マイクロストリップライ
ン１１２の長さ寸法よりも若干短い長さ寸法の複数の島
状のパターン１１４が互いに接近して、マイクロストリ
ップライン１１２の幅方向に沿って形成されている。
【００３７】これらパターン１１４は、例えば図示して
いないＦＥＴのＳパラメータＳ１１が予定値よりもばら
ついている場合、或いはマイクロストリップライン１１
２、１１０によって形成されるインダクタンスが予定値
よりもずれていた場合に、マイクロストリップライン１
１２の近い位置にあるものを、図示しないボンディング
ワイヤーによって、マイクロストリップライン１１０と
入力側整合回路１０８とに接続する。これによって、実
質的にマイクロストリップライン１１２の幅寸法を若干
広くしたのと等価となる。よって、このような作業を、
ＦＥＴのＳパラメータＳ１１をスミスチャートの実軸上
に移動させるの必要なインダクタンスが得られるまで、
或いは予定値のインダクタンスが得られるまで行う。
いないＦＥＴのＳパラメータＳ１１が予定値よりもばら
ついている場合、或いはマイクロストリップライン１１
２、１１０によって形成されるインダクタンスが予定値
よりもずれていた場合に、マイクロストリップライン１
１２の近い位置にあるものを、図示しないボンディング
ワイヤーによって、マイクロストリップライン１１０と
入力側整合回路１０８とに接続する。これによって、実
質的にマイクロストリップライン１１２の幅寸法を若干
広くしたのと等価となる。よって、このような作業を、
ＦＥＴのＳパラメータＳ１１をスミスチャートの実軸上
に移動させるの必要なインダクタンスが得られるまで、
或いは予定値のインダクタンスが得られるまで行う。
【００３８】このような島状パターンは、第２の実施例
に示した出力側整合回路の接続部に設けることもできる
し、第１の実施例に示したような入力側整合回路の接続
部に設けることもできる。
に示した出力側整合回路の接続部に設けることもできる
し、第１の実施例に示したような入力側整合回路の接続
部に設けることもできる。
【００３９】
【発明の効果】以上のように、本発明によれば、マイク
ロ波増幅素子の入力側及び出力側に、接続される整合回
路を、誘電体基板上に形成されたマイクロストリップラ
インからなる分布定数型として、各整合回路の少なくと
も一方に、上記増幅素子との接続部分を設け、この接続
部分が、整合回路の幅寸法に等しい第１の幅の第１のマ
イクロストリップラインと、この第１のマイクロストリ
ップラインに連ねて設けた第１の幅よりも狭い第２の幅
の第２のマイクロストリップラインとを有しているの
で、整合回路と増幅素子との間にインダクタを形成する
ことができ、しかも第２の幅を適切に選択することによ
って、増幅素子のＳパラメータＳ１１をスミスチャート
の実軸上に移動させることができる。従って、従来のも
のと異なり、一々インダクタとして機能するボンディン
グワイヤーを接続する必要がなく、その製造が容易とな
る。しかも、このインダクタの値は、第１及び第２の幅
の比によって定まり、マイクロストリップラインの長さ
とは無関係であるので、マイクロストリップラインの長
さ寸法を短くすることができ、これらマイクロストリッ
プラインや整合回路が設けられている誘電体基板の長さ
を短くすることができ、このマイクロ波増幅器を小型化
することができる。
ロ波増幅素子の入力側及び出力側に、接続される整合回
路を、誘電体基板上に形成されたマイクロストリップラ
インからなる分布定数型として、各整合回路の少なくと
も一方に、上記増幅素子との接続部分を設け、この接続
部分が、整合回路の幅寸法に等しい第１の幅の第１のマ
イクロストリップラインと、この第１のマイクロストリ
ップラインに連ねて設けた第１の幅よりも狭い第２の幅
の第２のマイクロストリップラインとを有しているの
で、整合回路と増幅素子との間にインダクタを形成する
ことができ、しかも第２の幅を適切に選択することによ
って、増幅素子のＳパラメータＳ１１をスミスチャート
の実軸上に移動させることができる。従って、従来のも
のと異なり、一々インダクタとして機能するボンディン
グワイヤーを接続する必要がなく、その製造が容易とな
る。しかも、このインダクタの値は、第１及び第２の幅
の比によって定まり、マイクロストリップラインの長さ
とは無関係であるので、マイクロストリップラインの長
さ寸法を短くすることができ、これらマイクロストリッ
プラインや整合回路が設けられている誘電体基板の長さ
を短くすることができ、このマイクロ波増幅器を小型化
することができる。
【００４０】なお、特開昭64-49401号公報には、一端部
がＦＥＴのゲートにボンディングワイヤーによって接続
され、他端部が伝送線路に接続され位相調整用の伝送線
路の一端部と他端部とに垂直にそれぞれ１対のスタブを
設けたものが開示されている。しかし、これは、位相調
整用の伝送線路によってＦＥＴのＳ１１またはＳ２２を
所定値に変更した後、この変更された反射係数をさらに
０に変更するために、スタブを用いており、この発明の
ようにＦＥＴのＳ１１やＳ２２を、スミスチャートの実
軸上に移動させるためのものとは異なる。
がＦＥＴのゲートにボンディングワイヤーによって接続
され、他端部が伝送線路に接続され位相調整用の伝送線
路の一端部と他端部とに垂直にそれぞれ１対のスタブを
設けたものが開示されている。しかし、これは、位相調
整用の伝送線路によってＦＥＴのＳ１１またはＳ２２を
所定値に変更した後、この変更された反射係数をさらに
０に変更するために、スタブを用いており、この発明の
ようにＦＥＴのＳ１１やＳ２２を、スミスチャートの実
軸上に移動させるためのものとは異なる。
【００４１】また、本発明によれば、狭い幅のマイクロ
ストリップラインの幅方向の辺の両側に、幅方向に沿っ
て複数のパターンを形成しているので、狭い幅の両側に
あるマイクロストリップラインに接続し、その接続数を
変更することによって、狭い幅のマイクロストリップラ
インの幅を微細に変更できる。従って、増幅素子と整合
回路とに間に接続されるインダクタンスの値を微細に調
整することができ、ＦＥＴのＳパラメータＳ１１やＳ２
２がが予定値と異なっている場合や、増幅素子と整合回
路との間に、マイクロストリップラインで構成したイン
ダクタのインダクタが予定値と異なっている場合でも、
予定値に合わせることができる。
ストリップラインの幅方向の辺の両側に、幅方向に沿っ
て複数のパターンを形成しているので、狭い幅の両側に
あるマイクロストリップラインに接続し、その接続数を
変更することによって、狭い幅のマイクロストリップラ
インの幅を微細に変更できる。従って、増幅素子と整合
回路とに間に接続されるインダクタンスの値を微細に調
整することができ、ＦＥＴのＳパラメータＳ１１やＳ２
２がが予定値と異なっている場合や、増幅素子と整合回
路との間に、マイクロストリップラインで構成したイン
ダクタのインダクタが予定値と異なっている場合でも、
予定値に合わせることができる。
【図１】本発明によるマイクロ波増幅器の第１の実施例
のＦＥＴの近傍の平面図である。
のＦＥＴの近傍の平面図である。
【図２】同第１の実施例において使用しているマイクロ
ストリップラインの基礎となるマイクロストリップライ
ンとその等価回路を示す図である。
ストリップラインの基礎となるマイクロストリップライ
ンとその等価回路を示す図である。
【図３】同第１の実施例のシミュレーションにおけるＳ
パラメータ特性を示す図である。
パラメータ特性を示す図である。
【図４】同第２の実施例のＦＥＴの近傍の平面図であ
る。
る。
【図５】同第３の実施例の入力側整合回路の近傍の平面
図である。
図である。
【図６】従来のマイクロ波増幅器の一例のＦＥＴの近傍
の平面図である。
の平面図である。
【図７】図６におけるマイクロストリップライン１２、
２０及びボンディングワイヤーと、その等価回路を示す
図である。
２０及びボンディングワイヤーと、その等価回路を示す
図である。
【図８】ＦＥＴを４合成した従来のマイクロ波増幅器の
ＦＥＴの近傍の等価回路図である。
ＦＥＴの近傍の等価回路図である。
【図９】図８に対応するＦＥＴの近傍の平面図である。
５０ ＦＥＴ ５２ 入力側整合回路 ６４ 接続部 ６６ マイクロストリップライン ６８ マイクロストリップライン ７０ マイクロストリップライン ７２ マイクロストリップライン １１４ 電極パターン
Claims (2)
- 【請求項１】 マイクロ波増幅素子と、この増幅素子の
入力側に接続された入力側整合回路と、上記増幅素子の
出力側に接続された出力側整合回路とを、具備し、上記
各整合回路は、誘電体基板上に形成されたマイクロスト
リップラインからなる分布定数型に構成されており、上
記各整合回路の少なくとも一方は、上記増幅素子との接
続部分を有し、この接続部分が、上記整合回路の幅に等
しい第１の幅の第１のマイクロストリップラインと、こ
の第１のマイクロストリップラインに連ねて設けた第１
の幅よりも狭い第２の幅の第２のマイクロストリップラ
インとを、有するマイクロ波増幅器。 - 【請求項２】 請求項１記載のマイクロ波増幅器におい
て、第２のマイクロストリップラインの幅方向の辺の両
側に、上記幅方向に沿って複数の電極パターンを形成し
てなるマイクロ波増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203408A JPH0653715A (ja) | 1992-07-30 | 1992-07-30 | マイクロ波増幅器 |
| US08/097,906 US5357212A (en) | 1992-07-30 | 1993-07-28 | Microwave amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203408A JPH0653715A (ja) | 1992-07-30 | 1992-07-30 | マイクロ波増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653715A true JPH0653715A (ja) | 1994-02-25 |
Family
ID=16473575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203408A Pending JPH0653715A (ja) | 1992-07-30 | 1992-07-30 | マイクロ波増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357212A (ja) |
| JP (1) | JPH0653715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110139727A (ko) * | 2009-03-18 | 2011-12-29 | 일렉트로룩스 홈 프로덕츠 코오포레이션 엔.브이. | 가스 버너 |
| JP2017059650A (ja) * | 2015-09-16 | 2017-03-23 | 三菱電機株式会社 | 増幅器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760650A (en) * | 1994-09-26 | 1998-06-02 | Endgate Corporation | Coplanar waveguide amplifier |
| JPH10135749A (ja) * | 1996-10-29 | 1998-05-22 | Nec Corp | 高周波帯増幅器 |
| JPH10224123A (ja) * | 1997-02-06 | 1998-08-21 | Nec Corp | インピーダンス変換装置 |
| US5973567A (en) * | 1997-06-16 | 1999-10-26 | Hughes Electronics Corporation | Tunable impedance matching network for a mic power amplifier module |
| DE60119339T2 (de) * | 2001-11-14 | 2007-05-10 | Ericsson Ab | Multichipmodul |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053923B2 (ja) * | 1978-01-27 | 1985-11-28 | 日本電気株式会社 | 超高周波トランジスタ増幅器 |
| JPS6449401A (en) * | 1987-08-20 | 1989-02-23 | Sanyo Electric Co | Microwave semiconductor amplifier |
-
1992
- 1992-07-30 JP JP4203408A patent/JPH0653715A/ja active Pending
-
1993
- 1993-07-28 US US08/097,906 patent/US5357212A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110139727A (ko) * | 2009-03-18 | 2011-12-29 | 일렉트로룩스 홈 프로덕츠 코오포레이션 엔.브이. | 가스 버너 |
| JP2017059650A (ja) * | 2015-09-16 | 2017-03-23 | 三菱電機株式会社 | 増幅器 |
| US9627300B2 (en) | 2015-09-16 | 2017-04-18 | Mitsubishi Electric Corporation | Amplifier package with multiple drain bonding wires |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357212A (en) | 1994-10-18 |
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