JPH0770887B2

JPH0770887B2 - 半導体素子の整合回路

Info

Publication number: JPH0770887B2
Application number: JP61112561A
Authority: JP
Inventors: 禎彦杉浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-19
Filing date: 1986-05-19
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS62269402A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体素子の整合回路に関し、特にマイクロス
トリップ線路の整合回路に関する。

〔従来の技術〕

一般に、マイクロ波帯，ミリ波帯のような高周波で半導
体素子を使用して増幅器、発振器或いは周波数変換器等
を設計する場合、最大の出力を得るためには半導体素子
のインピーダンスを外部回路のインピーダンス（通常は
50Ω）に整合させる必要があり、このためにインピーダ
ンス整合回路が必要とされる。

第４図はこの種のインピーダンス整合回路としての半導
体素子用マイクロストリップ線路整合回路の原理を示す
等価回路図であり、１は開放スタブ、２は伝送線路、３
は電界効果トランジスタ（FET）で例示した半導体素子
である。ここでは、開放スタブ１の特性インピーダンス
及び電気長、並びに伝送線路２の特性インピーダンス及
び電気長の４つのパラメータを最適化することにより外
部回路と半導体素子３のインピーダンスを整合させるこ
とができる。この場合、インピーダンスには実数部と虚
数部の２つの自由度しか無いので、４つのパラメータを
最適化する必要はなく、可変範囲の狭い特性インピーダ
ンスは固定して電気長のみを最適化する方法が通常行わ
れる。

なお、半導体素子には通常直流バイアスが必要である
が、簡単のため第４図では直流バイアス回路は省略し、
高周波回路のみ記載してある。以下の説明でも直流バイ
アス回路は省略している。

第５図は従来の半導体素子用マイクロストリップ線路整
合回路の一例であり、第４図の等価回路をマイクロスト
リップ線路で実現したものである。この図では第４図と
同一部分には同一番号を付しており、前記した各部はス
トリップ線路用の誘電体基板４上に構成している。しか
しながら、この回路では開放スタブ１及び主線路２の整
合を理論通りには動作させることが難しく、実際に用い
ることは好ましくない。

第６図は第５図の回路を実用可能に改良した例であり、
開放スタブ１の周囲に多数の調整用ランド５を設け、こ
れらの調整用ランド５を金属線６で接続することにより
回路調整を可能にしたものである。

更に、第７図は、開放スタブを調整用ランド５のみによ
って構成している。これは、これまでの整合回路が理論
的な設計を行っても理論通りの動作が期待できない発想
に基づいており、主としてＫ帯以上の高い周波数で採用
されている。

〔発明が解決しようとする問題点〕

上述したように、従来の整合回路は調整ランドによる調
整を基本としており、しかもこの調整ランドの接続によ
る回路動作は定性的にすら判明していないので、調整は
すべて試行錯誤的に実施され多大の時間を要するという
問題がある。

また、調整が真に最適化されているか否かの判断ができ
ないこともある。例えば、半導体素子のロットが変わ
り、新ロットの半導体素子が旧ロットに比較して回路の
特性が劣化した場合を想定すると、（１）調整が最適化
されていない、（２）調整は最適化されているが調整ラ
ンドの設置場所が適切でないため半導体素子の能力を発
揮しきれていない、（３）調整も最適化され調整ランド
の設置場所も適切であるが、半導体素子の能力が旧ロッ
トよりも劣化している、の３つの場合及びこれらが複合
して生じている場合があり、いずれが真の原因であるか
判定することができない。したがって、実際には安全性
を見込んで多数の調整ランドを設け、しかも半導体素子
のロットも複数個用意せざるを得ず、調整の非能率化を
生じている。

〔問題点を解決するための手段〕本発明の半導体素子の整合回路は、以上の問題点を解消
し、半導体素子の能力を最大限にしかも簡単に抽出し得
ることを可能とするものである。

本発明の半導体素子の整合回路は、半導体素子に対して
縦方向に接続したマイクロストリップ主線路と、この主
線路の両側の異なる位置に隣接配置される複数個のマイ
クロストリップ開放スタブとを備え、前記開放スタブの
先端部には金属線で接続可能な調整用ランドを配設し、
かつ開放スタブのいずれか一つを前記主線路の伝送方向
に対して最短状態に金属線を用いて接続した構成として
いる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の基本技術思想を示す構成図であり、図
において１はマイクロストリップ開放スタブ、２はマイ
クロストリップ主線路、３はFET等の半導体素子、４は
誘電体基板、５は調整用ランド、６は開放スタブ１と主
線路２及び開放スタブ１と調整用ランド５を接続するた
めの金属線、７は接続位置を識別するための印である。
前記マイクロストリップ主線路２は半導体素子３に対し
て縦方向に配設し、マイクロストリップ開放スタブ１は
その主線路２に隣接して配設し、更に複数個の調整用ラ
ンド５は開放スタブ１の先端部に配設している。また、
印７は主線路２の一部を定ピッチのギザ形に形成して構
成している。

本発明者が、第５図に示した従来の整合回路が理論通り
に動作しない理由を検討した結果、開放スタブ１が有限
の横幅を有しているため、主線路２との接続が横幅に対
応する長さの範囲で分布的に行われていることが大きな
原因であることが判明した。したがって、周波数が高く
なり開放スタブの横幅が波長に較べて無視できなくなる
に従って誤差も増大する。

そこで、本発明においては、第１図に示すように開放ス
タブ１と主線路２を金属線６で集中的に接続した構成を
基本技術思想としている。

更に検討した結果、金属線６の接続点に対する回路の特
性は、主線路２側の接続点には大きく依存するが、開放
スタブ１側の接続的には殆ど依存しないこと、すなわち
金属線６の主線路側接続点を固定して金属線６を斜めに
することにより、開放スタブ側の接続点を変化させて
も、金属線長が長くなって寄生的なインダクタンスが効
いてこない範囲では特性は変わらないということが判明
した。

実際の整合回路では、半導体素子の固体別或いはロット
別によるバラツキを吸収するための調整箇所が必要であ
る。第１図に示す構成においては、主線路２側に接続位
置を識別するための印７を設けてあるため、主線路２の
半導体素子３の接続点から開放スタブ１の接続点迄の電
気長を再現性よく調整することが可能である。また、開
放スタブ１の電気長は開放スタブ１の先端に調整用ラン
ド５を設け、これを金属線６で接続することにより調整
可能である。

なお、第１図では誘電体基板４の横幅が狭いため、調整
用ランド５は開放スタブ１の横幅方向にも設けられてい
るが、このような構成にしても開放スタブ１が容量性と
して動作している限りにおいては縦方向の調整用ランド
と本質的な差はない。

第２図は本発明の実施例を示す図であり、第１図に示し
た基本技術思想に基づいて実際に本発明を適用している
が、第１図の構成では調整範囲に未だ十分でないことが
あるため、本発明では第２図のように調整範囲を広く設
計した構成としている。

即ち、主線路２の両側に夫々位置をずらして開放スタブ
1,1を設けることにより、単一の開放スタブ１を有する
のに比較して主線路２の電気長の調整範囲を広くするこ
とが可能となる。この場合、調整が完了した時点ではい
ずれか一方の開放スタブ１のみを使用とすることにな
る。また、開放スタブ１の電気長の調整範囲を広くする
には、調整用ランド５の数を増加させれば良い。

なお、この実施例では開放スタブ１の主線路２の接続を
金属線６をＶ字形にすることにより、金属線６の寄生イ
ンダクタンスを減少させている。この場合、第１図に示
したような接続構造であっても差支えないことは言うま
でもない。

また、印７が一定ピッチのキザ形であるために、金属線
６の接続箇所を微細に位置決めすることができ、微細な
調整が可能となる。

このように本発明の実施例における半導体素子用マイク
ロストリップ線路整合回路においては、整合回路が略理
論通りの回路動作を実現するため調整が極めて容易にな
るのみならず、調整可能なインピーダンスの範囲を事前
に推定することが可能となる。即ち、第３図に調整可能
なインピーダンス範囲をスミス図で示すように、この整
合回路によれば、開放スタブ電気長と主線路電気長との
独立性が高いので、かなり広い範囲のインピーダンスが
調整可能となることは明らかである。

なお、第３図において11は半導体素子のインピーダンス
の共役値（S11＊）、点線12は50Ω（１に規格化してあ
る）からS11＊に変換されるインピーダンスの軌跡、13
は調整回路なインピーダンス範囲である。また、14〜17
は調整回路な範囲の各頂点であり、14は開放スタブ及び
主線路の電気長が夫々最長の点、15は開放スタブが最長
で主線路が最短の点、16は開放スタブが最短で主線路が
最長の点、17は開放スタブが最短で主線路が最短の点を
夫々示している。

また、前記第２図の実施例では、マイクロストリップ主
線路２の両側に２個の開放スタブ１を設けているが、必
要に応じて３個以上設けてよい。この場合でも、調整が
完了した時点ではいずれか一つの開放スタブ１のみを使
用することになる。これにより主線路２の電気長の調整
範囲を更に広くすることが可能となる。

〔発明の効果〕

以上説明したように本発明は、マイクロストリップ主線
路の両側の異なる位置に複数個の開放スタブを配置し、
かつ各開放スタブの先端部には金属線で接続可能な調整
用ランドを配設するとともに、いずれか一つの開放スタ
ブを前記主線路の伝送方向に対して最短状態となるよう
に金属線を用いて接続した構成としてるので、整合回路
における回路動作の予測が可能となってその調整が極め
て容易になり、調整時間を大幅に削減することができ
る。また、調整回路なインピーダンスの範囲を予め設定
することができるため、半導体素子のロット変化に基づ
くインピーダンスの変化を予測して設計すれば、いかな
るロットに対しても半導体素子の最大能力を簡単に抽出
することができる。

【図面の簡単な説明】

第１図は本発明の半導体素子の整合回路の基本技術思想
を示すパターン図、第２図は本発明の実施例のパターン
図、第３図は本発明の整合回路における調整可能なイン
ピーダンス範囲を示すスミス図、第４図は一般的な半導
体素子の整合回路を示す等価回路図、第５図乃至第７図
は従来の半導体素子の整合回路の夫々異なる例を示すパ
ターン図である。１……マイクロストリップ開放スタブ、２……主線路、
３……半導体素子、４……誘電体基板、５……調整用ラ
ンド、６……金属線、７……印、11……共役値（S11
＊）、12……インピーダンス変換の軌跡、13……インピ
ーダンス整合調整可能範囲、14〜17……調整可能範囲の
頂点。

Claims

【特許請求の範囲】

【請求項１】半導体素子に対して縦方向に接続したマイ
クロストリップ主線路と、この主線路の両側の異なる位
置に隣接配置される複数個のマイクロストリップ開放ス
タブとを備え、前記開放スタブの先端部には金属線で接
続可能な調整用ランドを配設し、かつ前記開放スタブの
いずれか一つを前記主線路の伝送方向に対して最短状態
に金属線を用いて接続したことを特徴とする半導体素子
の整合回路。
【請求項２】主線路には開放スタブに対向する位置に主
線路の長さ方向に並ぶ一定ピッチのギザ型をした印を設
け、この印を利用して金属線による最短状態での接続を
行っている特許請求の範囲第１項記載の半導体素子の整
合回路。