JPS62269402A - 半導体素子の整合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の整合回路に関し、特にマイクロス
トリップ線路の整合回路に関する。

〔従来の技術〕

一般に、マイクロ波帯、ミリ波帯のような高周波で半導
体素子を使用して地中ＩＡ器１発振器成い番３１周波数
変換器等を設計する場合、最大の出力をｉ）するために
は半導体素子のインピーダンスを外部回路のインピーダ
ンス（ｉ１１常は５０Ω）に整合さ・口る必要があり、
このためにインピーダンス整合回路が必要とされる。

第４図はこの種のインピーダンス整合回路としての半導
体素子用マイクロストリップ線路整合回路の原理を示す
等価回路図であり、■は開放スタブ、２は伝送線路、３
は電界効果トランジスタ（ＦＥＴ）で例示した半導体素
子である。ここでは、開放スタブｌの特性インピーダン
ス及び電気長、並びに伝送線路２の特性インピーダンス
及び電気長の４つのパラメータを最適化することにより
外部回路と半導体素子３のインピーダンスを整合させる
ことができる。この場合、インピーダンスには実数部と
虚数部の２つの自由度しか無いので、４つのパラメータ
を最適化する必要はなく、可変範囲の狭い特性インピー
ダンスは固定して電気長のみを最適化する方法が通常行
われる。

なお、半導体素子には通常直流バイアスが必要であるが
、簡単のため第４図では直流バイアス回路は省略し、高
周波回路のみ記載しである。以下の説明でも直流バイア
ス回路は省略している。

第５図は従来の半導体素子用マイクロストリップ線路整
合回路の一例であり、第４図の等価回路をマイクロスト
リップ線路で実現したものである。

この図では第４図と同一部分には同一番号を付しており
、前記した各部はストリップ線路用の誘電体基板４上に
構成している。しかしながら、この回路では開放スタブ
１及び主線路２の整合を理論通りには動作させることが
難しく、実際に用いることは好ましくはない。

第６図は第５図の回路を実用可能に改良した例であり、
開放スタブ１の周囲に多数の調整用ランド５を設（Ｊ、
これらの調整用ランド５を金属線６で接続することによ
り回Ｉ￥３調整を可能にしたものである。

更に、イ第７図は、開放スタブを調整用ランド５のみに
よって構成している。これは、これまでの整合回路が理
論的な設計を行っても理論通りの動作が期待できない発
想に基づいており、主としてに帯板上の高い周波数で採
用されている。

〔発明が解決しようとする問題点〕

上述したように、従来の整合回路は調整ランドによる調
整を基本としており、しかもこの調整ランドの接続によ
る回路動作は定性的にすら判明していないので、調整は
すべて試行錯誤的に実施され多大の時間を要するという
問題がある。

また、調整が真に最適化されているか否かの判断ができ
ないこともある。例えば、半導体素子のロットが変わり
、新ロフトの半導体素子が旧ロフトに比較して回路の特
性が劣化した場合を想定すると、（１）調整が最適化さ
れていない、（２）調整は最適化されているが調整ラン
ドの設置場所が適切でないため半導体素子の能力を発揮
しきれていない、（３）調整も最適化され調整ランドの
設置場所も適切であるが、半導体素子の能力が旧ロット
よりも劣化している、の３つの場合及びこれらが複合し
て生じている場合があり、いずれが真の原因であるか判
定することができない。したがって、実際には安全性を
見込んで多数の調整ランドを設け、しかも半導体素子の
ロフトも複数個用意せざるを得す、調整の非能率化を生
じている。

〔問題点を解決するための手段〕

本発明の半導体素子の整合回路は、以上の問題点を解消
し、半導体素子の能力を最大限にしかも簡単に抽出し得
ることを可能とするものである。

本発明の半導体素子の整合回路は、半導体素子に対して
縦方向に接続したマイクロストリップ主線路と、この主
線路に隣接配置してこれと並列に接続されるマイクロス
トリップ開放スタブとを備え、前記開放スタブの先端部
には金属線で接続可能な調整用ランドを配設し、かつこ
の開放スタブを前記主線路の伝送方向に対して最短状態
に金属線を用いて接続した構成としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示す図であり、図において
１はマイクロストリップ開放スタブ、２はマイクロスト
リップ主線路、３はＦＥＴ等の半導体素子、４は誘電体
基板、５は調整用ランド、６は開放スタブｌと主線路２
及び開放スタブ１と調整用ランド５を接続するための金
属線、７は接続位置を識別するための印である。前記マ
イクロストリップ主線路２は半導体素子３に対して縦方
向に配設し、マイクロストリップ開放スタブｌはこの主
線路２に隣接し°ζ配設し、更に複数個の調整用ランド
５は開放スタブ１の先端部に配設している。また、印７
は主線路２の一部を定ピツチのギザ形に形成しで構成し
ている。

本発明者が、第５図に示した従来の整合回路が理論通り
に動作しない理由を検剖した結果、開放スタブ１が有限
の横幅を有しているため、主線路２との接続が横幅に対
応する長さの範囲で分布的に行われていることが大きな
原因であることが判明した。したがって、周波数が高く
なり開放スタブの横幅が波長に較べて無視できなくなる
に従って誤差も増大する。

そこで、本発明においては、第１図に示すよう６二開放
スタブ１と主線路２を金属線６で集中的に接続した構成
としている。

更に検討した結果、金属線６の接続点に対する回路の特
性は、主線路２側の接続点には大きく依存するが、開放
スタブ１側の接続点には殆ど依存しないこと、すなわち
金属線６の主線路側接続点を固定して金属線６を斜めに
することにより、開放スタブ側の接続点を変化さゼでも
、金属線長が長くなって寄生的なインダクタンスが効い
てごない範囲では特性は変わらないということが判明し
た。

実際の整合回路では、半導体素子の固体割成いは口、１
・別によるバラツギを吸収するだめの調整箇所が必要で
ある。第１図に示す本発明においては、主線路２側に接
続位置を識別するだめの印７を設＆Ｊであるため、主線
路２の半導体素Ｔ３の接続点から開放スタブ１の接続点
迄の電気長を再現性よく調整することが可能である。ま
た、開放スタブ１の電気長は開放スタブｌの先端に調整
用ランド５を設り、これを金属１ｉ！６で接続すること
により調整可能である。

なお、第１図では誘電体基板４の横幅が狭いため、調整
用ランド５は開放スタブ１の横幅方向にも設けられてい
るが、ごのような構成にしＣも開放スタブ１が容量性と
して動作している限りにおいては縦方向の調整用ラント
と本質的な差はない。

第２図は本発明の他の実施例を示す図であり、調整範囲
を広く設計した場合を示している。

即ち、主線ｌ１３Ｓ２の両側に夫々位置をずらして開放
スタブｌ、　　Ｉを設けることにより、主線路２の電気
長の調整範囲を広くすることが可能となる。

この場合、ｌｉｌ整が完了した時点ではいずれか一方の
開放スタブ１のみを使用することになる。また、開放ス
タブ１の電気長の調整範囲を広くするには、単に調整用
ランド５の数を増加させれば良い。

なお、第２図では開放スタブ１と主線路２の接続を金属
線６をＶ字形にすることにより、金属線６の寄生インダ
クタンスを減少させている。

これら実施例における本発明の半導体素子用マイクロス
トリップ線路整合回路においては、整合回路が略理論通
りの回路動作を実現するため調整が極めて容易になるの
みならす、調整可能なインピーダンスの範囲を事前に推
定することが可能となる。即ち、第３図に調整可能なイ
ンピーダンス範囲をスミス図で示すように、この整合回
路によれば、開放スタブ電気長と主線路電気長との独立
性が高いので、かなり広い範囲のインピーダンスが調整
可能となることは明らかである。

なお、この図において１１は半導体素子のインピーダン
スの共役値（Ｓ　１１　＊）　、点線１２は５０Ω（ｌ
に規格化しである）から８１１＊に変換されるインピー
ダンスの軌跡、１３は調整可能なインピーダンス範囲で
ある。また、１４〜１７は調整可能な範囲の各頂点であ
り、１４は開放スタブ及び主線路の電気長が夫々最長の
点、１５は開放スタブが最長で主線路が最短の点、１６
は開放スタブが最短で主線路が最長の点、１７は開放ス
タブが最短で主＃ｌＩｌ路が最短の点を夫々示している
。

〔発明の効果〕

以上説明したように本発明は、開放スタブの先端部には
金属線で接続可能な調整用ランドを配設するとともに、
この開放スタブを前記主線路の伝送方向に対して最短状
態となるように金属線を用いて接続した構成としている
ので、整合回路における回路動作の予測が可能となって
その調整が極めて容易になり、調整時間を大幅に削減す
ることができる。また、調整可能なインピーダンスの範
囲を予め設定することができるため、半導体素子のロフ
ト変化に基づくインピーダンスの変化を予測して設計す
れば、いかなるロソ］・に対しても半導体素子の最大能
力を簡単に抽出することができる。

【図面の簡単な説明】

第１図は本発明の半導体素子の整合回路の一実施例を示
すパターン図、第２図は本発明の他の実施例のパターン
図、第３図は本発明の整合回路における調整可能なイン
ピーダンス範囲を示すスミス図、第４図は一般的な半導
体素子の整合回路を示す等価回路図、第５図乃至第７図
は従来の半導体素子の整合回路の夫々異なる例を示すパ
ターン図である。 １・・・マイクロストリップ開放スタブ、２・・・主線
路、３・・・半導体素子、４・・・誘電体基板、５・・
・調整用ランド、６・・・金属線、７・・・印、１１・
・・共役値（Ｓｌｌ＊）、１２・・・インピーダンス変
換の軌跡、１３・・・インピーダンス整合調整可能範囲
、１４〜１７・・・調整可能範囲の頂点。 代理人　弁理士　　鈴　木　章　夫、　　Ｊ第１図訓暫
唖）Ｖ” 第２図 第４図 第６図 第７図 １．１

Claims (2)

【特許請求の範囲】
1. （１）半導体素子に対して縦方向に接続したマイクロス
   トリップ主線路と、この主線路に隣接配置してこれと並
   列に接続されるマイクロストリップ開放スタブとを備え
   、前記開放スタブの先端部には金属線で接続可能な調整
   用ランドを配設し、かつこの開放スタブを前記主線路の
   伝送方向に対して最短状態に金属線を用いて接続したこ
   とを特徴とする半導体素子の整合回路。
2. （２）主線路には開放スタブに対向する位置に印を設け
   、この印を利用して金属線による最短状態での接続を行
   ってなる特許請求の範囲第１項記載の半導体素子の整合
   回路。