KR100261851B1 - 전도성막의 이방성 에칭방법 - Google Patents
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Abstract
GOLD 구조를 갖는 반도체장치 제조에서, 주로 실리콘, 텅스텐 또는/ 및 몰리브덴을 함유하는 전도성 막이 에칭가스로서 플루오르화 할로겐 (ClF, ClF3BrF, BrF3, IF 및 IF3와 같은)을 사용하여 플라즈마 생성물이 이방성 에칭하여 에칭된다. 상기 이방성 에칭에서, 챔버는 고진공상태를 얻도록 유지된다. 증발기에 의해 발생된 플루오르화 할로겐의 분자빔은 수평에칭보다 기판에 수직에칭 정도를 증가시키기 위하여 기판에 수직방향으로 기판에 조사된다. 플루오르화 할로겐은 에칭을 하기 위하여 RF 코일과 RF전원을 사용하여 여기된다.
Description
제1a 및 b도는 본 발명에서 사용되는 에칭장치의 도해도.
제2a 및 b도는 본 발명에 따른 에칭 메타니즘을 보여주는 도면.
제3도는 LDD구조를 갖는 종래의 트랜지스터를 보여주는 도면.
제4a 내지 e도는 실시예 1에 따른 GOLD 구조를 갖는 트랜지스터의 제조단계들을 보여주는 도면.
제5a 내지 e도는 실시예 2에 따른 GOLD 구조를 갖는 트랜지스터의 제조단계들을 보여주는 도면.
제6a 내지 e도는 IT-LDD 구조를 갖는 종래의 트랜지스터를 제조하는 단계들을 보여주는 도면.
본 발명은 반도체 집적회로 제조방법 및 조성의 95% 이상으로 실리콘, 몰리브덴, 또는 텅스텐을 갖는 전도성 막의 이방성 에칭방법에 관한 것이다. 전도성 막은 실리콘(단결정, 다결정 또는 아모르퍼스 상태), 규화 텅스텐, 또는 규화 몰리브덴으로부터 형성된 단층 또는 단층 전도성 막이다. 특히, 본 발명은 실질적으로 플라즈마를 생성함이 없이 그러한 전도성 막을 에칭하는 것에 관한 것이다.
최근에, 반도체 직접회로에 대한 미세 패터닝이 요구되고 있다. 예를들어, MIS (금속-절연물-반도체) 형 반도체장치의 설계규칙의 감소에 의하여, 드레인과 채널 사이의 전계 강도의 급격한 경사는 고온 캐리어 주입을 일으킨다. 설계 규칙에서의 감소(또는 채널의 쇼트닝(shortening)에 의해 특성의 열화는 쇼트채널 효과로서 일반적으로 언급된다. 상기 효과를 억압하기 위해서, 도 3와 같이 저농도의 불순물 영역 (306)과 (307) (약하게 도프된 드레인 또는 LDDs)을 갖는 MIS 형 전계효과 트랜지스터가 개발되었다.
이러한 장치에서, 불순물 농도가 소스와 드레인 영역(304)와 (305)의 것보다 낮은 LDDs (306)과 (307)의 소스 영역(304)과 채널 형성영역 사이 및 드레인(305)과 채널 형성영역 사이에 형성되기 때문에, 전계 효과는 감소되어 고온 캐리어의 발생이 억압될 수 있다.
도 3에 나타난 바와 같이 LDD(306)과 (307)을 형성하기 위하여, 게이트 전극(301)을 형성한 후에, 저농도 불순물 영역이 도핑에 의해 형성된다. 이어서, 측벽(302)이 산화 실리콘과 같은 물질을 사용하여 형성되고, 추가로, 소스와 드레인 영역(304)와 (305)가 자기 정합으로 마스크로서 측벽을 사용하는 도핑에 의하여 형성된다.
따라서, 게이트 전극(301)이 LDD(306)과 (307) 위에 형성되지 않고, 채널 형성영역이 보다 짧아지기 때문에 고온 캐리어는 LDD(306)과 (307) 상에 형성된 게이트 절연막(303)에 갇힌다.
위의 갇힌 고온 캐리어들(특히 고온 전자들)은 위의 LDD(306)(307)의 전도형태를 뒤바꾸게 되어 임계값의 변동, 임계값 이하의 요소의 증가, 펀치 스로(punch-through), 내전압의 감소와 같은 미약한 채널효과가 방지될 수 없다.
이러한 문제점들을 해결하기 위하여, 게이트 전극이 LDD들을 덮는 형태의 중첩된 LDD 구조(GOLD의 구조)가 제안되어져 왔다. 이러한 구조는 LDD들 위에 형성된 게이트 절연막에 고온 캐리어들의 갇힘으로써 특성이 저하되는 것을 방지한다. 그동안 알려진 GOLD의 구조를 갖는 MIS형 전계효과 트랜지스터에서, 트랜지스터는 IT-LDD 구조를 갖는다(T.Y.Hung : IEMO Tech, Digest 742 (1986)). 위의 IT-LDD 구조를 갖는 트랜지스터에서, 게이트 전극은 반전된 T자 형태이다. 이 제조방법은 도 6a-도 6e에 도식적으로 도시되어 있다.
전계 절연막(602)과 게이트 절연막(603)이 반도체 기판(601) 위에 형성된 후에, 다결정 실리콘등의 전도성 막(604)이 형성된다 (도 6a).
위의 전도성 막(604)은 게이트 전극(606)을 형성하기 위하여 선택적으로 에칭되어진다. 여기서, 중요한 사항은 에칭의 방법이다. 즉, 에칭은 전체 전도성 막(604) 위에서 수행되어서는 안되고, 위의 전도성 막(604)의 일부분(605) (점선에 의해 표시된)에서만 수행되어야 한다. 따라서, 게이트 전극(606)은 에칭되지 않은 상태로 남게되며 전도성 박막(100-1000Å 두께의)(607)이 게이트 전극(606) 주위에 형성된다. 이러한 에칭방법은 아주 어렵다. 동일한 기판에서나 기판들에서의 전도성 박막(607)의 두께 변화는 소스 영역과 드레인 영역들에서의 불순물 변동을 야기시켜, 트랜지스터들의 특성이 서로간에 다르게 된다. LDD들(608) (609)은 전도성 박막(607)과 게이트 절연막(603)을 통한 도핑에 의해 형성된다(도 6b).
그다음, 막(610)은 실리콘 산화물과 같은 물질을 이용하여 전체면위에 형성된다(도 6c).
위의 막(610)은 이방성 에칭되어져 (종래의 LDD 구조의 제조상 사용된 방식과 유사한 방식으로), 측벽들(612)이 형성된다. 이러한 에칭의 결과로, 전도성 박막(607)이 에칭되어진다. 소스(613)와 드레인(614)을 형성하기 위하여, 위의 형성된 측벽들은 자체 정합에서 도핑용 마스크로서 사용된다( 도 6d).
삽입 절연층(615), 소스 전극배선(616), 드레인 전극배선(617)을 형성함으로써, MIS형 전계효고 트랜지스터가 완성된다(도 6e).
도면들에서 알 수 있듯이, 게이트 전극은 반전된 T자형을 갖기 때문에, 이 구조는 IT-LDD 구조라 불리운다. 이 IT-LDD 구조에서, 게이트 전극의 얇은 부분은 LDD위에 위치하며, 따라서 LDD 표면상의 캐리어 농도를 게이트 전극에 의해 어느정도 제어할 수 있게된다.
이것은 LDD의 직렬저항에 기인하는 상호전도성의 감소를 방지하며, 또한, LDD에서의 불순물 농도는 더욱 감소되지만 LDD상의 절연막에 주입된 고온 캐리어들로 인한 장치특성 변화를 방지한다.
위의 잇점은 IT-LDD 구조에서만의 고유한 잇점이 아니라 모든 GOLD의 구조에 공통적인 잇점이다. 이러한 GOLD의 구조는 LDD에서의 불순물 농도를 감소시킬 수 있다. 이러한 GOLD의 구조는 전계를 감소시키는 현저한 효과를 갖는다. 또한, 이 GOLD의 구조는 LDD를 얇게 형성시킬 수 있다. 이 구조는 미약한 채널효과와 펀치스루(punch-through)를 억제한다.
위의 GOLD의 구조의 효율적인 제조방법은 IT-LDD 구조의 제조방법일 뿐이다.
그 많은 잇점들에도 불구하고, IT-LDD 구조를 형성시키는 것은 매우 어려운 일이다.
특히, 도 6b상의 전도성 막의 이방성 에칭(수직방향에서 선택적으로 수행된 에칭)을 제어하는 것은 어렵다.
반도체 집적회로들을 양호하게 패터닝(patterning)하기 위한 필요조건들로서, 다양한 건조에칭 방법들이 개발되어졌다. 이방성 에칭은 외형비(比) (수직 대 수평비)를 증가시키는 것이 더욱 바람직하다. 반도체 기판의 제조, 게이트 전극 배선 및 하층배선의 형성에는 수 미세한 패터닝이 필요하다. 이러한 배선들은 실리콘, 텅스텐, 몰리브덴 또는 이러한 규화물(silicide)로 이루어진다. 따라서, 이러한 물질들을 이방성 에칭하는 기술을 설정하는 것이 필요하다.
종래의 통상적인 이방성 에칭과정에서 CF4나 SF6와 같은 플루오르화물 기체를 플라즈마에 의해 이온화함으로써 플루오린의 활성핵들이 생성된 다음, 실리콘, 몰리브덴, 또는 텅스텐과 반응함으로써 휘발성 플루오르화 실리콘, 플루오르화 몰리브덴, 플루오르화 텅스텐으로 변환되고 제거된다. 그러나, 이러한 이방성 에칭과정의 단점은 에칭용기체에 포함된 탄소 및 유황이 실리콘과 반응하여 반응 생성물이 반도체 소자로 들어갈 가능성이 있다는점이다.
다른 단점은 테플론성 중합체(polymer)가 에칭처리후 장시간 동안 에칭 챔버의 내벽에 부착되는 점이다.
또다른 단점으로는, 위의 에칭과정은 반도체 소자들에 플라즈마 손상을 야기시키며, 그 신뢰도에 악영향을 끼치는 플라즈마를 필요로 한다는 점이다.
식 XFn (여기서, X는 플루오르가 아닌 할로겐을 표기하며, n은 정수임)에 의해 표기된 플루오르화 할로겐, (예컨데, ClF, ClF3BrF, BrF3, IF, IF3와 같은 물질)은 주로 실리콘, 몰리브덴, 또는 텅스텐을 포함하는 물질에 대한 에칭용 기체로 알려져 있다.
이러한 물질은 아주 강한 플루오르화 작용을 하기 때문에, 에칭(기제 에칭)은 플라즈마에 의한 활성핵들을 발생시키기 않고서도 수행될 수 있다.
그러나, 이방성은 통상적인 기체 시각에는 제공될 수 없기 때문에, 이방성 에칭을 수행하는 것은 어렵다.
본 발명의 목적은 위의 문제점들을 해결하는 것이다.
즉, 본 발명의 목적은 거의 플라즈마를 발생시키지 않고서도 플루오르화 할로겐을 에칭기체로 사용함으로써 이방성 에칭을 수행하는 방법을 제공하는 것이다. 이런고로, 이 방법은 실리콘 반도체를 오염시키는 바람직하지 못한 원소들(탄소와 유황같은)이 장치로 들어가는 가능성을 제거해 준다. 게다가, 이 방법은 에칭 챔버의 유지를 용이하게 해준다. 더군다나, 이 방법에 의해, 반도체 소자들의 플라즈마 손상은 감소됨으로써, 그 신뢰도는 증가하게 된다.
본 발명에 따르면, 전도성 막은 플루오르화 할로겐의 분사빔을 거의 수직인 입사각에서 처리중인 기판에 조사시킴으로써 이방성 에칭되어진다. 이 전도성 막은 실리콘, 몰리브덴, 또는 텅스텐으로 구성되며, 그 전체양은 그 혼합물의 95%를 초과한다.
본 발명에서, 위의 플루오르화 할로겐은 ClF, ClF3BrF, BrF3, IF, IF3중 임의 하나일 수도 있다. 만일 플루오르화 할로겐의 분자빔이 무선 주파수의 여기(勵起)에 의해 활성화 되거나 처리하는 기판이 50-500℃로 가열되면, 위의 과정은 보다 효율적으로 수행될 수도 있다.
만일 본 발명이 GOLD의 구조를 갖는 반도체의 제조에 적용되면, 측벽들은 주로 실리콘(그 순도는 95%를 초과함)으로 구성된 전도물질로 형성되는 점이 장점이다. 좀 더 자세히 설명하면, 측벽들을 게이트 전극의 일부분으로서 형성하기 위하여, 실리콘 물질을 갖는 전도성 막이 게이트 전극의 중앙부를 덮도록 형성된다. 그런다음, 이방성에칭은 무선 주파수가 여기된 플루오르화 할로겐의 분자빔의 조사에 의해 수행됨으로써, 게이트 전극을 형성시킨다. 불순물 이온이 게이트 전극을 마스크로 사용하여 주입될 때, 그것에 의해 자기 정합에서 GOLD 의 구조가 얻어진다. 플루오르화 할로겐의 분자빔은 플루오르화 할로겐을 10-3토르(torr)나 그 이하의 고진공, 바람직하게는 10-5토르(torr)나 그 이하의 고진공, 상태로 유지된 챔버로 흐르게 함으로써 발생된다. 에칭장치들은 도 1a 및 도 1b에 도시되어 있다. 도 1a에서, 플루오르화 할로겐기체를 주입시키는 노즐(104)은 챔버(1)에 형성되어 있다. 기판(106)을 잡고 있는 기판홀더(103)는 노즐(104)의 분사방향에 형성되어 있다.
기판 홀더(103)는 회전 가능하며 히터(102)가 형성되어 있다. 배기 시스템이 챔버(101) 내의 진공상태를 얻기 위하여 형성되어 있다. 단 1개의 노즐(104)만이 도시되어 있지만 복수개의 노즐들이 설치된다. 플루오르화 할로겐의 분자빔(105)을 발생시키기 위하여, 챔버(101)는 고진공 상태를 얻기 위하여 충분히 비워져 있으며, 그 다음으로, 노즐(104)은 플루오르화 할로겐을 분사시키기 위하여 개방된다.
도 1b에서, 고체상태의 플루오르화 할로겐을 갖는 건조기(112)는 챔버(111) 내에 형성된다. 위의 건조기(112) 위에는, RF 주파수 전원(116)에 연결된 RF 주파수 코일(115)이 설치되어 있다. 게다가, 위의 RF 주파수 코일위에는, 기판(117)을 잡고 있는 기판 홀더(114)가 간조기(112)와 마주보게 설치되어 있다. 위의 기판 홀더(114)는 회전가능하다. 챔버(111) 내의 진공상태를 얻기 위하여 배기 시스템이 형성되어 있다. 위의 기판 홀더(114)와 위의 기판(117)이 챔버(111) 내에 충분히 비워진다. 그런다음, 위의 플루오르화 할로겐(플루오르화 할로게염)은 건조기(112)로부터 자동적으로나 강제적으로 건조되어 플루오르화 할로겐의 분자빔(113)이 발생된다.
고용융점 및 고비등점을 갖는 할로겐 플로오르화물을 건조시키는 건조기는 적절하게 낮은 온도로 유지되어야 한다.
도 1a 및 도 1b의 장치들에서, 기판과 건조기 사이의 분자빔을 차단하는 셔터를 설치함으로써 에칭을 제어할 수 있다. 또한, 위의 기판을 히터(102)에 의해 가열함으로써 에칭 작용을 촉진시킬 수 있다. 유사한 효과들이 플우오르화 할로겐의 분자들을 무선 주파수 코일(115)과 무 주파수 전원(116)에 의해 여기시킴으로써 얻어질 수 있다.
분자빔들에 의한 이방성 에칭은 다음에 설명된 원리에 기초한다. 일반적인 기체에칭은 더욱 높은 압력(수 토르(torr)에서 수행된다. 이러한 조건하에서, 플루오르화 할로겐 분자들의 평균 자유거리는 약 수 ㎛이며 에칭물질(102)에 대한 그들의 입사각은 균일하지 않다. 따라서, 도 2a에서 도시된 반대로, 플루오르화 할로겐의 분자들은 레지스크 마스크(202) 후미 부위로 진행화며, 결과적으로 에칭면(203)은 위의 레지스트 마스크(202)의 틈새로부터 균등하게 뻗어있다.
만일 플루오르화 할로겐의 분자들이 충분히 긴 평균 자유거리를 갖는다면, 그들의 입사각은, 도 2b에 도시된 반대로, 에칭물질(211)에 거의 수직이 될 것이며, 이런고로 마스크(212) 후미의 에칭작용은 극미하다. 따라서, 에칭면(213)은 크기면에서 마스크(212)의 틈새와 거의 같다.
도 1a 및 도 1b의 장치들을 동작시키는데 있어서, 노즐이나 건조기로 부터의 평행 분자빔들이 수직 입사각에서 처리중인 기판으로 조사되는 것은 필요하지 않다.
중요한 점은 분자빔들의 입사는 처리중인 기판면에 거의 수직이라는 점이다. 따라서, 처리중인 기판과 노즐 또는 건조기 사이의 거리가 충분히 길어야 하는 점이 필요하다. 분자들을 그렇게 긴 거리만큼 충돌없이 이동시키기 위해서는, 챔버가 고진공 상태로 유지되어 분자들의 평균 자유거리가 연장되는 것이 필요하다.
기판의 이방성 에칭은 그 기판을 회전시킴으로써 보다 균일하게 이루어질 수도 있다. 행성같은 회전방식이 특히 효율적이다. 입사하는 할로겐 플로오르화물의 분자들은 에칭물질 면 위에 화학적인 반응을 야기시킨다. 동시에, 그 입사하는 분사들은 또한 탄력적으로 또는 비탄력적으로 분산된다(화학적 반응은 제외됨). 탄력적인 분산에서, 위의 분자들은 입사하는 방향에 대해 반대의 방향에서 반사되는 반면, 비탄력적 분산에서는, 위의 분자들은 측방향에서 반사될 수도 있다. 그러므로, 측면의 에칭을 완전히 제거하는 것은 전혀 불가능하다. 그러나, 적절한 조건하에서, 수직 에칭은 수평에칭처럼 2배 내지 10배의 속도로 빠르게 진척될 수도 있다.
도 1a에서, 다수의 플루오르화 할로겐 분자들이 노즐(104)로부터 즉시 분사되기 때문에, 플루오르화 할로겐 분자들 사이의 분자 거리는 짧으며 이에 따라 분자들의 평균 자유거리도 또한 짧다. 결과적으로, 에칭의 이방성은 감소한다. 대조적으로, 도 1b의 장치에서, 플루오르화 할로겐들 사이의 분자거리는 길기 때문에, 에칭의 이방성은 높다. 그런, 위의 사실은 화학적 반응(또는 에칭)에 필요한 물질들의 불충분한 공급을 나타내며, 에칭이 느린 속도로 수행되게 한다. 에칭의 이방성은 처리되는 기판을 가열함으로써 감소될 수도 있다. 이것은 비탄력적 분산이 플루오르화 할로겐들과 처리되어지는 면 사이에 발생하며 측면에칭이 진행되어지기 때문이다.
대조적으로, 만일 처리되는 기판의 온도가 낮으면, 에칭의 이방성은 증가한다. 그런, 만일 이 온도가 낮으면, 화학적 반응에 유용한 일종의 플루오르화 할로겐이 감소된다. 이것은 느린 에칭율을 초래한다.
위에 기술된 이유 때문에, 무선 주파수에 의한 플루오르화 할로겐의 여기(勵起)는 에칭의 이방성을 감소시키지 않고서도 에칭율을 증가시키는데 효율적이다.
이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
[실시예 1]
도 4a-도 4e에 도시된 실시예에서, 본 발명의 에칭과정은 GOLD의 구조의 전계효과 트랜지스터의 제조에 적용된다.
전계 절연층(402) (3000Å-1㎛ 두께)은 잘 알려진 LOCOS 형성방법에 의해 실리콘 기판(401) 위에 형성된다. 실리콘 산화막 (100-500Å 두께)은 열산화에 의해 게이트 절연막(403)으로서 형성된다. 인으로 도핑됨으로써 증가된 그 전도도를 갖는 다결정 실리콘막(2000-5000Å 두께)은 열 CVD법에 의해 형성된다. 이 다결정 실리콘막은 게이트 전극의 중앙부(404)를 형성하기 위하여 에칭되어진다.
위의 게이트 전극의 중앙부(404)를 마스크로 사용하여, 인 이온들이 저농도 -형불순물 영역들(이하, 적게 도핑된 드레인 또는 LDD로 기술됨) (405)(406)을 형성하기 위하여 자기 정합으로 주입된다.
위의 LDD들(405)(406)에서의 인의 농도는 1×1016-1×1017원자/cm3이며 LDD의 깊이는 300-1000Å인 것이 바람직하다(도 4a).
인으로 도핑됨으로써 증가된 그 전도도를 갖는 다결정 실리콘막(407)(2000Å-1㎛ 두께)은 열CVD법에 의해 형성된다(도 4b).
ClF3에 의한 이방성 에칭은 도 1a의 장치에서 수행된다. 플루오르화 할로겐 기체를 분사하는 노즐(104)은 챔버(101)위에 설치된다. 기판(106)을 잡고 있는 기판 홀더(103)는 노즐(104)의 분사방향에 설치된다. 위의 기판 홀더(103)는 회전 가능하며 히터(102)가 설치되어 있다. 복수개의 노즐들이 설치될 수도 있다.
도 4b상의 기판(106)은 기판 홀더(103) 위에 놓여진 채로 고정되어 있다. 위의 기판(106)은 히터(102)에 의해 200-300℃에서 가열된 다음, 회전하는 동안, 노즐(104)로부터 챔버(101)로 분사된 ClF3를 사용함으로써 에칭된다. ClF3의 유속율은 0.5sccm 이며, 기판(106) 근처의 압력은 1-5×10-4토르(torr)이다.
그러므로, 다결정 실리콘막(407)의 일부분(점선에 의해 표기된)(408)은 게이트 전극의 중앙부(404)의 측면들에 있는 게이트 전극의 측면부들(409), 이른바 측벽들, 을 형성하기 위하여 에칭된다. 본 실시예의 에칭조건에서, 수직방향의 에칭율은 거의 수평방향의 에칭율의 2배이다. 다른말로 말하자면, 본 실시예의 에칭은 완전한 이방성 에칭이 아니다. 따라서, 게이트 전극의 측면부들(409)은 완전한 이방성 에칭에 의해 얻어진 측면부들 보다 약간 좁다.
에칭은 게이트 절연막(403)에서 중단되며, 과에칭은 관측되지 않는다(도 4c).
종래의 LDD 구조에서의 게이트 전극에 해당하는 부분(도 3에서 (301)은 게이트 전극의 전부가 아니라는 의미에서 게이트 전극의 중앙부라 불리운다. 종래의 LDD 구조의 측벽들에 해당하는 부분들(도 3에서 (302)은 게이트 전극의 측면부들 뿐만 아니라 측벽들로 불리운다. 그 이유는, 본 발명에서, 위의 종래의 LDD 구조의 측벽들에 해당하는 부분들은 실리콘 전도물질로부터 형성된 게이트 전극의 일부분으로서 간주되기 때문이다. 게이트 전극의 중앙부(404)와 측면부들(409)을 마스크들로 사용하여, 비소의 도핑이 소스(410)와 드레인(411)을 형성하기 위하여 자기-정합에서 이온 주입법에 의해 수행된다. 위의 비소의 농도는 1×1019-5×1020원자/cm3이다.
LDD들(405)(406)과 소오스 영역들 및 드레인 영역들(410)(411)에서의 재결정하는 열 어닐링에 의해 수행된다(도 4d).
삽입 절연층으로서의 실리콘 산화막(412)(3000Å-1㎛ 두께)은 열 CVD 법에 의해 형성된다. 콘텍트홀들이 형성된 다음, 소스 전극(413)과 드레인 전극(414)이 형성된다. 따라서, GOLD의 형태의 트랜지스터가 제조될 수 있다(도 4e).
[실시예 2]
도 5a 내지 도 5e에 나타난 본 실시예에서, 본 발명의 에칭공정은 GOLD 구조의 전계효과 트랜지스터의 제조에 적용된다.
전계 절연물(502) (3000Å 내지 1㎛ 두께)이 실리콘 기판(501)에 형성된다. 전계 절연물(502) 상에, 산화 실리콘 막(100 내지 500Å 두께)이 열 산화에 의해 게이트 절연막(503)으로서 형성된다. 인의 도핑에 의해서 증가된 전도성을 갖는 다결정 실리콘막(200 내지 5000Å 두께)을 사용하여, 게이트 전극의 중앙부(504)가 형성된다. 중앙부(504)를 마스크로 사용하여, 인의 N형의 LDD (505)와 (506)을 형성하도록 자기 정합적으로 주입된다(도 5a).
인의 도핑에 의해 전도성이 증가된 다결정 실리콘막(507) (2000Å 내지 1㎛ 두께)이 열 CVD에 의해 형성된다(도 5b).
이어서, ClF3에 의한 이방성 에칭이 도 1b의 장치에서 수행된다.
상기 장치에서, 고체 플루오르화 할로겐을 갖는 증발기(112)가 챔버(111)에 제공된다. 증발기(112)위에는, RF 전원(116)에 접속된 RF 코일(115)이 제공된다. 기판(117)을 유지하기 위한 기판 홀더(114)가 증발기(112)에 면하게 추가로 위에 제공된다. 배기시스템은 챔버(111) 내에 진공상태를 얻기 위하여 제공된다.
기판(117)과 기판 홀더(114)는 챔버(111)에 위치한다. 고진공 상태를 얻기 위하여 챔버를 배기한 후, 고체 ClF3를 증발기(112)로부터 증발시켜, 분자 빔(113)이 발생된다. ClF3는 에칭을 하기 위하여 RF코일(115)과 RF전원(116)을 사용하여 여기된다.
하기 문제는 ClF3의 증기압 P(토르)을 한정한다. 즉,
log10P=7.361-1097(t+233)
(여기에서, t는 온도(℃)를 나타낸다).
증기 공정의 온도는 P가 1×10-5토르가 되려는 경우, -144℃이어야 한다. 실제적으로, 상기 증기압은 -80℃에서 달성된다. CℓF3를 갖는 증발기(112)는 드라이 아이스로 냉각된다. 기판(117)에 인접한 곳에서의 압력은 챔버가 진공상태로 유지되기 때문에에 1내지 5×10-6토르로 유지된다.
이방성 에칭(수직에칭 대 수평에칭의 비)은 10 : 1 만큼이나 높다(실시예 1에서는 2 : 1). RF적용을 이용한 여기는 ClF3분자의 이온화를 유발하지 않는다.
결과적으로, 다결정 실리콘막(507)이 에칭되고 (점선에 의해 나타내진 부분(508)이 본래의 다결정 실리콘막이다), 게이트 전극의 측면부분(측벽)(509)이 게이트 전극의 중앙부의 측면에 형성된다(도 5c).
마스크로서 게이트 전극의 중앙부(504)와 측면부(509)를 사용하여, 비소의 도핑이 이온 주입에 의해 자기 정합적으로 실행된다. 따라서, 소스(510)과 드레인(511)이 형성된다. 열어닐링에 의해 LDD(505)와 (506)을 소스 및 드레인(510)과 (511)에서 재결정화가 수행된다(도 5d).
산화 실리콘막 (3000Å 내지 1㎛ 두께)이 층간 절연물(512)로서 증착된다. 콘택트 홀이 형성되고, 소스 전극(513)과 드레인 전극(514)이 형성되어, GOLD 형 트랜지스터가 생성될 수 있다(도 5).
상기 실시예는 GOLD 구조의 전계효과 트랜지스터를 생성하기 위해서, 예시되었지만, 본발명은 반도체 기판상에 형성된 장치 뿐만 아니라 절연 기판에 형성된 TFT와 같은 장치에 효과적으로 적용될 수 있다.
본발명은 다결정 실리콘 배선, 텅스텐(몰리브덴)배선, 또는 폴리시드 배선(다결정 규화 실리콘과 규화 텅스텐(몰리브덴)의 다층배선)뿐 만 아니라 실리콘 기판(반도체 직접회로에 중요한)의 이방성 에칭에 효과적이다.
본 발명의 에칭은 탄소와 황을 생성하지 않기 때문에, 반도체장치의 특성에 영향을 끼치지 않는다. 또한, 에칭이 오랜시간 동안 수행되지만, 챔버의 내부 벽상에 중합체의 접착을 일으키지 않아 유지가 쉽다.
또한, 본 발명의 에칭은 플라즈마 생성없이 수행되기 때문에, 반도체 소자의 신뢰성은 개선될 수 있다. 반도체 기판, 게이트 전극, 및 배선과 같은 저층 부분에 플라즈마 손상이 일어나지 않아 특히 유리하다. 그러므로, 본 발명은 산업상 대단히 유용하다.
Claims (32)
- 이방성 에칭방법으로서, 챔버안에서 플로오르화 할로겐의 분자 빔을 생성하는 단계; 및 전도성 막을 형성시킨 기판에 플루오르화 할로겐 분자빔을 직각으로 조사하여 상기 전도성 막을 우선적으로 수직방향으로 에칭하는 단계를 포함하는 이방성 에칭방법.
- 제1항에 있어서, 전도성 막이 규소, 텅스텐, 몰리브덴중 1종을 조성물의 95% 이상으로 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 플루오르화 할로겐이 ClF, ClF3BrF, BrF3, IF 및 IF3중 1종을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 전도성 막이 규화 텅스텐과 규화 몰리브덴 중 하나를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 플루오르화 할로겐의 분자빔이 RF에 의해 여기되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 기판이 이방성 에칭공정중에 회전되는 것을 특징으로 하는 방법.
- 플루오르화 할로겐을 에칭가스로 사용하여 전도성 막을 이방성 에칭하는 단계를 포함하는 에칭방법으로서, 플루오르화 할로겐의 분자빔을 생성하는 단계; 및 전도성 막이 형성된 기판에 플루오르화 할로겐 분자 빔을 직각으로 조사하는 단계를 포함하는 에칭방법.
- 제7항에 있어서, 전도성 막이 실리콘, 텅스텐, 몰리브덴 중 하나를 조성의 95% 이상 포함하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 플루오르화 할로겐이 ClF, ClF3BrF, BrF3, IF 및 IF3중 1종을 포함하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 전도성 막이 규화 텅스텐과 규화 몰리브덴 중 하나를 포함하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 플루오르화 할로겐의 분자빔이 RF에 의해 여기되는 것을 특징으로 하는 방법.
- 제7항에 있어서, 기판이 이방성 에칭공정중에 회전되는 것을 특징으로 하는 방법.
- 에칭방법으로서, 기판에 전도성 막을 형성하는 단계; 전도성 막이 형성된 기판을 챔버에 위치시키는 단계; 챔버에 진공상태를 제공하는 단계; 플루오르화 할로겐을 분사하여 진공상태의 챔버에 플루오르화 할로겐 분자빔을 생성하는 단계; 및 기판에 직각으로 플루오르화 할로겐의 분자빔을 조사하여 전도성 막을 이방성 에칭하는 단계를 포함하는 에칭방법.
- 제13항에 있어서, 전도성 막이 규소, 텅스텐, 몰리브덴 중 1종을 조성의 95% 이상 포함하는 것을 특징으로 하는 에칭방법.
- 제13항에 있어서, 플루오르화 할로겐이 CLF, CLF3BrF, BrF3, IF 및 IF3중 1종을 포함하는 것을 특징으로 하는 에칭방법.
- 제13항에 있어서, 전도성 막이 규화 텅스텐과 규화 몰리브덴 중 1종을 포함하는 것을 특징으로 하는 에칭방법.
- 제13항에 있어서, 플루오르화 할로겐의 분자빔이 RF에 의해 여기되는 것을 특징으로 하는 에칭방법.
- 제13항에 있어서, 기판이 이방성 에칭공정중에 회전되는 것을 특징으로 하는 에칭방법.
- 에칭방법으로서, 챔버에 플루오르화 할로겐의 분자빔을 생성하는 단계; 및 전도성 막이 형성된 기판에 플루오르화 할로겐의 분자빔을 수직으로 조사하여 전도성 막에 우선적으로 수직방향으로 에칭을 함으로써 전도성 막을 플라즈마 생성없이 이방성 에칭시키는 단계를 포함하는 에칭방법.
- 제19항에 있어서, 전도성 막이 규소, 텅스텐, 몰리브덴중 1종을 조성의 95% 이상 포함하는 것을 특징으로 하는 에칭방법.
- 제19항에 있어서, 플루오르화 할로겐이 ClF, ClF3BrF, BrF3, IF 및 IF3중 1종을 포함하는 특징으로 하는 에칭방법.
- 제19항에 있어서, 전도성 막이 규화 텅스텐과 규화 몰리브덴 중 하나를 포함하는 것을 특징으로 하는 에칭방법.
- 제19항에 있어서, 플루오르화 할로겐의 분자빔이 RF에 의해 여기되는 것을 특징으로 하는 에칭방법.
- 제19항에 있어서, 기판이 이방성 에칭공정중에 회전되는 것을 특징으로 하는 에칭방법.
- 반도체 장치의 제조방법으로서, 반도체칭을 제조하는 단계; 상기 반도체층에 게이트 절연 막을 형성시키는 단계; 상기 게이트 절연막에 1쌍을 측면이 구비된 게이트 전극을 형성시키는 단계; 제1게이트 전극을 제1마스크로 사용하여 상기 반도체 층의 제1부분에 1차 이온 도입을 수행함으로써 제1불순물 영역 쌍을 형성시키는 단계; 상기 반도체 층 및 상기 게이트 전극위에 전도성 막을 형성시키는 단계; 상기 전도성 막의 이방성 에칭공정을 수행하여 상기 게이트 전극의 측면상에 1쌍의 측벽 스페이서를 형성시키는 단계; 및 상기 게이트 전극 및 제2마스크로 사용된 측벽 스페이서를 구비한 상기 반도체층의 제2부분에 2차 이온 도입을 수행하여 제2쌍의 불순물 영역을 도입시키는 단계를 포함하고, 상기 이방성 에칭공정은 플루오르화 할로겐 분자 빔을 상기 반도체 층과 평행하는 방향으로 상기 전도성 막쪽으로 지향시켜서 수행하는 반도체 장치의 제조방법.
- 제25항에 있어서, 상기 제1쌍의 불순물 영역이 상기 제2쌍의 불순물 영역과 동일한 전도성 유형을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제25항에 있어서, 상기 제1이온 도입공정에 의해서 인 이온을 도입시키는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제25항에 있어서, 상기 제2이온 도입공정에 의해서 비소 이온을 도입시키는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제25항에 있어서, 상기 제1쌍의 불순물 영역은 상기 제2쌍의 불순물 영역보다 낮은 농도의 이온들로 도우핑시키는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제25항에 있어서, 플루오르화 할로겐이 ClF, ClF3BrF, BrF3, IF 및 IF3중 1종을 포함하는 것을 특징으로 하는 방법.
- 제25항에 있어서, 상기 전도성 막이 규화 텅스텐과 규화 몰리브덴 중 1종을 포함하는 것을 특징으로 하는 에칭방법.
- 제25항에 있어서, 플루오르화 할로겐의 분자빔이 RF에 의해 여기되는 것을 특징으로 하는 에칭방법.
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