KR100253308B1 - 반도체소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 48
- 150000004767 nitrides Chemical class 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000003860 storage Methods 0.000 abstract description 9
- 239000011248 coating agent Substances 0.000 abstract 2
- 238000000576 coating method Methods 0.000 abstract 2
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 콘택홀의 노광공정중에 마스크가 잘못 정렬되었을 때, 커패시터의 플레이트전극과 금속배선이 서로 단락되어 불량제품이 제조되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 기판의 상부에 형성된 다수의 게이트 상부에 커패시터를 형성하는 단계와; 그 커패시터가 형성된 기판의 상부에 제1층간막과 질화막을 순차적으로 증착하는 단계와; 그 질화막이 증착된 기판의 상부에 제1포토레지스트를 도포 및 노광하여 각 커패시터 사이의 질화막을 식각하는 단계와; 그 제1포토레지스트를 제거한 후, 질화막 및 제1층간막의 상부에 제2층간막을 증착하는 단계와; 그 제2층간막의 상부에 제2포토레지스트를 도포 및 노광하여 각 커패시터 사이의 제2층간막과 제1층간막을 식각하여 콘택홀을 형성하는 단계와; 그 제2포토레지스트를 제거한 후, 콘택홀 및 제2층간막의 상부에 금속배선을 형성하는 단계로 이루어지는 반도체소자의 제조방법을 제공하여 콘택홀의 노광공정중에 마스크가 잘못 정렬되더라도 플레이트전극과 금속배선이 서로 단락되는 것을 방지함으로써, 불량제품의 제조로 인한 경제적 손실을 줄일 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 콘택홀(contact-hole)의 노광공정중에 마스크가 잘못 정렬되었을 때, 커패시터의 플레이트전극(plate)과 금속배선이 서로 단락되는 것을 방지하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체소자의 제조방법을 보인 수순단면도로서, 이에 도시한 바와같이 기판의 상부에 서로 이격되도록 형성된 다수의 게이트(1A∼1D) 상부에 각각 요철(凹凸)형태로 스토리지전극(storage:2)과 플레이트전극(3)을 증착하여 커패시터를 형성하는 단계(도1a)와; 그 커패시터가 형성된 기판의 상부에 제1층간막(4)과 제2층간막(5)을 순차적으로 증착하는 단계(도1b)와; 그 제2층간막(5)의 상부에 포토레지스트(PR1)를 도포한 후, 상기 게이트(1B∼1C) 사이의 기판이 노출되도록 식각하여 콘택홀을 형성하는 단계(도1c)와; 상기 포토레지스트(PR1)를 제거한 후, 노출된 기판 및 제2층간막(5)의 상부에 금속배선(6)을 형성하는 단계(도1d)로 이루어진다. 이하, 종래 반도체소자의 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 서로 이격되도록 기판의 상부에 형성된 다수의 게이트(1A∼1D) 상부에 요철(凹凸)형태로 스토리지전극(2)과 플레이트전극(3)을 증착하여 커패시터를 형성한다. 이때, 커패시터는 스토리지전극(2)을 증착하고, 그 스토리지전극(2)의 표면에 유전물질을 바른 후, 플레이트전극(3)을 증착하여 형성한다.
그리고, 도1b에 도시한 바와같이 커패시터가 형성된 기판의 상부에 제1층간막(4)과 제2층간막(5)을 순차적으로 증착한다. 이때, 제1층간막(4)과 제2층간막(5)을 증착하는 이유는 이후에 형성되는 금속배선과의 절연을 위해서이다.
그리고, 도1c에 도시한 바와같이 제2층간막(5)의 상부에 포토레지스트(PR1)를 도포한 후, 상기 게이트(1B∼1C) 사이의 기판이 노출되도록 제2층간막(5)과 제1층간막(4)을 식각하여 콘택홀을 형성한다.
그리고, 도1d에 도시한 바와같이 상기 포토레지스트(PR1)를 제거한 후, 노출된 기판 및 제2층간막(5)의 상부에 금속배선(6)을 형성한다.
그러나, 상기한 바와같이 제조되는 종래 반도체소자의 제조방법은 콘택홀의 노광공정중에 마스크가 잘못 정렬되었을 때, 커패시터의 플레이트전극과 금속배선이 서로 단락되어 불량제품이 제조되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 콘택홀의 노광공정중에 마스크가 잘못 정렬되더라도 플레이트전극과 금속배선이 서로 단락되는 것을 방지할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 본 발명에 의한 반도체소자의 제조방법을 보인 일 실시예시도.
***도면의 주요 부분에 대한 부호의 설명***
1A∼1D:게이트 2:스토리지전극
3:플레이트전극 4,5:제1,제2층간막
6:금속배선 10:질화막
PR10,PR11:포토레지스트
상기한 바와같은 본 발명의 목적은 서로 이격되도록 기판의 상부에 형성된 다수의 게이트 상부에 커패시터를 형성하는 단계와; 그 커패시터가 형성된 기판의 상부에 제1층간막과 질화막을 순차적으로 증착하는 단계와; 그 질화막이 증착된 기판의 상부에 제1포토레지스트를 도포 및 노광하여 각 커패시터 사이의 질화막을 식각하는 단계와; 그 제1포토레지스트를 제거한 후, 질화막 및 제1층간막의 상부에 제2층간막을 증착하는 단계와; 그 제2층간막의 상부에 제2포토레지스트를 도포 및 노광하여 각 커패시터 사이의 제2층간막과 제1층간막을 식각하여 콘택홀을 형성하는 단계와; 그 제2포토레지스트를 제거한 후, 콘택홀 및 제2층간막의 상부에 금속배선을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 제조방법을 실시예를 들어 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명에 의한 반도체소자의 제조방법을 보인 일 실시예시도로서, 이에 도시한 바와같이 서로 이격되도록 기판의 상부에 형성된 다수의 게이트(1A∼1D) 상부에 요철형태로 스토리지전극(2)과 플레이트전극(3)을 증착하여 커패시터를 형성하는 단계(도2a)와; 그 커패시터가 형성된 기판의 상부에 제1층간막(4)과 질화막(10)을 순차적으로 증착하는 단계(도2b)와; 그 질화막(10)이 증착된 기판의 상부전면에 제1포토레지스트(PR10)를 도포 및 노광하여 상기 게이트(1B∼1C) 사이의 질화막(10)을 식각하는 단계(도2c)와; 그 제1포토레지스트(PR10)를 제거한 후, 질화막(10) 및 제1층간막(4)의 상부에 제2층간막(5)을 증착하는 단계(도2d)와; 그 제2층간막(5)의 상부에 제2포토레지스트(PR11)를 도포 및 노광하여 상기 게이트(1B∼1C)사이의 제2층간막(5)과 제1층간막(4)을 순차적으로 식각하여 콘택홀을 형성하는 단계(도2e)와; 그 제2포토레지스트(PR11)를 제거한 후, 콘택홀 및 제2층간막(5)의 상부에 금속배선(6)을 형성하는 단계(도2f)로 이루어진다. 이하, 본 발명에 의한 반도체소자의 제조방법의 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 서로 이격되도록 기판의 상부에 형성된 다수의 게이트(1A∼1D) 상부에 요철형태로 스토리지전극(2)과 플레이트전극(3)을 증착하여 커패시터를 형성한다. 이때, 커패시터는 스토리지전극(2)을 증착하고, 그 스토리지전극(2)의 표면에 유전물질을 바른 후, 플레이트전극(3)을 증착하여 형성한다.
그리고, 도2b에 도시한 바와같이 커패시터가 형성된 기판의 상부에 제1층간막(4)과 질화막(10)을 순차적으로 증착한다. 이때, 질화막(10)을 증착하는 이유는 이후에 콘택홀의 노광공정중에 마스크가 잘못 정렬되더라도 플레이트전극(3)과 금속배선(6)이 단락되는 것을 방지하기 위해서이다.
그리고, 도2c에 도시한 바와같이 질화막(10)이 증착된 기판의 상부전면에 제1포토레지스트(PR10)를 도포 및 노광하여 상기 게이트(1B∼1C) 사이의 질화막(10)을 식각한다.
그리고, 도2d에 도시한 바와같이 제1포토레지스트(PR10)를 제거한 후, 질화막(10) 및 제1층간막(4)의 상부에 제2층간막(5)을 증착한다.
그리고, 도2e에 도시한 바와같이 제2층간막(5)의 상부에 제2포토레지스트(PR11)를 도포 및 노광하여 상기 게이트(1B∼1C)사이의 제2층간막(5)과 제1층간막(4)을 순차적으로 식각하여 콘택홀을 형성한다. 이때, 상기 질화막(10)의 측벽은 식각되지 않도록 식각시 선택비를 조절한다.
그리고, 도2f에 도시한 바와같이 제2포토레지스트(PR11)를 제거한 후, 콘택홀 및 제2층간막(5)의 상부에 금속배선(6)을 형성한다.
상기한 바와같이 제조되는 본 발명에 의한 반도체소자의 제조방법은 콘택홀의 노광공정중에 마스크가 잘못 정렬되더라도 플레이트전극과 금속배선이 서로 단락되는 것을 방지함으로써, 불량제품의 제조로 인한 경제적 손실을 줄일 수 있는 효과가 있다.
Claims (2)
- 기판의 상부에 형성된 다수의 게이트 상부에 커패시터를 형성하는 단계와; 그 커패시터가 형성된 기판의 상부에 제1층간막과 질화막을 순차적으로 증착하는 단계와; 그 질화막이 증착된 기판의 상부에 제1포토레지스트를 도포 및 노광하여 각 커패시터 사이의 질화막을 식각하는 단계와; 그 제1포토레지스트를 제거한 후, 질화막 및 제1층간막의 상부에 제2층간막을 증착하는 단계와; 그 제2층간막의 상부에 제2포토레지스트를 도포 및 노광하여 각 커패시터 사이의 제2층간막과 제1층간막을 식각하여 콘택홀을 형성하는 단계와; 그 제2포토레지스트를 제거한 후, 콘택홀 및 제2층간막의 상부에 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 질화막의 측벽은 식각 선택비를 조절하여 식각되지 않도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039662A KR100253308B1 (ko) | 1997-08-20 | 1997-08-20 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039662A KR100253308B1 (ko) | 1997-08-20 | 1997-08-20 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990016932A KR19990016932A (ko) | 1999-03-15 |
| KR100253308B1 true KR100253308B1 (ko) | 2000-05-01 |
Family
ID=19517924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970039662A KR100253308B1 (ko) | 1997-08-20 | 1997-08-20 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100253308B1 (ko) |
-
1997
- 1997-08-20 KR KR1019970039662A patent/KR100253308B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990016932A (ko) | 1999-03-15 |
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