KR100243799B1 - 비디오 신호의 기수/우수 필드 검출기 - Google Patents

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Abstract

비디오 신호 처리 시스템에서, 비디오 필드의 타입을 구별하는 장치는 수직 신호 성분(30 내지 34)의 전이와 수평 신호 성분(12 내지 16)의 소정 전이 사이의 간격을 측정하는 회로(18, 20)를 포함한다. 연속 필드로부터 측정한 측정치는 비교되어(22 내지 28) 각각의 필드 타입, 즉, 우수/기수와 관련된 신호를 제공한다.

Description

비디오 신호의 기수/우수 필드 검출기
제1도는 본원의 기수/우수 필드 검출기를 내장한, 합성 귀선 소거신호(blanking singnal)를 디코딩하는 회로의 블럭도.
제2a도 내지 제2k도는 제1도의 디코더의 동작에 관한 설명을 위한 것으로서, 제1도 회로에 의해 발생하는 합성 귀선 소거 신호를 포함한 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
12, 14 : D플립플롭 16 : AND 게이트
20 : 10 비트 계수기 30 : 5비트 업/다운 계수기
본 발명은 비디오 신호의 기수 필드와 우스 필드를 검출 하는 회로에 관한 것이다.
비디오 신호의 기수 필드와 우수 필드 사이를 구별하는 것이 자주 필요하다. 특히, 대형 메인 영상내에 작은 크기의 보조 영상을 삽입하여 합성 영상을 발생시키는 시스템에서는 이러한 구별이 진정한 가치가 있다. 이들 메인 영상과 보조 영상은 서로 연관성이 없으며 또한 비동기적인데 흔히 이러한 발생 시스템을 픽처-인-픽처(picture-in-picture) 시스템 또는 픽스-인-픽스(Pix-in-Pix)시스템이라고 부른다. 이러한 형태의 시스템에서 메인 신호와 보조 신호로된 기수/우수 필드 정보는 보조 신호의 적절한 인터레이싱(interlacing)을 유지하는데 이용된다.
내쇼널 반도체 주식회사에서 제조한 LM1881 비디오 동기 분리기 등을 내장한 일반적인 기수/우수 필드 검출기에는 합성 동기 신호를 합산한 후에, 소정 간격으로 이 합산 신호를 샘플하여 현재 필드가 기수인지 또는 우수인지를 판정한다. 그밖의 시스템, 예컨대 미국 특허 제 4,876,598호에 기재된 시스템에서는 단안정 멀티바브레이터를 이용하여, 합성 비디오 신호의 수평 동기 펄스에 대한 수직 등화 펄스의 관련 타이밍을 정함으로서 기수 필드와 우수 필드를 판정한다.
이러한 종래의 시스템에서는 장기간의 사용, 온도 변동등의 파라미터 변동에 악영향을 받는 아날로그 신호 처리 기법을 이용하고 있다. 예컨대 Pix-in-Pix 시스템에서는, 디지탈 형태의 단일 집적 회로상에 Pix-in-Pix 기능에 관한 대부분의 신호 처리를 시행할 경우에, 아날로그형의 기수/우수 필드 검출기를 사용하는 것은 안전하지 못하다.
본 발명에서는 비디오 신호의 수직, 수평 성분에 응답하는 기수/우수 필드 검출기를 가지고 있다. 계수 수단은 수직 귀선 소거 기간의 종료시점과 상기 수직 귀선 소거 기간 다음에 이어지는 수평 귀선 소거 펄스의 발생 시점 사이의 클록 펄스를 계수한다. 계수 수단에서 발생된 계수치는 필드 주기동안에 저장되어서, 그 다음에 발생된 계수치와 비교하여 현재의 필드가 기수인지 또는 우수인지를 판정한다.
제 1 도는 기수/우수 필드 검출기의 실시예를 도시한 것으로서, 상기 검출기는 Pix-in-Pix 시스템에 내장되어 예컨대 메인 비디오 신호의 각 필드를 결정할 수도 있다. 이러한 경우, 필드 결정은 메인 신호 처리 회로(도시 하지 않음)에서 발생한 합성 귀선 소거 신호로부터 유도된다. 소정의 비디오 신호에 대하여 수직, 수평 귀선 소거 간격 사이의 상대적인 타이밍은 어떤 표준에 따르지 않을 수도 있다. 그러나 인터레이스된 신호에 대하여, 연속하는 필드에 관한 수직 동기(그리고 귀선 소거)펄스는 수평 동기(귀선 소거)펄스에 대해 1/2 수평선 주기 타이밍 차를 가져야 한다.
Pix-in-Pix 시스템에서는, 라스터 내에서 기수/우수 필드가 각각 공간적 위치와 관련되도록 설계할 수 있다(즉, 신호가 텔레비젼 라스터에 인가될 때에 기수 필드중 한 라인이 공간적으로 우수 필드중의 한 라인 상에 위치한다). 이러한 타입의 필드는 2개의 연속 필드내에서 첫 번째 라인의 선택에 따라서 구별된다.
Pix-in-Pix 시스템의 1차적인 목적은 보조 비디오 신호를 동기하여, 메인 비디오 신호의 메인 영상(메인 비디오 신호에서 추출함)내에 삽입하여 표시시키는데 있다. 이것은 보조 비디오 신호와 동기화된 메모리내에 보조신호를 저장시킨후에, 메인 비디오 신호의 수평, 수직 타이밍 성분과 동기된 메모리로 부터 보조 신호를 판독함으로 일반적으로 달성된다. 제 1 도의 회로는 Pix-in-Pix 시스템에 사용하기 위하여, 메인 합성 귀선 소거 신호로부터 수평 타이밍 펄스 Hm과 수직 타이밍 펄스 Vm를 발생하고, Pix-in-Pix 인터레이스 제어 시스템에 사용하기 위하여 필드 식별 신호 Hm을 발생한다. 제 1 도의 소자(18 내지 28)는 수평 및 수직 타이밍 신호 Hm 및 Vm 으로부터 필드 식별 신호 Fm을 발생한다.
제 1 도 및 2 도에 있어서, 제 2a 및 2f 도는 각각 연속적인 우수 및 기수 필드에 관한 합성 귀선 소거 신호의 일부를 도시한 것이다. 도시된 파형에 있어서, 수직 귀선 소거 신호의 단부와, 상기 필드에서 첫번째 라인을 나타내는 수평 귀선 소거 펄스사이의 시간(또는 공간) 주기가 이전의 필드에서 측정된 동일 측정치에 비해 더 긴지 짧은지에 따라서 기수 및 우수 필드로 정의된다.
합성 귀선 소거 신호는 단자(10)에 인가되며, 수평 타이밍 신호 Hm를 발생하는 소자(12-16)를 포함하는 회로망에 접속된다. 소자(12-16)는 정진행 전이(positive going transition)검출기를 구비하며, 후속하는 합성 귀선 소거 신호의 각 정진행 전이의 발생시 한 클록 주기 폭의 펄스를 발생한다. 소자(12, 14)는 예를 들면, 색부반송파 주파수의 4배인 주파수를 갖는 신호 Ck에 의해 클럭되는 D-형 래치이다. D-형 래치는, 클럭 입력 단자 C에 인가되는 펄스를 발생하기 직전에, 데이타 입력 단자 D에 존재하는 논리 값을 Q 출력 단자에 제공한다. 합성 귀선 소거 신호는 래치(12)의 데이타 입력 단자에 인가되어, 래치(14)의 데이타 입력 단자에 접속된 출력 단자 Q에 인가된다. 래치(12)의 Q 출력 단자와 래치(14)의
Figure kpo00002
출력 단자는 AND 회로(16)의 각 입력 단자에 접속된다. 래치(12)의 Q 출력은 합성 귀선소거 신호에 대응한다. 래치(14)의
Figure kpo00003
출력은 한 클럭 Ck 주기만큼 지연되어 극성이 반전된 합성 귀선 소거 신호에 대응한다. 래치(12)의 Q 출력과 래치(14)의
Figure kpo00004
출력값이 둘다 논리 1일때 AND 게이트(16)는 논리 1의 출력값을 제공하는데, 이것은 단지 합성 비디오 신호의 정전이(positive transition) 바로 다음의 1 클럭 주기동안만 일어난다. AND 게이트(16)에 의해 제공된 출력 신호 Hm은 제 2b 및 2g 도에 도시된다.
또한, 합성 귀선 소거 신호는 수직 타이밍 신호 Vm를 발생하는 소자(30-34)를 포함하는 회로망에 결합된다. 상기 신호 Vm는 일반적으로 로우 값이며 귀선 소거 신호의 수직 성분의 정전이후 소정 간격에서 하이가 되며, 수직 귀선 소거 간격의 끝에서 로우가 된다.
소자(30-34)는 다음과 같이 동작한다. 소자(30)는 업/다운 제어 신호로써 U/D 제어 입력 단자에 접속된 합성 귀선 소거 신호를 갖는 업/다운 계수기이다. 상기 업/다운 계수기는 색부반송파 신호의 주파수에 대해 1/3 주파수를 갖는 클럭 신호 Ck/12의 펄스를 계수한다. 계수기(30)는 0과 31사이의 계수치를 제공하며, 더 이상 계속해서 감기지 않도록 되어 있다. 즉, 계수기가 업(다운)계수하고, 계수기가 다운(업) 계수를 하는 상태로 되기 전에 발생하는 클럭 펄스의 수가 계수기가 31(0)의 최대(최소) 계수치를 제공하는 상태에 필요한 수를 초과하면, 상기 계수기는 각 클럭 펄스에 대하여 31(0)의 최대(최소) 계수치를 계속해서 출력한다. 계수기(30)는 정 및 부진행 방향으로 진행하는 출력을 갖는 적분기를 동작시킨다. 5개의 비트 신호인 업/다운 계수기(30)의 출력은 비교 회로(32)의 한 입력에 접속된다. 기준값은 비교회로(32)의 제 2 입력에 접속된다. 계수기(30)로부터의 출력 계수가 기준값을 초과할 때만 비교 회로(32)는 논리 1 신호를 제공한다. 비교 회로(32)로부터의 출력 신호는 클럭 신호 Ck/12에 의해 클럭되는 D-형 래치(34)의 데이타 입력 단자에 인가된다.
상기 기준값 및 계수기(30)에 인가되는 클럭 신호의 주파수는 계수기(30)에 의해 출력되는 값이 수평 귀선 소거 주기동안 기준값을 초과하지 않도록 선택된다. 그러므로, 래치(34)의 Q 출력은 수평 귀선 소거 펄스 발생 동안 논리 로우값을 나타낸다. 제 1 도에 도시된 실시예에서, 기준값은 11011(2진수) 또는 27(10진수)이며, 시스템 히스테리시스를 제공하도록 동적으로 배열된다. 비교기(32)의 B 입력 단자에 인가된 기준 신호의 최상위 및 제 3 상위 비트가 각각 논리("1" 및 "0")값에 연결됨을 주시한다. 기준 값의 나머지 비트는 래치(34)의
Figure kpo00005
출력에 연결된다. 비교기(32)가 로우 출력값을 발생한다고 가정하면, 래치(34)의
Figure kpo00006
출력은 논리 하이 상태를 나타내고, 기준값은 11011(2진수)가 된다. 비교기(32)의 출력이 하이가 되면, 래치(34)의 출력은 상기 기준값을 10000(2진수) 혹은 십진수 16으로 변화시켜 로우값을 나타내게 된다. 수직 귀선 소거 간격 내에 약간의 노이즈가 존재하여, 계수기가 업계수와 다운 계수 사이에서 변동하면, 기준값을 감소시키므로서 래치(34)에 의해 제공된 출력 신호의 변화를 사전에 막을 수 있다.
계수기(30)는 합성 귀선 소거의 하이 레벨에 대해 계수-업하고, 로우 레벨에 대해 계수-다운한다. 일반적으로, 계수기(30)는 각각의 수평 귀선 소거 간격의 종료 후 대략 12μsec 내에 0이 되는데, 일반적인 수평 귀선 소거 펄스폭이 12μsec이고, 계수기는 수평 귀선 소거 펄스폭과 동일한 시간내에 계수-다운되기 때문이다. 수직 귀선 소거 펄스의 발생시 계수기(30)의 값이 0을 나타낸다고 가정하면, 래치(34)는 수직 귀선 소거 간격의 정진행 전이 이후에 약 23.5μsec(840ns의 주기를 각각 갖는 28 클럭 사이클)의 하이 출력 상태를 나타낼 것이다. 한편, 수직 귀선 소거 간격의 발생 이전에 최종 수평 귀선 소거 펄스가 수직 귀선 소거 간격에 비교적 가깝게 되는 경우, 상기 계수기(30)는 수직 귀선 소거 간격의 시작에서 0 이외의 다른값을 나타낼 것이다. 이때, 신호 Vm의 상승 구간은 수직 귀선 소거 간격의 상승 구간으로부터 23.5μsec 보다 작게 이격될 것이다. 그러나, 이것은 중요한 문제가 아니다. 상기 수직 귀선 소거 간격의 종결 후 신호 Vm은 12.6μsec동안 로우가 된다. 즉, 계수기는 비교기가 상태를 변화시키도록 31에서 16(15×840ns)으로 다운계수해야 한다. 그러나, 수직 귀선 소거 간격의 종단부가 제 1 의 후속 귀선 소거 펄스에 비교적 가깝게 있게되면, 즉, 클럭(Ck/12)의 15 사이클보다 작은 사이클에 대응하는 주기내에 있게되면, 신호 Vm은 제1의 후속 수평 귀선 소거 펄스 다음의 클럭(Ck/12)의 15 사이클 주기동안 하이로 유지될 것이다. 이것은 제 2f 도 및 제 2h 도를 참고하면 알 수 있다. 그러나, 신호 Vm의 하강 구간은, 원한다면, 비교기(32)에 인가된 기준값에 적용된 히스테리시스의 양을 제거 또는 감소시켜 수직 귀선 소거 간격의 종료부와 거의 일치되도록 조절될 수도 있다는 점을 주지하라.
소자(18-28)는 기수/우수 필드 신호 Fm를 발생한다. 소자(18-28)는 각 필드에서 신호 Vm의 부진행 전이로부터 신호 Hm의 제 1 후속 펄스 발생까지 경과하는 시간에 비례하는 계수치가 발생되도록 되어 있으며, 연속하는 필드로부터 그 계수치가 비교되도록 되어있다. 수직 귀선 소거 간격의 부진행 전이와 제 1 후속 수평 귀선 소거 펄스의 발생 사이의 간격이 연속 필드 내의 한 수평 라인의 약 1/2 정도 차이가 나기 때문에, 기수 및 우수 필드에 대한 각각의 계수값은 큰 차이를 가지게 된다. 현재의 계수치와 이전 필드의 계수치를 비교하여 보면 현재의 필드가 기수인지 또는 우수인지 알 수 있다.
제 1 도에 있어서, 10-비트 계수기(20)는 클럭 신호(Ck)의 펄스를 계수한다. 그 계수기는 논리 OR 회로(18)를 통해 리세트 단자에 인가된 신호 Hm 및 Vm에 의해 0으로 리세트된다. (신호 Hm은 신호 Fm를 발생시킬 목적으로 계수기(20)의 리세트 단자에 인가될 필요가 없음을 주지한다. 그러나, 신호 Hm이 리세트 계수기(20)에 인가되면, 계수기(20)의 출력은 각각의 비디오 필드의 비-수직 귀선 소거 간격동안 Pix-in-Pix 시스템내의 픽셀 어드레스 계수기 역할을 할 수 있다.) 계수기(20)는 신호 Vm이 하이 상태를 나타내는 간격동안 리세트 상태를 유지하며, 신호 Vm의 부진행 전이에 이어 바로 계수를 시작한다. 계수기(20)에 의해 제공된 계수치는 소자(28)에 의해 발생된 제어 신호에 의헤 제어되는 D-형 래치(22)에 연결되어 신호 Vm의 부진행 전이에 이은 제 1 후속 수평 귀선 소거 펄스의 발생시의 계수치를 기억한다. D-형 래치(22)의 출력은 래치(22)와 동시에 클럭되는 다른 D-형 래치(24)에 연결된다. 래치(22 및 24)는 현재와 이전 필드 각각에 대한 계수치를 포함한다. 래치(22 및 24)에 저장된 계수치는 각각 비교 회로(26)의 입력 단자(A 및 B)에 연결된다. 비교 회로(26)의 하이 및 로우 출력은 입력 단자(A)에 인가된 계수치가 단자(B)에 인가된 계수치보다 큰 상태 및 작은 상태를 각각 나타낸다. 필드간 제 1 후속 수평 귀선 소거 펄스에 대한 수직 귀선 소거 구간의 상대적 타이밍을 알고 있으면, 설계자는 상기 비교 회로(26)에 의해 표시된 하이 또는 로우 출력 상태가 기수 또는 우수 필드에 대응하는지의 여부를 표시할 수 있다. 두 연속 필드 주기에 대한 신호 Fm은 제 2e 도 및 제 2k 도에 도시되어 있다.
래치(22 및 24)를 클럭하기 위한 제어 신호는 세트 입력 신호가 동시에 인가된 리세트 신호에 대해 우선권을 갖는 형태로 세트-리세트 플립-플롭(28)에 의해 발생된다. 즉, 논리 하이 신호가 플립-플롭의 세트 입력 단자에 인가되는한, 상기 플립-플롭은 리세트 입력 단자에 인가된 신호 레벨에 상관없이 세트 상태를 유지한다.
제어 신호는 플립-플롭(28)의
Figure kpo00007
출력 단자로부터 취해진다. 따라서 플립-플롭이 리세트(세트)상태일 때, 제어 신호는 논리 하이(로우) 레벨이 된다. 래치(22 및 24)에 대해, 제어 신호의 동작 위치는 정진행 전이이다.
신호 Vm은 플립-플롭(28)의 세트 입력 단자에 인가 되고 신호 Hm는 리세트 단자에 인가된다. 상기 플롭-플롭(28)은 신호 Vm 부진행 전이후의 제 1 수평 귀선 소거 펄스 발생시 리세트된다. 플립-플롭(28)은 리세트 상태를 유지하고, 신호 Vm의 정전이가 발생할 때까지 논리 하이 출력 상태를 나타내며, 신호 Vm의 정전이 발생시 논리 로우 상태를 나타낸다. 상기 플립-플롭은 신호 Vm가 하이 상태를 나타내는 동안 세트 상태를 유지하도록 제한된다. 그 다음, 신호 Hm의 다음 펄스 발생시 리세트 된다. 두개의 연속 필드에 대해 플립-플롭(28)에 의해 제공된 제어 신호는 제 2d 및 2j 도에 도시되어 있다.
신호 Hm이 계수기(20)의 리세트 입력 단자에 인가될 경우, 계수기(20)가 리세트되기 전에 계수기(20)에 의해 제공된 계수치가 반드시 래치(22)안에 기억되도록 플립-플롭(28)에 인가된 신호 Hm에 대해 OR회로(18)에 인가된 신호 Hm을 지연시키는 것이 필요하다.
제 1 도에 도시되고 여기에서 논의된 바와같이 신호 Fm가 각각 수평 및 수직 귀선 소거 펄스와 관련된 수평 타이밍 신호를 제공하는 회로 소자(12 내지 16) 및 수직 타이밍 신호를 제공하는 소자(30 내지 34)의 도움으로 합성 귀선 소거 신호로 부터 발생된다. 한편, 각각의 수평 및 수직 귀선 소거 신호(Hblank, Vblank)를 표준 귀선 소거 신호 발생기로부터 얻을 수 있는 경우, 제 1 도에서 파선으로 표시된 바와같이 상기 신호가 회로 소자(18 및 28)에 바로 연결될 수 있다. 대안으로, 수평 동기 신호 Hsync 및 수직 동기 신호 Vsync가 표준 동기(sync) 분리기로부터 사용가능할 경우, 상기 신호는 도시된 바와같이 이들 신호를 바로 소자(18 및 28)에 접속시키므로써 기수/우수 필드 신호를 발생시키는데 사용될 수 있다. 필드 표시 신호를 발생시키기 위해 소자(18 내지 28)에 필요한 이들 신호에 대한 조건은 Vblank(Vsync)와 제 1 연속 Hblank(Hsync) 펄스의 발생 사이의 시간 간격이 각각 기수 및 우수 필드에서 비교적 일정하고 연속하는 필드 사이에서 서로 다르다는 것이다.

Claims (6)

  1. 제 1 및 제 2 교번 필드 타입을 갖는 비디오 신호를 처리하여 필드 타입 표시 신호를 발생하는 비디오 신호 처리 장치로서, 상기 제 1 및 제 2 필드 타입은 수평 및 수직 동기 신호 성분을 포함하며, 상기 필드들은 이들 각각의 수평 및 수직 신호 성분의 타이밍 관계가 상이하며, 상기 수직 동기 성분에 대응하는 수직 신호를 제공하는 수단(30 내지 34)과, 상기 수평 동기 성분에 대응하는 수평 신호를 제공하는 수단(12 내지 16)과, 상기 수직 및 수평 신호에 응답하여 소정 필드 내의 상기 수직 신호의 전이(transition)와 상기 수평 신호의 소정 전이 사이의 시간 간격을 측정하는 수단(18, 20)을 포함하는 비디오 신호 처리 장치에 있어서, 각 필드에 대하여 상기 측정된 시간 간격의 차를 나타내는 측정치를 제공하는 수단(22, 24, 28)과, 상기 측정치를 상기 비디오 신호의 직전 필드의 측정치와 비교하여 상기 필드 타입 표시 신호를 제공하는 수단(26)을 포함하는 비디오 신호 처리 장치.
  2. 제1항에 있어서, 상기 수직 신호의 전이와 상기 수평 신호의 소정 전이 사이의 간격을 측정하는 상기 수단은 클럭 신호(Ck)를 제공하는 수단과, 상기 수직 신호를 수신하도록 연결된 리세트 입력 단자 및 계수치를 제공하는 출력 단자를 가지며, 상기 클럭 신호에 응답하여 상기 클럭 신호의 발생을 계수하는 계수 수단(20)과, 상기 계수 수단의 출력 단자에 연결된 데이타 입력 단자와, 제어 단자 및 출력 단자를 갖는, 측정 계수치를 기억하는 제 1 데이타 래치(22)와, 상기 제어 단자에 연결된 출력 단자를 가지며, 상기 수직 및 수평 신호에 응답하여 상기 수직 신호의 전이와 상기 수평 신호의 소정 전이 사이의 시간 간격을 나타내는 측정치를 기억하도록 상기 데이타 래치를 조절하기 위하여 제어 신호를 발생하는 제어 신호 발생 수단(28)을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
  3. 제2항에 있어서, 상기 측정치를 비교하는 수단은 상기 제 1 데이타 래치의 출력 단자에 연결된 입력 단자, 출력 단자 및 상기 제어 신호 발생 수단의 출력 단자에 연결된 제어 단자를 가진 제 2 데이타 래치(24)와, 상기 제 2 데이타 래치의 입력 및 출력 단자에 각각 연결된 제 1 및 제 2 입력 단자를 가지는 비교 수단(26)을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
  4. 제2항에 있어서, 상기 제어 신호 발생 수단은 상기 수평 및 수직 신호를 수신하도록 각각 연결된 세트 및 리세트 입력 단자, 상기 제 1 데이타 래치(22)와 상기 제 2 데이타 래치(24)의 제어 단자에 연결된 출력 단자를 갖는 세트/리세트 플립플롭(28)을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
  5. 제1항에 있어서, 상기 수직 신호를 제공하는 수단은 합성 귀선 소거 신호를 수신하는 입력 단자와, 상기 입력 단자에 인가된 신호의 적분된 변형을 제공하는 출력 단자를 가진 적분 수단(30)과, 상기 적분 수단에 연결되어 상기 적분된 변형이 소정치를 초과하면 제 1 상태를 나타내고 그 외에는 제 2 상태를 나타내는 신호를 제공하는 비교기(32)와, 상기 수직 신호를 제공하는 출력 단자를 가지며, 소정 간격에서 상기 비교기에 의해 제공된 신호를 기억하도록 조절되는 제 3 래치(34)를 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
  6. 제1항에 있어서, 상기 수평 신호를 제공하는 수단은 합성 귀선 소거 신호를 수신하도록 연결된 입력 단자를 가지며 상기 입력 단자에 인가된 신호의 소정 전이의 발생시 펄스를 발생하는 전이 검출기를 포함하는 것을 특징으로 하는 필드 형태 표시 신호 발생 장치.
KR1019910004222A 1990-05-07 1991-03-18 비디오 신호의 기수/우수 필드 검출기 KR100243799B1 (ko)

Applications Claiming Priority (2)

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US07/520,205 US5025496A (en) 1990-05-07 1990-05-07 Odd/even field detector for video signals
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