CN1040604C - 视频信号的奇数/偶数场检测器 - Google Patents

Abstract

在用以区分视频场类型的视频信号处理系统装置内，包含用以测量垂直信号分量与水平信号分量预定跳变间的间隔之电路(18，20，30-34，12-16)。从连续场中所测定之值，经比较(22-28)后产生与各场类型，例如奇数/偶数，相关信号。

Description

视频信号的奇数/偶数场检测器

本发明涉及检测视频信号奇数和偶数场的电路。

视频信号的奇数和偶数场时常须加以区别。在产生复合图像的系统中尤其如此，复合图像包括在较大的主影像范围内插入的较小的辅助影像，而这两种影像是不相关的或是异步的，即所谓的“图像中有图像”或“画中画”系统。在此种系统中，主要的和辅助的信号二者的奇数/偶数场信息都得到利用以保持辅助信号之正确交叠。

典型的奇数/偶数场检测器诸如可由国际半导体公司购得的商用LM1881视频同步分离器，使复合同步信号积分，并于预定时隔内对已积分的信号取样，以判定当前场是奇数场还是偶数场。其他的诸如美国专利案第4,876,598号中所述的系统利用单稳态多谐振荡器以相对于复合视频信号中水平同步脉冲而言来确定垂直等化脉冲之相对定时以判定奇数和偶数场。

上述系统利用模拟信号处理技术，此项技术易于受到因老化、温度变化等参数之变化的不良影响。此外，例如在“画中画”的系统中，希望将大部分诸如“画中画”功能的信号处理纳入以数字式的单一集成电路中，而不便于纳入模拟式的奇数/偶数场检测器。

本发明包含一个奇数/偶数场检测器，该检测器响应视频信号的垂直和水平分量。配置计数装置用以对例如垂直消隐周期的结束时与例如在垂直消隐周期后水平消隐脉冲产生时这两者之间的间隔内的时钟脉冲计数。由该计数装置提供的计数值被存储一场周期，并与其随后产生的计数值相比较，以判定当前场是奇数场还是偶数场。

图1示出含有体现本发明的奇数/偶数场检测器的、用以使复合消隐信号解码的电路方块图。

图2A-2K示出包括图1电路所产生的复合消隐信号和各种信号的波形图，以有助于了解图1装置的工作。

图1示出奇数/偶数场检测器的一个实施例，可使用于“画中画”系统中以确定例如其主视频信号的各场型。在此实例中，场型的确定是从主信号处理电路(图中未画出)所提供的复合消隐信号中得出的。一个给定视频信号的垂直和水平消隐时段时的相关定时可能与任一标准皆不符合。但是对于交叠信号而言，各连续场的垂直同步(因而消隐)脉冲相对于水平同步(消隐)脉冲必须有水平行周期一半的时差。

在“画中画”系统中，可使奇数/偶数场的标示与光栅中各自的空间位置相关连(即当信号施加于电视光栅上时，奇数场的第一行在空间上是在偶数场第一行上方)，这种场的差别方式完全取决于两连续场的第一行之选择。

“画中画”系统的主要目的是使作为在主图像(从主视频信号中得出的)中的插入部分的、待显示的辅助的视频信号与主视频信号同步。名义上，这是通过使辅助视频信号与其本身同步地存储于存储器内而达成的，然后与主视频信号之水平和垂直定时分量同步地从存储器中读出该辅助视频信号。图1电路从主复合消隐信号中产生“画中画”系统使用的、水平和垂直定时脉冲Hm和Vm，还产生“画中画”交叠控制系统使用的场识别信号Fm。图1电路的元件18-29从水平和垂直定时信号Hm和Vm中产生出场识别信号Fm。

参阅图1和图2，图2A和2F分别显示各连续偶数和奇数场示范性复合消隐信号。对于所显示各种波形，偶数和奇数场是根据其垂直消隐信号的结束与代表该场第一行和水平脉冲之间的时间(由此得出的空间)段与前一场所作相同测量相比是长还是短而定。

该复合消隐信号加至端子10上，并耦合至包含有元件12-16的电路上，该电路产生出水平定时信号Hm。元件12-16包括有往正向跳变检测器，并于复合消隐信号每次发生正向跳变时产生出一个时钟周期宽的脉冲。元件12和14为D型锁存器，此等锁存器系由频率例如为四倍彩色副载频的信号Ck来定时。D型锁存器于其施加到时钟输入端C的脉冲出现之前，于其Q输出端上提供出现于其数据输入端D的逻辑值。复合消隐信号施加至锁存器12的数据输入端，其Q输出端耦合到锁存器14的数据输入端。锁存器12的Q输出端和锁存器14的Q输出端皆耦合至与门电路16的各自相关输入端上，锁存器12的Q输出与复合消隐信号相对应。锁存器14的Q输出与延迟一时钟Ck周期且极性相反的复合成消隐信号相对应。当锁存器12的Q输出和锁存器14的Q输出值皆为逻辑1时，与门16提供逻辑1的输出值，而此值只于全电视信号正向跳变后，紧接着的一时钟周期时发生。与门16所提供的输出信号Hm示于图2B与2G中。

复合消隐信号还耦合到包括元件30-34在内的电路上，此电路产生垂直定时信号Vm。信号Vm通常为低值，在消隐信号的垂直分量的正向跳变之后变高一预定时段，而于垂直消隐间隔结束后又变低。

元件30-34的工作情况如下，元件30是一可逆计数器，使复合消隐信号作为可逆控制信号耦合至U/D控制输入端。此可逆计数器30对其频率为，例如，彩色副载波信号频率三分之一的时钟信号Ck/12脉冲计数。计数器30提供的计数值在0与31(含)之间，并配置得使其不致环绕。亦即，当计数器在作上升(下降)计数而时钟脉冲个数是在计数器被设定条件作下降(上升)计数之前出现的，并且计数值超过其设定提供最大(最小)计数值31(0)时，计数器对于所超出之每一时钟脉冲皆继续输出其最大(最小)之计数值31(0)。计数器30有效地运行成为一个积分器，其输出可在其往正和负两个方向上变化时皆呈饱和。可逆计数器30的输出为五比特信号，耦合到比较器电路32的一个输入端上。基准值耦合到比较器电路32的第二输入端上。只于来自计数器30输出超过此基准值时，比较器32才提供逻辑1信号。来自比较器电路32的输出信号施加到D型锁存器34数据输入端上，此锁存器由时钟信号Ck/12定时，并在Q输出端提供信号Vm。

施加到计数器30的时钟信号的基准值和频率要选择得使计数器30的输出值在水平消隐周期期间不致超过该基准值。因此，锁存器34的Q输出在水平消隐脉冲发生期间将呈现逻辑低值。在图1所示实施例中，其基准值是11011(二进制)或十进制27，其配置为动态的以提供系统滞后作用。要注意的是，施加到比较器32输入端B的基准信号的最高位和第三位分别为耦合至逻辑“1”和“0”值。其基准值的其余比特系耦合到锁存器34的Q输出端上。兹假定比较器32已产生低输出值，则锁定器34Q输出将展现逻辑高态，而其基准值为11011(二进制)。在比较器32的输出变高后，锁存器34之Q输出呈现低值，使基准值变为10000(二进制)或十进制16。若在垂直消隐间隔中有某种噪声，乃使计数器在升与降计数之间振荡，使基准值减小，而阻碍锁存器34提供的输出信号过早地改变状态。

计数器30于复合消隐的高电平时作上升计数，而于低电平时作下降计数。名义上，计数器30在每一水平消隐间隔终止后的大约12微秒内将呈现零值，因为典型的水平消隐脉冲为12微秒宽，而计数器在等于水平消隐脉冲宽度的时间内作下降计数。兹假定计数器30于垂直消隐脉冲发生时呈现零值，锁存器34在垂直消隐间隔的正向跳变后将呈现高输出状态约23.5微秒(28个时钟循环，每一循环之周期为840毫微秒)。另外，若在垂直消隐间隔出现前之最后水平消隐脉冲相当接近垂直消隐间隔，则计数器30会在垂直消隐间隔开始时呈现零以外之值。在此实例中，信号Vm的前沿与垂直消隐间隔的前沿之间隔小于23.5微秒，但这并不重要。信号Vm在垂直消隐间隔结束后变低12.6微秒，亦即计数器必须从31往下计数至16(15×840毫秒)以使比较器改变状态。然而，若垂直消隐间隔终点相当接近其后第一消隐脉冲，亦即在相当子小于时钟信号Ck/12的15循环，则信号Vm仍在随后之第一水平消隐脉冲后保持高态为15个时钟信号Ck/12之久。可参阅图2F和2H。但是，应注意，若必要时，可通过消除或减少施加至比较器32基准值上之迟滞量，信号Vm的后沿可规定得基本上与垂直消隐间隔的终点相一致。

参考用以产生奇数/偶数场信号Fm的元件18-28。元件18-28配置得须使其计数值与从信号Vm的负向跳变至其后每一场信号Hm之第一个脉冲发生所经过的时间成比例，并比较连续各场的计数值。由于垂直消隐间隔的负向跳变与其后第一水平消隐脉冲发生之间的间隔在各连续场大约相差一水平行周期的一半，其奇数和偶数场的各自计数值乃有明显差异。当前场的计数值与前一场计数值的比较将提供“当前场是奇数还是偶数”的指示。

图1中10比特计数器20对时钟信号Ck的脉冲计数，计数器20由经过逻辑或门18施加到其复位端的信号H和V复位为零。(注意，不必为产生信号Fm而使信号Hm施加至计数器20的复位端。但若施加信号Hm使计数器20复位，则在每一视频场的非垂直消隐间隔期间，计数器20输出可用以作为，例如，“画中画”系统中像素地址计数器)。计数器20在信号Vm呈现高态且在信号Vm负向跳变后立即开始计数的间隔保持复位状态。计数器20所提供之计数值被耦合到由元件28产生的控制信号所调节的D型锁存器22上，以使在信号Vm负向跳变后的第一水平消隐脉冲发生时存储那时呈现的计数值。D型锁存器22的输出耦合到另一D型锁存器24上，此锁存器同时与锁存器22定时。锁存器22和24分别包含有当前场和前一场的计数值。存储在锁存器22及24内的计数值分别耦合到比较电路26的A和B输入端上。比较电路26分别视其施加到输入端A的计数值大于或少于施加到其输入端B的计数值，而呈现高或低的输出状态。知悉各场垂直消隐间隔与其随后第一水平消隐脉冲之相对定时关系之后，设计人员乃可指定比较电路26所呈现的高或低输出状态系与奇数或偶数场相对应。图2E和2K中示出两连续场周期的信号Fm。

用以使锁存器22和24定时之控制信号是由置位和复位的触发器28产生的，该触发器的型式为其置位输入信号较优先于现时使用的复位信号。亦即只要逻辑高态信号施加到该触发器的置位输入端，该触发器将保持于置位状态，而不论其施加在其复位输入端上的信号电平为何。

该控制信号取自触发器28的Q输出，因此当该触发器在复位(置位)状态时，其控制信号为逻辑高(低)电平。与锁存器22和24相比，控制信号起作用部分是正向跳变。

信号Vm施加到触发器28的置位输入端上，而信号Hm施加到复位端上，在信号Vm负向跳变后的第一水平消隐脉冲出现时，该触发器复位。触发器28保持复位状态呈现逻辑高输出，直到信号Vm出现正向跳变时为止，此时它呈现逻辑低态。在信号Vm展现高态的持续时间内，该触发器受限制而保持于置位状态。其后，在信号Hm的下一个脉冲出现时，乃被复位。由触发器28所提供的控制信号的两连续场示于图2D和2J中。

若信号Hm施加到计数器20的复位输入端上，可能须要使施加至或门电路18之信号Hm相对于施加到触发器28的信号Hm相对延迟，以确保在计数器20复位之前，由计数器20提供之计数值存储在锁存器22中。

如图1所示及本说明中所论述的，信号Fm是藉助于元件12-16和元件30-34分别提供与水平和垂直消隐信号相关之水平和垂直定时信号而由复合消隐信号中所产生，但若单独的水平和垂直消隐信号(水平消隐、垂直消隐)可由标准的消隐信号产生器取得时，乃可直接耦合至电路元件18和28上，如图1中虚线所示。另外，若水平同步信号(Hsync)和垂直同步信号(Vsync)可由标准之同步产生器取得时，则可用以使此等信号直接接至如图所示之元件18和28，以产生出奇数/偶数场信号Fm。元件18-28用以产生场显示信号时须要对这些信号的唯一限制乃是垂直消隐(垂直同步)与随后的第一个水平消隐(水平同步)脉冲之间之时间间隔，在相关之奇数和偶数场中皆必须相当恒不变，且而在连续场间又不相同。

Claims (6)

1.在一种用以处理具有第一和第二交变场类型的视频信号处理系统中，该一和第二场类型包括有水平和垂直信号分量，而其与其相关的水平和垂直信号分量相对的定时关系又不相同，用以产生场类型指示信号的设备，其特征在于：

装置(30-34)，用以提供与上述垂直分量相对应的垂直信号；

装置(12-16)，用以提供与上述水平分量相对应的水平信号；

装置(18-20)，响应上述垂直和水平信号以测量上述垂直信号跳变与上述水平信号的预定跳变间的间隔，及用以提供各场的测量值；及

装置(22-28)，用以比较来自视频信号一场的测量值与紧接的前场的测量值以提供场类型指示信号。

2.根据权利要求1所述的设备，其特征在于，用以测量上述垂直信号跳变与上述水平信号预定跳变间的间隔之装置包括：

用以提供时钟信号的装置；

计数装置，具有复位输入端耦合以接收上述垂直信号，具有输出端以提供计数值，及响应该时钟信号以计数该时钟信号的个数；

数据锁存器，具有数据输入端耦合到上述计数装置的输出端，还具有控制端和输出端；及

控制信号产生装置，其输出端耦合到上述控制端，并响应于上述垂直和水平信号以产生控制信号以调节上述数据锁存器在预定时间时储存测量值。

3.根据权利要求2所述的设备，其特征在于，用以比较各测量值的装置包括：

另一数据锁存器，其输入端耦合到上述数据锁存器的输出端，具有输出端，还具有控制端耦合到上述控制信号产生装置的输出端：及

比较装置，其第一和第二输入端分别耦合到上述另一数据锁存器的输入和输出端上。

4.根据权利要求2所述的设备，其特征在于，上述控制信号产生装置包括有置位/复位型触发器，具有置位和复位输入端分别耦合以接收上述垂直和水平信号，而其输出端耦合到上述数据锁存器和上述另一锁存器的控制端。

5.根据权利要求1所述的设备，其特征在于，上述用以提供垂直信号的装置包括：

积分装置，其输入端用以接收复合消隐信号，其输出端用以提供施加到其输入端之积分型信号；

比较器，耦合到上述积分装置以提供用以在其积分式超出预定值时呈现第一状态的信号，否则，即呈现第二状态；及

锁存器，其输出端用以提供上述垂直信号，并予调节以存储在各预定时段由该比较器所提供的信号。

6.根据权利要求1所述的设备，其特征在于，上述用以提供水平信号的装置包括有跳变检测器，其输入端耦合以接收复合消隐信号，且配置得在施加到其输入端的信号出现预定跳变时产生脉冲。

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