KR100215266B1 - 앤티록 제어장치 - Google Patents

Abstract

앤티록 계어장치를 단일의 마이크로컴퓨러로 구성하신뢰성물 확보하여 코스트 다운을 도모한다. 차량속도하서(S1-S4) 의 신호를 입력처리회로(1)에서 2분하고, 단일의 마이크로컴퓨터(11)로 입력한다.

마이크로컴퓨터(11)에서는느 2계통 입력처리를 실시ㅎ라고, 입출력신호의 이상의 유무를 검사한다.

Description

[발명의 명칭]

엔터록 제어장치

[도면의 간단한 설명]

제 1 도는 일실시예의 앤티록 제어장치의 전체적인 개략블럭도,

제 2 도는 제어논리연산회로의 개략순서도,

제 3 도는 제어논리단자 감시부의 상세순서도,

제 4 도는 입력단자 감시부의 순서도,

제 5 도는 비교 / 처리부의 순서도,

제 6 도는 수정된 실시예의 마이크로컴퓨터의 블럭도,

제 7도는 명 령실행 프로그램의 개략적 순서 및 프로그램을 나타낸 도면.

[기술분야]

본 발명은 자동차 브레이크를 제어하는 앤티록 제어장치에 관한 것이다.

(배경기술)

점점 증가하는 다수의 현대적인 자동차에는 그들의 브레이크가 도로상태에 따라 가장 효율적으로 제어되도록 앤티록 제어장치가 구비되어 있다.

앤티록 제어장치는 해당 차륜의 어떤 잠금경향을 검출할 경우 차륜실린더상의 브레이크유압을 감소시키고, 잠금경향이 사라질 때 브레이크유압을 다시 증가시키도록 작용한다.

상기한 압력감소 및 재증가를 매우 짧은 시간에 반복합으로써 자동차는 그의 안정성을 유지하면서 신속히 감속될 수 있다.

앤티록 제어장치는 브레이크되는 동안 브레이크 유압을 감소시키는 장치이므로, 전체브레이크 시스템이 정상으로 기능하는 동안뿐만 아니라 심지어 시스템이 고장일 경우에도 고신뢰성으로 동작할 필요가 있다.

다시 말하자면, 차륜속도, 가속도, 측정된 차량속도, 미끄럼율 등을 계산하는 기능과 그 계산결과에 따라 차륜실린더에 대하여 유압을 감소시키기 위한 압력감소신호를 생성하는 기능을 포함하는 다양한 각각의 기능에 절대적인 신뢰성이 요구된다.

게다가, 브레이크 시스템이 고장인 경우 압력감소를 금지하는 기능을 하여야 한다.

미국특허 제 4,546,437흐 및 미심사된 일본특허공개 제63-233401 호에는 상술된 모든 조건을 만족하는 앤티록 제어회로가 개시되어 있다.

전자에 개시된 제어회로는 2개의 상호 독립적인 마이크로 컴퓨터를 갖는다.

각각의 컴퓨터는 다른 컴퓨터로부터 데이터를 수신하여 그 데이터를 감시한다.

컴퓨터중 하나는 제어밸브 및 다른 브레이크부분을 제어하는 주컴퓨터가 된다.

후자에 개시된 제어회로도 또한 2개의 상호 독립적인 마이크로컴퓨터를 구비한다.

각각의 입력신호는 개별적인 마이크로컴퓨터에 입력되어 있는 2개의 동일신흐로 분기된다.

수신된 신호에 기초하여,2개의 컴퓨터는 동일한 계산을 수행하여 신호를 상호 독립적으로 출력한다. 2개의 컴퓨터의 출력신호가 동일하다면, 앤티록 제어는 출력신호에 기초하여실행된다. 이들 2개의 신호가 상이하고 그 차분이 허용가능한 범위내에 있으면, 상기 차분에 의하여 판단된 신흐에 기초하여 앤티록 제어가 실행된다.

차분이 지나치게 크다면, 앤티록 제어기능은 비활성화된다.

이들 종래의 앤티록 제어회로는 모두 1개이상의 마이크로컴퓨터를 요구하므로, 비록 그들의 신뢰성이 상당히 크다 하더라도 코스트가 증가하게 된다.

이 문제에 대한 하나의 해결책은 종래의 일- 어셈블리 마이크로컴퓨터에서 처리되는 기능과 동일한 기능을 가진 단일의 마이크로컴퓨터를 사용하는 것이다.

2개의 선으로 분기된 신호를 처리하는 상기한 마이크로컴퓨터에는 2개의 프로그램을 제공할 수 있다. 그러나 2개의 프로그램에 따른 논리연산은 단일부에서 실행된다.

따라서 단일부의 고장을 검출할 수는 없다.

본 발명의 목적은 2개의 독립적 마이크로컴퓨터를 사용하는 종래의 제어장치만큼 안전하고 안정되며 신뢰가능하게 동작하고 값이 싸며, 단일마이크로컴퓨터의 논리연산회로에서 2개의 선으로 분기된 신호가 처리되는 앤티록 제어장치를 제공하는 것이다.

본 발명의 또다른 목적은 간단한 검사프로그램에 따라 중앙처리논리회로에 의해 생성된명령을 검사하는 검사회로를 포함한 단일마이크로컴퓨터를 가지며 종래의 제어회로만큼 안전하고, 안정하며 신뢰가능하게 동작하는 앤티록 제어장치에 사용하기 위한 제어논리연산회로를 제공하는 것이다.

[발명의 개요]

본 발명에 따르면, 차륜속도 신호를 생성하는 차륜속도 검출수단과, 차륜속도 신호를 2개의 동일신호로 분기하는 수단과, 단일제어논리연산회로로 이루어지며, 단일제어논리 연산회로는 분기신호가 논리회로에서 별개로 입력되는 적어도 2개의 입력단자,2개의 분기신호중하나를 수신 및 처리함으로써 제1 출력을 판단하는 제1 처리회로 및 제1변수기역회로, 다른분기신호를 수신 및 처리함으로써 제2 출력을 판단하는 제1 처리회로 및 제1 변수기역회로와 동일한 제2 처리회로 및 제2 변수 기억회로, 제1 및 제2 출력이 별개로 출력되는 적어도2개의 출력단자, 제1 및 제2 출력을 처리하고 솔레노이드밸브, 릴레이 및 다른 구동소자를구동하는 출력신흐를 판단하는 출력판단논리회로와, 출력판단논리회로에 의해 처리되는 신호를 비교하여 계산함으로써 출력신호가 정상인지의 여부를 판단하는 출력이상검출회로를포함하는 앤티록 제어장치가 제공된다.

이 장치에 있어서, 차륜속도 검출수단으로부터의 차륜속도 신호는 입력처리회로에서 처리되고,2 개의 선으로 분기되며, 상이한 입력단자를 통해 단일제어논리연산회로에 입력된다.제어논리연산회로는 신흐를 처리하고 상이한 출력단자를 통하여 출력신호를 생성한다. 출력신호는 출력판단논리회로에서 처리되고 적어도 솔레노이드밸브를 제어함으로써 브레이크 유압을 제어하기 위해 사용되어 차륜잠금을 방지한다.

논리연산회로에서는 2개의 입력신호가 비교된다.

그들 신호간의 차분이 사전설정된 범위내에 있다면, 정상으로 판정되고 앤티록 제어가 개시된다. 그렇지 않다면, 정상이 아닌 것으로 판정되고 앤티록 제어가 스톱된다.

종래의 장치와 다르게, 이들 제어 및 감시기능은 단일제어논리연산회로에서 실행된다.

상기 앤티록 제어동안, 브레이크 압력의 증가 또는 감소여부를 판단하기 위해 주로 차륜속도 신호에 기초하여 다양한 연산이 실행된다. 그러나, 급속한 브레이킹으로 인하여 차량이 신속하게 감속된다면 차륜속도신호의 미분값은 가속도를 정확하게 반드시 나타내는 것은 아니다. 따라서, 차륜속도 센서 뿐만 아니라 가속검출기를 구비하는 것이 통상의 관행이다.

차량가속신호도 또한 2개의 선으로 분기된 후 논리회로에 입력되는 것이 바람직하다.가속신흐는 기준가속신호로서 처리회로에 입력된다.

차륜속도신호를 미분함으로써 구해진 차량가속신호와 기준가속신호간의 차분이 사전설정된값보다 크면, 후자의 신흐는 올바른 기준신호로서 사용된다.

스위치 입력검출수단으로 부터의 스위치신호는 앤티록 제어의 정확성을 개선하기 위해 사용된다. 다시 말하자면, 이 신호는 브레이크 압력을 증가 또는 감소시키는지를 결정할때 기준으로서 또한 사용된다.

이 장치에 있어서,2개의 분기신호는 다음순서:

분기신호중 하나를 제 1 변수기억회로에 기억하고;다른 분기신호를 제2 변수기역회로에 기억하며;제 1 변수기역회로에 기역된 신호를 처리하고;제2 변수기억회로에 기억된 신호를처리 에 따라서 처리될 수 있다.

또 다른 실시예에 있어서, 앤티록 제어장치는 신호를 비교하여 신호의 어떤 이상상태를 검출하는 입력 비교 / 처리부, 사전설정된 연산프로그램에 따라서 차륜속도, 기준차륜속도, 미끄럼율 등을 계산하여 브레이크압력을 증가, 감소 또는 유지하는 제어신호를 생성하는 압력증가/ 감소 판정부와, 출력신호를 사전설정된 단자에 분배하는 출력신호분배부를 구비한다.출력신호는 출력처리회로에서 처리되고 솔레노이드밸브, 릴레이 및 다른 소자를 제어하기위해 사용된다.

바람직한 것은 차량가속검출기로부터 가속신호가 2개의 동일신호로 분기되고 상이한 입력단자를 통해 단일제어논리연산회로에 입력되는 것이다. 2개의 분기신호는 그들이 정상인지를 판정하기 위해 제2 입력 비교/ 처리부에서 비교된다.

그 후 신호는 브레이크압력을 증가 또는 감소시키는지를 판정하기 위해 사용된 기준가속신호로서 압력증가/ 감소 판정부에 송신된다.

상기한 제어장치는 브레이크 스위치신호를 생성하는 수단을 추가로 구비한다.이것은 차륜속도신호와 동일한 방법으로 논리회로에서 처리된다.

또한, 상기 제어장치는 출력단자중 하나에만 접속된 추가적 입력단자를 구비한 입력단자감시회로와, 출력단자중 하나로부터 추가적 입력단자에 입력되는 신호를 감시하는 입력회로를 더욱 구비할 수 있다.

더욱이, 출력이상 검출회로는 2개의 출력이 생성될 때의 시간사이의 간격이 사전설정된값보다 작다면 2개의 출력이 정상이라고 판정할 수 있고, 시간간격이 사전설정된 값보다 크다면 2개의 출력이 비정상이라고 판정할 수 있다.

발명의 또다른 양상으로부터 앤티록 제어장치에 사용하는 제어논리연산회로는 적어도 하나의 입력단자, 적어도 하나의 출력단자를 포함하고, 입력단자를 통해 입력된 입력신호를처리하는 처리회로, 처리회로에 의해 생성된 입력신호 및 변수를 기역하는 변수기역회로 및 처리회로 및 변수기억회로로부터 신호를 처리함으로써 출력을 판단하는 중앙처리논리회로로 구성되는 단일제어논리연산회로로 이루어지고, 처리회로는 중앙처리논리회로가 정상으로 기능하는지를 검사하기 위한 제1 및 제2 검사회로를 포함하고, 검사회로는 논리연산을 상호간에 별개로 행하여 논리연산의 결과를 비교하도록 적웅되며, 그 결과가 상호간에 불일치한 경우 이상신호를 생성한다.

이 장치에 있어서, 단일처리회로 및 단일변수기역회로를 가진 단일제어논리연산회로(마이크로컴퓨터) 가 사용된다. 다시 말하자면, 앤티록 제어는 2개의 마이크로컴퓨터가 병렬로 사용되거나 상호 감시하도록 사용되는 종래의 장치와 다른 단일마이크로컴퓨터를 사용하여 실행된다. 그러나, 상기한 시스템은 검사수단이 없을 경우 안전하지 않고 신뢰할 수 없다.

따라서, 이 장치에 있어서, 마이크로컴퓨터가 정상으로 기능하는지를 검사하기 위해 제 1 및 제 2 검사회로를 제공하여 전체장치의 안전성, 안정성 및 신뢰성을 개선한다.

통상적으로, 제 1 및 제 2 검사회로에 의해 검사하는 연산은 정상제어프로그램 (본 발명에서는 앤티록 제어프로그램) 이 개시되기전에 실행된다. 그러나 제어프로그램중에 또는제어프로그램 이후에 실행될 수 있다.

하나의 장치에 있어서, 입력단자는 단일입력신호를 분기하여 구해진 2개의 동일신호가 별개로 입력되는 적어도 2개의 입력단자를 구비하고;처리회로 및 변수기억회로는 2개의 분기신호중 하나를 수신 및 처리하는 제1 처리회로 및 제1 변수기역회로와 다른 분기신호를수신 및 처리하는 제2 처리회로 및 제2 변수기역회로를 구비하고;중앙처리논리회로는 제1및 제2 출력을 생성하기 위해 제1 및 제2 그룹의 회로에 의해 생성되는 신호를 처리하고;출력단자는 제1 및 제2 출력이 각각 출력되는 적어도 2개의 출력단자를 구비하고;제1 및제2 검사회로의 논리연산은 제1 및 제2 처리회로의 논리연산을 실행하기전에 수행된다.

이 발명의 제어논리연산회로는 제1 및 제2 검사회로를 더욱 포함하는 것을 제외하면 제1발명에서와 같은 단일제어논리연산회로이다. 검사회로는 주프로그램에 따라 논리연산을개시하기전에 2개의 검사회로에 의한 논리연산의 결과가 일치되는지를 판정함으로써 중앙논리연산회로가 정상으로 기능하는지의 여부를 검사한다.

2개의 검사회로에 의해 검사하는 연산을 실행항에 있어서, 중앙논리연산회로로부터의 명령은 제1 및 제2 주제어프로그램을 제어논리연산회로에서 처리할 때와 동일한 순서로 제1처리회로 및 변수기억회로와 제2 처리회로 및 변수기역회로에 주어진다.

2개의 검사회로에서의 논리연산의 결과가 상호간에 일치한다면, 중앙논리연산회로는 정상으로 기능하도록 판정된다. 그후 앤티록 제어가 개시된다.

만일 불일치한다면, 중앙논리연산회로는 비정상으로 판정되고 이상신호가 생성된다.

상기 검사하는 연산에서,2개의 검사회로중 하나는 해당변수 기억회로의 데이터에 대해승산 및 감산을 행하는 반면, 다른 검사회로는 다른 변수기역회로의 데이터에 대해 제산 및가산을 행하는 것이 바람직하다.

상술된 바와 같이, 상이한 산술연산은 개별적인 검사회로에서 수행된다.

그러나 그 결과는 중앙논리연산회로가 정상으로 기능하는 한 동일한 것으로 기대된다.

따라서, 단일제어논리연산회로의 고장은 고도의 안전성, 안정성 및 신뢰성있게 검출될 수 있다.

일장치에 있어서, 검사회로중 하나는 변수기역회로중 하나에 기억된 데이터에 대해 승산및 감산을 행하는 반면, 다른 검사회로는 다른 변수기억회로에 기역된 데이터에 대해 제산및 가산을 행한다. 다시 말하자면, 상이한 산술연산은 개별적인 검사회로에서 수행되어야 한다.

이 경우, 검사회로는 플래그를 세팅 및 리세텅하는 명령, 판정문 명령 및 할당/ 취출명령을 포함한 중앙논리연산회로의 명령을 전부 검사할 수 있는 것이 바람직하다.

이러한 장치로, 제1 및 제2 검사회로는 중앙논리연산회로의 명령을 전부 검사한다.

중앙논리연산회로의 모든 명령은 이들이 정상인 경우를 보여주도록 검사되므로, 연산의 안전성, 안정성 및 신뢰성이 개선된다.

[발명을 실시하기 위한 최선의 형태]

발명의 실시예가 도면을 참고하여 기술된다.

제 1 도는 실시예의 앤티록 제어회로의 블럭도이다.

S1-S4 는 개별적인 차륜속도에 비례하는 주파수를 가진 신흐를 생성하는 차륜속도센서이다.G 는 차량가속센서를 나타낸다. SW는 스톱스위치신호를 검출하는 검출기이다.

차륜속도센서(S1-S4) 로부터의 신호는 입력신호처리회로(1) 에 입력되며, 이 신호는 파형형태이고,2 진화되며 2개의 동일신호로 분기된다. 그후 신호는 사전설정된 타이밍에서입력포트를 통하여 원- 칩 마이크로컴퓨터(11)에 입력된다.

구체적으로, 차륜속도센서(S1)로부터의 신호는 포트(PO1, P11)를 통해 입력되며, 차륜속도센서(S2)로 부터의 신호는 포트(P02,P12) 를 통해서 입력되며 S3신호는 포트(P03, P13)를통해서, 그리고 S4신호는 포트(P04, P14)를 통해서 입력된다.

가속센서(G) 및 스톱스위치 신호검출기(SW)로부터의 신호는 입력신호 처리회로(2)에서 처리되어 파형형태의 2개의 동일신호로 분기되며, 마이크로컴퓨터(11)에 입력된다.

가속센서(G) 로부터의 신호는 포트(PO5,P15) 에 입력되는 반면 스위치신호는 포트(p06,P16)에 입력된다.

마이크로컴퓨터에 입력된 차륜속도신호는 마이크로컴퓨터의 제어/ 처리신호회로에서 처리된다.

제 2 도에 도시된 바와 같이 제어/ 처리회로는 입력신호기억/ 처리부, 제1 처리부, 제1 압력증가/ 감소판정부, 제1 출력신호판단부, 제1 출력신호메모리, 제1 처리부로부터 제1 출력신호 메모리에 이르는 제1 열의 부와 동일한 제2 열의 부, 출력신흐처리부, 입력단자감시부및 출력신호비교기를 구비한다. 이들 부는 단일의 원- 칩 마이크로컴퓨터에서 전부 수용된다.

분기입력신호는 입력신호기역/ 처리부(G1)의 사전설정된 어드레스에 기억된다.

제 1 처리부(G2)는 입력신호에 기초하여 차륜속도, 차륜가속도, 측정된 차량속도, 미끄럼율등을 계산한다. 압력증가/ 감소판정부(G3)는 G2의 계산결과에 기초하여 압력증가신호혹은 압력감소신호의 생성여부를 판정한다. G3에서 선택된 출력신호는 출력신호판단회로(G4)로부터 출력되며 출력신호메모리(G5)에 기억된다.

앞에서 언급된 바와 같이, 부(G6-G9) 는 부(G2-G5) 와 동일하다.

2개의 동일신호로 분기된 차륜속도신호는 각각 2열의 부 (G1-G5)와 (G6-G9)에서 처리된다.

출력처리부(Gl0)는 상기한 2열의 부에서 쌍으로 구해진 출력신호를 출력단자(P21 및 P31,P22 및 P32, P23 및 P33, P24 및 P34, P25 및 P35, 그리고 P26 및 P36) 를 통해 제어될 솔례노이드밸브, 릴레이 및 다른 소자로 전달한다.

입력단자감시부(Gl1) 는 출력단자(P37) 로 부터의 출력을 입력단자(p17) 로 입력함으로써출력신호를 감시한다. 예컨대, 어떤 입력단자의 고장으로 인하여 소정의 이상 상태가검출된다면, 제어될 솔레노이드밸브 혹은 다른 소자를 비활성화하는 이상신호를 생성할 것이다.

출력신호는 솔례노이드밸브(13l,132....) 를 구동하도록 NAND 소자(C1-C11) 및 NOR소자(C2-C12)를 구비하는 출력신호비교기(G12) 를 통해 구동부(12)에 송신된다.

워치독회로(14)의 출력도 또한 NOR소자(C2, C4, C6, C8, C10, C12)에 입력된다.

워치독회로(14)가 마이크로컴퓨터에서 소정의 이상상태를 검출한다면, 이상검출신호를 생성할 것이므로 NOR소자의 출력을 차단하게 된다.

도시되어 있지 않지만, 제 2도에 도시된 부열과 동일한 2개의 추가된 열의 부는 제어/처리회로에 제공되어 가속센서(G) 및 스톱스위치 신호검출기(SW)로부터 각각 신호의 어떤 이상을 검사한다.

부호 15 는 출력신호용 모니터 선을 나타낸다.

본 실시예의 동작을 제 3도의 순서도를 참고하여 기술한다.

입력신호처리회로(1,2) 에서 차륜속도하서 S1-S4, G 및 SW 로부터 신호를 처리한 후, 이신호는 입력신호 기억/ 처리부(Gl)에 입력된다. 이 부에 있어서, 스텝 S1에서 RO그룹으로 산술레지스터가 세트되면서 입력신호 S1-S4, G 및 SW 는 포트(PO1-06)를 통해 부(Gl)로 판독되고 (스텝 S2), 어드레스 $FDO0-05에서 RAM에 기억된다 (스텝 S3).

이어서, 스텝 S4 에서 R1그룹으로 산술례지스터가 세트되면서 입력신호, S1-S4, G 및 SW의 2개의 동일그룹중 다른 것은 포트(P11-16)를 통해 부(G1)로 판독되고 (스텝 S5), 어드레$FEO0-05에서 RAM에 기억된다 (스텝 S6).

이 상태에서, 산술레지스터가 스텝 S7 에서 R0그룹으로 역으로 또한 세트되면서, RAM에서$FDO0-05에 기역된 입력신흐는 판독되고 (스텝 S8), 개별적인 입력신호의 주파수에 비례하는 제어변수 WS1-4, WSG 및 WSS로 변환된다. 이들 변수에 기초하여, 차륜속도, 차륜가속도, 측정된 차량속도 및 미끄럼율이 계산된다 (스텝 S9).

스텝 S10에서 상기 계산결과에 기초하여 브레이크압력을 증가 혹은 감소시킬지의 여부가판단된다. 구체적으로, 구해진 미끄럼율에 기초하여 각각의 차륜에 대한 브레이크압력을 증가 또는 감소시킬지의 판정이 행하여진다.

상기 판정이 스텝 S9 에서 계산에 의해 구해진 변수에 기초하여 행하여진다.

가령, 어떠한 차륜의 속도가 역치이하로 떨어진다면, 계산된 차륜속도 및 역치사이의 차이에 따라서, 압력증가로부터 압력감소모드로 또는 압력증가로부터 압력유지모드로 솔레노이 밸브용 제어모드를 변화시키기 위한 신호가 주어져야 하는지의 판정이 행하여진다. 따라서, 스텝 S11에서 압력감소 또는 압력유지신호는 솔레노이드밸브(V1) 및 (V2) 를 개방 및 / 또는 폐쇄함으로써 브레이크압력을 제어하기 위해 생성된다.

차륜의 속도가 상술된 역치보다 낮다는 사실은 이 차륜의 미끄럼율이 높다는 것을 의미한다. 다시말해, 이 상태에서, 브레이크력은 타이어에 대한 마찰력을 증가시키는데 효과적으로 사용되지 않는다. 따라서, 마찰력 증가를 위해 컴퓨터는 브레이크 페달이

가압된다는 사실에도 불구하고 순간적으로 브레이크력을 감소시킬 것이다.

미끄럼율이 충분히 감소되자마자 솔레노이드 밸브는 브레이크압력을 재증가 혹은 유지하도록 제어된다. 그러므로, 차륜잠금의 가능성이 회피될 수 있다.

출력은 상술된 바와 같은 방법으로 출력신호판단부(G4)에 의해 판단된다.

출력신호는 $FEl0-15에서 RAM에 기역된다.

그다음, 스텝 S13에서 세트된 산술레지스터가 R1그룹에 세트되면서, $FEO0-05에서 RAM에 기역된 입력신호는 판독되고 개별적인 입력신호의 주파수에 비례하는 제어변수 WSI, WSG 및 WSS로 변환된다. 스텝 S15에서, 이들 변수는 차륜속도, 차량가속도, 측겅된 차량속도 및 미끄럼율을 계산하기 위해 사용된다. 상기 입력신호는 첫번째 언급된 것과 다른 입력단자를 통하여 입력된 신호이다.

입력신호의 제 1 그룹과 유사하게, 이들 입력신호는 브레이크압력을 증가 또는 감소시킬지의 여부를 판정하는데 사용된다 (스텝 S16). 스뎁 S17에서, 상기 판정에 기초하여, 출력이 판단되어 전달된다. 출력신호는 위치 $FEl0-15에서 RAM에 기억된다.

이러한 방법으로, 2개의 출력은 2그룹의 입력단자를 통하여 입력된 2그룹의 입력신호에기초하여 판단된다. 제1 그룹의 입력단자를 통하여 입력된 입력신흐에 기초하여 판단되는 출력신호는 포트(P31-36)를 통하어 출력된다 (스텝 S19).

다른 그룹에서의 출력신호는 FDl0-15에서 RAM에 기역되며 S20의 RO그룹에 세트된 산술레지스터 로 판독되 며 (S21), 포트(P21-26)를 통해 출력 된다(S22).

이 경우, 예컨대 포트(P21) 및 (P31)에서, HI신호는 솔레노이드밸브(V1)를 작동시키는 요구가 행해질 때 생성된다. HI신흐는 NAND 소자(C1)에 입력된다. 따라서, LOW 신호는 C1소자로부터 C2의 NOR소자로 출력된다. 叩 신호도 역시 C2 에 입력된다.

WD신호는 원- 칩 마이크로컴퓨터가 기능을 이탈 혹은 정지할 경우에 HI레벨로 변화되도록 채택된 감시신호이다. 보통 WD신호는 로우레벨이다.

따라서, 정상상태에서 그리고 솔레노이드밸브를 작동시키는 요구가 있을때, C2에 인가된 양 신호는 로우레벨에 있게 되므로, 솔레노이드밸브(131)(V1) 를 작동시키는 신호는 작동회로 (121)(DV1) 에 전달되며, 밸브(V1)가 작동된다. 다른 솔레노이드밸브(132-4)(DV2-4) 도 또한 동일한 방법으로 제어된다.

마이크로컴퓨터가 출력신호를 생성할 때, 입력단자감시부(Gl1) 는 입력단자에서 어떤 입력 이상이 있는지를 검사한다. 구체적으로 제 4도에 도시된 바와 같이, HI출력은 산술레지스터가 R2그룹에 세트된 상태에서, 포트(P37) 로부터 포트(P17)로 전달되고, HI신호가 포트(P17) 에서 실제로 수신되어 있는지의 여부를 판정한다.

수신된 신호가 실제로 HI이면, 포트(17)에 수신된 신호가 실제로 LOW신호인지를 검사하기 위해 LOW 신호는 포트(P37) 로부터 포트(Pl7)로 전송된다.

이렇게 된다면, 입력단자는 정상적으로 기능할 것으로 판정된다.

HI 또는 LOW 신호가 포트(P37) 로부터 송신될 때 포트(P17) 에서 HI 또는 LOW신호를 수신하는 고장은 입력단자중 하나 또는 일부가 오동작임을 나타낸다.

이 경우, 감시부(Gl1) 는 솔레노이드밸브(V1-V4) 에 출력을 차단하기 위해 이상신흐를 생성하여 앤티록 제어장치가 비동작되게 한다. 비록 도시되어 있지 않지만, 이상신호가생성된다면, 구동기 근처에 제공된 경보램프는 앤티록 제어장치가 비동작하게 되는 구동기를 통지하기 위해 턴온된다.

입력단자를 검사한 후, 출력은 출력비교기(G12) 에 의해 검사된다.

즉, 스텝 S26에서,2그룹의 출력단자($FDl0-15 및 $FE10-15)에서의 2그룹의 출력신호와 출력신호의 모니터신호, 즉 출력판단부에서 판단된 출력신호, 가 판독되며, 스텝 S27에서 이들 3그룹의 신호는 제 5도의 순서도에 도시된 방법으로 상호간에 비교된다.

즉, 변수 N의 초기값을 제로에 세팅한 후, 제1 그룹의 출력신호(FDlO-15) 와 제2 그룹의 출력신흐(FE10-15) 가 스텝 S271 에서 상호간에 일치하는지의 여부를 판정한다.

그렇다면 제1 그룹의 신호(FDl0-15) 가 스텝 S272 에서 모니터신호 (포트(P41-46)) 와 일치 하는지의 여부를 판정한다.

일치한다면, 스텝 S273 에서 이상상태가 발생하는 수를 카운트하기 위해 카운터 玎IM 상의 값으로부터 정수 1이 감산된다(카운터 FTIM의 최소값은 제로로됨).

그다음 스텝 274에서 변수 N을 1씩 증분한 후, 스텝 275에서 N=5인지의 여부가 판정된다.N 은 초기에 제로로 세트되므로 프로그램은 순서도의 시작점으로 복귀하고 출력신호는 다시비교된다.

이 신호비교루틴은 Nㅇl 5와 동일할 때까지 반복된다. 이 루틴동안, 가령 예컨대 스텝 S271 에서 신호(FDlO-15)중 어느 하나가 신호(FEl0-15) 중 대응하는 신호와 일치되지 않음이 발견되면, 카운터 FTIM 은 3씩 증분된다 (스텝 S276 에서). 스텝 S272에서 어떠한 신호 디스패리터도 역시 3씩 카운터의 증분을 초래한다.

스텝 S277 에서 카운터 FTIM 이 6이하의 수를 나타내는지를 판정한다.

카운터 FTIMㅇ1 6이하를 나타내면, 이는 신호디스패리티가 단 1회만이 발생했음을 의미하며,이는 정상상태로서 허용될 수 있다. 따라서, 컴퓨터는 루틴의 정상순환으로 복귀한다.

카운터가 6과 동일하거나 더 큰수를 나타내면, 이는 신흐디스패리티가 일회이상 발생되어 허용될 수 없음을 의미한다. 따라서, 컴퓨터는 출력신호가 이상이고 이상상태에 대처하는 대응책을 취함을 판정한다.

또한, 디스패리티가 모니터선의 모니터출력과 밸브작동출력 사이에서 검출된다면, 앤티록 제어기능은 밸브(DV1-V43)로의 출력을 차단함으로써 금지된다.

지금까지는 주로 차륜속도신호에 기초하여 실행되는 앤티록 제어기능을 기술하였다.

앤티록 제어동안, 브레이크 압력증가 및 감소신호가 차륜잠금경향을 검출함으로써 생성되며, 차량가속신호는 기준가속신호로서 차량가속센서(G) 로부터 처리부에 입력된다.

이 가속신호는 처리부에서 차륜속도신호를 미분함으로써 구해진 가속신호와 비교된다.

미분에 의해 구해진 가속신호와 센서(G) 로부터 입력된 가속신호간의 차이가 사전설정된 값보다 크다면, 이 기준가속신흐가 미분으로 구해진 가속신호에 대신하여 사용된다.

스톱스위치신호검출기(SW)로부터의 스위치신호는 가속하서(G) 로부터의 가속신호와 동일한 방법으로써 처리부에 또한 입력된다. 컴퓨터는 스톱스위치신흐가 검출된 후 차륜속도의 변화율을 계산함으로써 브레이크의 입력속도, 즉 브레이크패달이 눌리어지는 속도, 를추정한다. 상기한 입력속도는 브레이크압력의 증가 및 감소시 압력감소의 감도를 조절하기 위해 사용된다.

본 실시예에서 4개의 차륜속도센서,4 개의 작동밸브 및 2개의 릴레이가 사용된다.

그러나 이들의 수는 물론 가변적이다. 예를 들면, 차륜속도신호는 2개의 센서로부터 컴퓨터에 입력될 수 있으며, 이들의 출력은 3개의 밸브 및 1개의 릴레이에 전달될 수 있다.

제 6 도는 제1 실시예의 마이크로컴퓨터(11)의 약간 수정된 버전이 되는 마이크로컴퓨터(11') 의 내부구조를 도시하는 블릭도이다. 이 실시예에서도 또한 입력신호는 제 1 도에 도시된 처리부(1) 또는 (2)로 처리되고 2개의 동일신흐로 분기되며 2그룹의 포트(포트(PO1) 및 (P11)을 포함) 를 통하여 입력된다. 이 실시예는 마이크로컴퓨터(11')의 내부구조만이 제1 실시예와 상이하므로, 전체적 앤티록 제어장치의 전체구조를 도시하지 않았다.

그러나 컴퓨터(11') 는 제 1도에 도시된 컴퓨터(11)와 아주 동일한 방식으로 다른 부분에 접속됨은 분명하다.

2개의 동일한 입력신호는 각각 2개의 다0포트 111(1) 및 111(2) 를 통하여 컴퓨터에 입력된다. 도시되어 있지 않지만, 각각의 다0포트도 또한 출력단자를 포함하는 것은 더 이상 말할 필요도 없다.

컴퓨터는 데이터버스(112), 레지스터 (1)및 (2)를 포함하는 임시메모리 (랜덤액세스메모리: RAM(113)), 고정 메모리(읽기전용메모리: ROM)(114)와, 중앙처 리장치(CPU)를 포함한다.레지스터 (1)및 (2)는 완전히 분리된 레지스터가 아니고 단지 단일의 메모리에서 2개의 상이한 영역을 나타낼 뿐이다. 다0 포트 (1)및 (2)를 통해 입력된 입력신호는 사전설정된위치에서 각각의 레지스터 (1)및 (2)에 일시적으로 기억된다.

또한 이들은 CPU(115)에서 계산된 결과를 일시적으로 기역한다.

앤티록 제어프로그램 (1)및 (2)는 ROM(114)에서 2개의 상이한 영역에 기억된다.

또한 명령그룹 (1)및 (2)를 실행하기 위한 프로그램 (이하, 명령실행프로그램 (1)및 (2)로서 참조된다) 은 ROM(114)에 기역된다. 이들 2개의 프로그램은 또한 ROM(1l4)에서 2개의 상이한 영역에 기억된다.

CPU(115)는 통상의 것이며 누산기, 임시례지스터, 마이크로 ⒟M (명령그룹용) 및 ALU (알고리즘부) 를 포함한다.

정상적인 앤티록 제어동작에 관하여, 본 실시예의 앤티록 제어장치는 제1 실시예의 그것과 상이하지 않다. 그러므로 제1 실시예와 다른 것만을 기술하기로 한다.

그러나, 우선 제 3도에 도시된 부분과 스텝과 제 6도에 도시된 부분과 스텝간의 관계를 명확히할 필요가 있다. 제 3도에 도시된 입력신호 기역/ 처리부(Gl)는 레지스터 (1) 및 (2)를 포함하는 RAM(113)에 대응된다.

제어프로그램(1) 은 제1 처리부(G2)에서 실행되는 스텝 S9 를 포함하고 제어프로그램(2) 은 제 2 처리부(G6)에서 실행되는 스텝 S15를 포함한다.

물론, CPU(115)는 모든 필요한 계산, 압력증가 및 감소에 대한 판정 및 출력신호의 판단을 실행한다.

이제 본 실시예의 동작을 기술할 것이다. 제 7도(a) 는 주요동작 프로그램의 순서를 보여주고, 제 7도(b) 는 가산, 감산, 승산 및 제산을 포함한 계산결과를 컴사하는 단계를 보여준다. 제 7도(a) 의 양호한 이해를 위해서, 레지스터 (1)및 (2)와 명령실행프로

그램 (1)및 (2)는 상호 병렬적으로 예시된다.

그러나 이것은 레지스터(1) 에 기억된 명령실행프로그램(1) 에 기초한 논리연산이 레지스터(2) 에 기역된 논리연산프로그램(2) 과 병렬적으로 실행됨을 의미하지 않는다.

오히려 레지스터(2)에서의 프로그램은 레지스터(1)에서의 프로그램이 실행된 후 실행되는 것이다.

레지스터(1) 에 기억된 프로그램이 어떤 입력값(X) 을 2로 승산하여 그 승산된 값에서 입력값 X를 감산하기 위한 것이라면, 례지스터(2) 의 프로그램은 입력값(X)을 2로 제산하여그 제산된 값에 제산된 값을 가산하기 위한 것으로 될 수 있다.

입력값(X) 은 앤티록 제어가 개시될 때 생성되는 입력신흐일 수 있다.

만약 그렇지 않으면, 상기한 값은 컴퓨터에 제긍되는 특수한 신호생성수단으로 생성된 신호또는 외부신호일 수 있다. 예를 들면, 상기한 값은 정수 100 또는 1000 (2진 신호)일 수 있다.

앤티록 제어를 개시하기 전에, 상술된 계산은 명령실행프로그램 (1)및 (2)에 따라 입력값(X) 을 사용하여 CPU(115)에서 실행된다. 구해진 결과는 레지스터 (1)및 (2)에서 기역되고 각 레지스터(1,2) 의 값은 상호간에 비교된다.

레지스터(1,2) 에서의 결과는 CPU(115)가 입력을 정확히 처리하고 올바른 출력을 생성하는 한 일치되는 것으로 되어 있다. 만약 그렇지 않다면, CPU 는 정상으로 기능하지 않는 것으로 판정된다. 정상으로 기능하는 것으로 판정된다면, 제 7도(a) 에 도시되어 있는 앤티록 제어절차는 개시된다.

2개의 레지스터값이 일치하지 않는다면, 어딘가 CPU(115)에 고장이 있고 이상검출신호가생성되어 앤티록 제어를 중단시키도록 자동안전장치 기구를 이 검출신호가 활성화시키는 것으로 판정된다.

본 발명에 따른 단일 마이크로컴퓨터는 2개의 처리기능을 갖는다. 앤티록 제어를 개시하기전에 CPU 가 정상으로 기능하는가를 검사한다. 이는 앤티록 제어장치의 안전성,안정성 및 신뢰성을 개선할 수 있도록 한다.

수정된 실시예에 사용되는 명령실행프로그램은 가산, 감산, 승산 및 제산을 실행하기 위한 것들이다. 그러나 다수의 다른 프로그램이 포함될 수 있다.

예를 들면, 상기 프로그램은 CPU 로 생성되는 모든 명령이 고신뢰성을 가진 정상상태인지를검사할 수 있을 때 플래그세팅/ 리세팅 타입, 판정문타입, 또는 할당/ 취출타입으로 될 수있다.

이 실시예에 있어서, 상기 명령검사절차는 앤티록 제어를 개시하기전에 실행된다.그러나 앤티록 제어동안 또는 앤티록 제어의 완료시 실행될 수 있다.

또 실시예에 있어서, 앤티록 제어프로그램을 각각 포함하는 2개의 처리부를 포함한 단일의 마이크로컴퓨터가 사용된다. 그러나, 그대신에 단일의 처리부를 포함하는 통상의 마이크로컴퓨터가 사용될 수 있다. 이러한 장치에 있어서도 또한 중앙처리회로로 생성된 모든 명령은 2개의 명령실행프로그램으로 조사되므로, 전체장치의 신뢰성은 통상의 병렬처리 혹은 상호 모니터링타입 장치보다 높게 된다.

[산업상의 응용]

본 발명에 따른 앤티록 제어장치에 있어서, 각각의 입력신호는 2개의 동일신호로 분기되고, 이 분기신호는 단일논리회로에 개별적으로 입력된다. 앤티록 제어는 2개의 분기입력신호와 논리회로를 비교하는 동안 실행된다. 이런 장치로, 동작의 고신뢰성 및 안전성을 유지하는 동안 단일의 마이크로컴퓨터로 부터 앤티록 제어장치를 구성할 수 있다.

이러한 제어장치는 자동차의 잠금방지 브레이크제어장치로서 특히 적합하게 사용될 수 있는데 이는 통상의 제어장치보다 더욱 신뢰성이 있고 값이 싸기 때문이다.

중앙처리장치(CPU) 가 정상으로 기능하는지를 검사하기 위한 프로그램을 마이크로컴퓨터가 포함하는 장치에 있어서, 앤티록 제어를 개시하기전에 CPU 의 기능을 검사할 수 있다.이것은 앤티록 제어장치의 동작에 대한 안전성, 안정성 및 신뢰성을 추가로 개선할 수 있게한다.

Claims (12)

1. 차륜속도 신호를 생성하는 차륜속도 검출수단과, 상기 각각의 차륜속도 신호를 2개의 동일신호로 분기하는 수단과, 단일제어논리연산회로로 이루어지며, 상기 단일제어논리연산회로는 상기 분기신호가 상기 논리연산회로에서 별개로 입력되는 적어도 2개의 입력단자,제 1 출력을 판단하기 위해 상기 2개의 분기신호중 하나를 수신 및 처리하는 제 1 처리회로 및 제1 변수기역회로, 제2 출력을 판단하기 위해 다른 분기신호를 수신 및 처리하는상기 제1 처리회로 및 제1 변수회로와 동일한 제2 처리회로 및 제2 변수기억회로, 상기제1 및 제2 출력이 별개로 출력되는 적어도 2개의 출력단자, 상기 제1 및 제2 출력을 처리하고 솔레노이드밸브, 릴레이 및 다른 구동소자를 구동하는 출력신호를 판단하는 출력판단논리회로와, 상기 출력판단논리회로에 의해 처리되는 신흐를 비교하여 계산함으로써출력신호가 정상인지의 여부를 판단하는 출력이상검출회로를 포함하는 것을 특징으로 하는 앤티록 제어장치.

   2
2. 제 1항에 있어서, 분기신호중 하나를 상기 제1 변수기억회로에 기역하고;다른 분기신흐를 상기 제2 변수기억회로에 기역하며 ;상기 제1 변수기역회로에 기역된 신호를 처리하고 ; 상기 제2 변수기억회로에 기억된 신흐를 처리하는 것을 특징으로 하는 앤티록 제어장치.
3. 제 1 항 또는 제 2 항에 있어서, 브레이크 스위치신호를 생성하는 수단을 추가로 구비하고상기 브레이크 스위치신호는 차륜속도신호와 함께 상기 논리회로에서 처리되는 것을 특징으로 하는 앤티록 제어장치.
4. 제 1 항 또는 제 2 항에 있어서, 상기 출력단자중 하나에만 접속된 추가적 입력단자를 구비한 입력단자감시회로와, 상기 출력단자중 하나로부터 상기 추가적 입력단자에 입력되는 신호를 감시하는 입력회로를 더욱 구비하는 것을 특징으로 하는 앤티록 제어장치.
5. 제 1 항 또는 제 2 항에 있어서, 상기 출력이상 검출회로는 2개의 출력이 생성될 때의 시간사이의 간격이 사전설정된 값보다 작다면 상기 2개의 출력이 정상이라고 판정하고, 시간간격이 사전설정된 값보다 크다면 2개의 출력이 비정상이라고 판정하는 것을 특징으로 하는 앤티록 제어장치.
6. 적어도 하나의 입력단자, 적어도 하나의 출력단자를 포함하고, 상기 입력단자를통해 입력된 입력신호를 처리하는 처리회로, 상기 처리회로에 의해 생성된 상기 입력신호및 변수를 기역하는 변수기역회로 및 상기 처리회로 및 상기 변수기억회로로부터 신호를처리함으로써 출력을 판단하는 중앙처리논리회로로 구성되는 단일제어논리연산 회로로 이루어지고, 상기 처리회로는 상기 중앙처리논리회로가 정상으로 기능하는지를 검사하기 위한 제1 및 제2 검사회로를 포함하고, 상기 검사회로는 논리연산을 상호간에 별개로 행하고 논리연산의 결과를 비교하며, 그 결과가 상호간에 불일치한 경우 이상 신호를 생성하는 것을 특징으로 하는 앤티록 제어장치에 사용하는 제어논리연산회로.
7. 제 6 항에 있어서, 상기 입력단자는 단일입력신호를 분기하여 구해진 2개의 동일신호가 별개로 입력되는 적어도 2개의 입력단자를 구비하고;상기 처리회로 및 상기 변수기역회로는 상기 2개의 분기신호중 하나를 수신 및 처리하는 제1 처리회로 및 제1 변수기억회로와, 상기 2개의 분기신호중 다른 분기신호를 수신 및 처리하는 제2 처리회로 및 제2 변수기억회로를 구비하고;상기 중앙처리논리회로는 제1 및 제2 출력을 생성하기 위해 상기제1 및 제2 그룹의 회로에 의해 생성되는 신호를 처리하고;

   상기 출력단자는 상기 제1 및 제2 출력이 각각 출력되는 적어도 2개의 출력단자를 구비하고 상기 제1 및 제2 검사회로의 논리연산은 상기 제1 및 제2 처리회로의 논리연산을 실행하기전에 수행되는 것을 특징으로 하는 제어논리연산회로.
8. 제 6 항 또는 제 7 항에 있어서, 상기 제1 및 제2 검사회로중 하나는 상기 변수기역회로중 하나에 기억된 데이터에 대해 승산 및 감산을 행하는 반면, 다른 하나는 상기 변수기역회로중 다른 하나에 기억된 데이터에 대해 제산 멎 가산을 행하는 것을 특깅으로 하는 제어논리연산회로.
9. 제 6 항 또는 제 7 항에 있어서, 플래그를 세팅 및 리세텅하는 명령, 판정문 명령 및 할당취출명령을 포함한 중앙논리연산회로의 명령은 전부 상기 검사회로에 의하여 공유되는 것을 특징으로 하는 제어논리연산회로.
10. 제 3항에 있어서, 상기 출력단자중 하나에만 접속된 추가적 입력단자를 구비한입력단자감시회로와, 상기 출력단자중 하나로부터 상기 추가적 입력단자에 입력되는 신호를 감시하는 입력회로를 더욱 구비하는 것을 특징으로 하는 앤티록 제여장치.
11. 제 3 항에 있어서, 상기 출력이상 검출회로는 2개의 출력이 생성될 때의 시간이의 간격이 사전설정된 값보다 작다면 상기 2개의 출력이 정상이라고 판정하고, 시간간격이 사전설정된 값보다 크다면 2개의 출력이 비정상이라고 판정하는 것을 특징으로 하는앤티록 제어장치.
12. 제 4 항에 있어서, 상기 출력이상 검출회로는 2개의 출력이 생성될 때의 시간사이의 간격이 사전설정된 값보다 작다면 상기 2개의 출력이 정상이라고 판정하고, 시간간격이 사전설정된 값보다 크다면 2개의 출력이 비졍상이라고 판정하는 것을 특징으로 하는앤티록 제어장치.