KR100199350B1 - 캐패시터의 전하저장전극 형성방법 - Google Patents

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Abstract

본 발명은 캐패시터의 전하저장전극 형성방법에 관한 것이다.
본 발명은 PSG로 이루어지는 희생 산화막 제거공정시 BPSG로 이루어지는 층간 절연막의 식각손실을 방지하기 위한 식각 방지막을 13.56MHz의 고주파수와 300 내지 400KHz 범위의 저주파수를 동시에 인가하면서 화학 증착 방식에 의해 실리콘산화막을 형성하여 이루어지게 하고, 이후 열처리하여 막 구조를 치밀하게 한다. 그로 인하여, 실리콘 산화막으로 된 식각 방지막은 PSG에 대하여 낮은 습식식각율의 특성을 간는다. 즉, 실리콘 산화막으로 이루어진 식각 방지막과 이루어진 식각 방지막과 PSG로 이루어진 희생 산화막을 저주파수의 인가 정도에 따라 H2O : HF = 50 : 1의 HF 수용액에서 20 내지 40배 까지의 습식식각율을 향상시킬 수 있다.
따라서, 본 발명은 층간 절연막의 식각 손상이 방지되어 소자간의 전기적 절연 및 보호를 위한 목적을 충실하기 수행할 수 있게 하고, 또한 희생 산화막으로 사용되는 PSG의 인(P) 농도를 높게 하지 않아도 되어 PSG막의 수분 저항 감소로 인한 막의 불안정 및 마스크 공정에서 포토레지스트와 접착력 저하로 인한 문제점등을 해결할 수 있어 소자의 신뢰성을 증대시킬 수 있다.

Description

캐패시터의 전하저장전극 형성방법
제1a도 내지 제1e도는 본 발명에 따른 실린더형 전하저장전극 형성방법을 설명하기 위해 공정순으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 접합부
3 : 층간 절연막 4 : 식각 방지막
5 : 스페이서 산화막 6 : 폴리실리콘층
7 : 희생 산화막 8 : 폴리실리콘 스페이서
10 : 실린더형 전하저장전극
본 발명은 캐패시터의 전하저장전극 형성방법에 관한 것으로, 특히 전하저장전극을 실린더 구조로 만들기 위해 사용되는 희생 산화막을 제거할 때 층간 절연막의 식각 손실을 방지할 수 있는 캐패시터의 전하저장전극 형성방법에 관한 것이다.
종래의 실린더 구조를 형성하기 위한 희생 산화막을 제거하는 방법은 H20 : HF = 50 : 1의 HF 수용액을 이용하였다. 희생 산화막 제거시 전하저장전극의 하부에 형성된 층간 절연막이 손실되지 않도록 하는 것이 중요하다. 반도체 소자의 제조에서 층간 졀연막은 주로 평탄성이 우수한 BPSG를 주로 사용하고, 희생 산화막은 주로 PSG를 사용한다. 그런데, HF 수용액을 사용하여 희생 산화막을 습식식각할 경우, BPSG로 이루어지는 층간 절연막과 PSG로 이루어지는 희생 산화막은 습식식각율의 차이가 크지않아 층간 절연막의 손실이 컸다. 이로 인하여, 실린더 구조를 이루는 폴리실리콘 스페이서가 무너지는 문제가 발생하며, 또한 층간 절연막의 전체 두께가 얇아지므로 인하여 소자간의 전기적 절연 및 보호를 위한 목적을 이룰수 없는 문제가 있다. 이러한 문제를 해결하기 위한 방법중 하나로 층간 절연막 상부에 습식식각에 대한 식각 방지막을 형성하는 방법이 있다.
식각 방지막은 저압 증착 방식 또는 화학 증착 방식등으로 실리콘 산화막을 형성하였다. 이와 같이 형성된 실리콘 산화막과 PSG로 이루어진 희생 산화막은 H20 : HF = 50 : 1의 HF 수용액에서 13 내지 23 배 까지의 습식식각율을 향상시킬 수 있다. 그러나, PSG를 증착할 때 인(P)의 농도를 극대화할 경우만 습식식각율을 크게 할 수 있다는 제한이 있으며, 인(P)의 농도를 높게할 경우 PSG막의 수분 저항 감소로 인한 막의 불안정 및 마스크 공정에서 포토레지스트와 접착력 저하로 인한 문제점등이 대두될 수 있다.
따라서, 본 발명은 PSG로 이루어지는 희생 산화막 형성시 인(P)의 농도를 높게 하지 않으면서도 희생 산화막에 대하여 습식식각율을 낮은 식각 방지막을 형성하여 상기한 문제를 해결할 수 있는 캐패시터의 전하저장전극 형성방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 접합부가 형성된 반도체 기판에 층간 절연막을 형성한 후, 고주파수와 저주파수를 동시에 인가하면서 화학 증착 방식으로 상기 층간 절연막 상부에 식각 방지막을 형성하는 단계와, 전하저장전극용 콘택홀 마스크를 사용하여 상기 접합부가 노출되는 콘택홀을 형성한 후 상기 콘택홀 내측벽에 스페이서 산화막을 형성하는 단계와, 상기 스페이서 산화막이 형성된 상기 콘택홀을 포함한 상기 식각 방지막상에 전하저장전극용 폴리실리콘층 및 희생 산화막을 순차적으로 형성하는 단계와, 전하저장전극용 마스크를 사용한 식각 공정으로 상기 희생 산화막과 상기 폴리실리콘층을 식각하여 패턴을 형성하고, 이로 인해 상기 식각 방지막의 일부가 노출되는 단계와, 폴리실리콘 증착 및 식각공정으로 상기 희생 산화막과 상기 폴리실리콘층으로 된 패턴의 측부에 폴리실리콘 스페이서를 형성하는 단계와, HF 수용액을 이용한 습식식각공정으로 상기 희생 산화막을 제거하여 상기 폴리실리콘층과 상기 폴리실리콘 스페이서로 이루어지는 실린더형 전하저장전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명에 따른 실린더형 전하저장전극 형성방법을 설명하기 위해 공정순으로 도시한 소자의 단면도이다.
제1a도는 접합부(2)가 형성된 반도체 기판(1) 상부에 평탄성이 우수한 BPSG로 층간 절연막(3)을 형성하고, 층간 절연막(3) 상부에 식각 방지막(4)을 형성한 상태의 단면도이다.
상기에서, 식각 방지막(4)은 추후 실린더 구조를 형성하는데 사용되는 희생 산화막 습식식각 공정시 층간 절연막(3)이 식각되는 것을 방지하는 역할을 해야하므로, PSG로 이루어지는 희생 산화막에 대하여 습식식각율이 낮아야 한다.
식각 방지막(4)은 13.56MHz의 고주파수와 300 내지 400KHz 범위의 저주파수를 동시에 인가하면서 화학 증착 방식에 의해 실리콘 산화막을 형성하여 이루어진다. 이러한 조건으로 형성된 실리콘 산화막을 막 구조가 치밀해져서 PSG에 대하여 낮은 습식식각율의 특성을 갖는다. 이러한 실리콘 산화막을 열처리하면 막 구조가 더욱 치밀하게 되어 PSG에 대한 습식식각율이 더욱 낮아진다. 열처리는 별도의 공정으로 할 수도 있지만, 후속 공정 예를들어, 스페이서 산화막 형성을 위한 산화막 증착공정으로 자연 열처리된다.
이와같이 형성된 실리콘 산화막과 PSG로 이루어진 희생 산화막은 저주파수의 인가 정도에 따라 H20 : HF = 50 : 1의 HF 수용액에서 20 내지 40배 까지의 습식식각율을 향상시킬 수 있다.
제1b도를 참조하면, 전하저장전극용 콘택홀 마스크를 사용하여 접합부(2)가 노출되는 콘택홀을 형성하고, 콘택홀 내측벽에 스페이서 산화막(5)을 형성한다. 스페이서 산화막(5)이 형성된 콘택홀을 포함한 식각 방지막(4)상에 전하저장전극용 폴리실리콘층(6)을 형성하고, 전하저장전극용 폴리실리콘층(6)상에 PSG로 이루어진 희생 산화막(7)을 형성한다.
제1c도는 전하저장전극용 마스크를 사용하여 희생 산화막(7)과 전하저장전극용 폴리실리콘층(6)을 식각하여 패턴을 형성한 상태의 단면도이다. 이로 인하여 식각 방지막(4)의 일부가 노출된다.
제1d도는 폴리실리콘 증착 및 식각공정으로 희생 산화막(7)과 폴리실리콘층(6)으로 된 패턴의 측부에 폴리실리콘 스페이서(8)를 형성하여 실린더 구조를 형성한 상태의 단면도이다.
제1e도는 H20 : HF = 50 : 1의 HF 수용액을 이용한 습식식각 공정으로 희생 산화막(7)을 제거하여 폴리실리콘층(6)과 폴리실리콘 스페이서(8)로 이루어지는 실린더형 전하저장전극(10)을 형성한 상태의 단면도이다.
희생 산화막(7)을 HF 수용액으로 식각할 경우, 노출된 식각 방지막(4)은 전술한 바와 같은 습식식각에 대한 특성으로 인하여 거의 식각되지 않는다.
상술한 바와 같이 본 발명은 PSG로 이루어지는 희생 산화막 제거 공정시 BPSG로 이루어지는 층간 절연막의 식각손실을 방지하기 위한 식각 방지막을 13.56MHz의 고주파수와 300 내지 400KHz 범위의 저주파수를 동시에 인가하면서 화학 증착 방식에 의해 실리콘 산화막을 형성하여 이루어지게 하고, 이후 열처리하여 막 구조를 치밀하게 한다. 그로 인하여, 실리콘 산화막으로 된 식각 방지막은 PSG에 대하여 낮은 습식식각율의 특성을 갖는다. 즉, 실리콘 산화막으로 이루어진 식 방지막과 PSG로 이루어진 희생 산화막은 저주파수의 인가 정도에 따라 H20 : HF = 50 : 1의 HF 수용액에서 20 내지 40배 까지의 습식식각율을 향상시킬 수 있다.
따라서, 본 발명은 층간 절연막의 식각 손상이 방지되어 소자간의 전기적 절연 및 보호를 위한 목적을 충실하게 수행할 수 있게 하고, 또한 희생 산화막으로 사용되는 PSG의 인(P) 농도를 높게 하지 않아도 되어 PSG막의 수분 저항 감소로 인한 막의 불안정 및 마스크 공정에서 포토레지스트와 접착력 저하로 인한 문제점들을 해결할 수 있어 소자의 신뢰성을 증대시킬 수 있다.

Claims (4)

  1. 접합부가 형성된 반도체 기판에 층간 절연막을 형성한 후, 고주파수와 저주파수를 동시에 인가하면서 화학 증착 방식으로 상기 층간 절연막 상부에 식각 방지막을 형성하는 단계와, 전하저장전극용 콘택홀 마스크를 사용하여 상기 접합부가 노출되는 콘택홀을 형성한 후 상기 콘택홀 내측벽에 스페이서 산화막을 형성하는 단계와, 상기 스페이서 산화막이 형성된 상기 콘택홀을 포함한 상기 식각 방지막상에 전하저장전극용 폴리실리콘층 및 희생 산화막을 순차적으로 형성하는 단계와, 전극용 마스크를 사용한 식각 공정으로 상기 희생 산화막과 상기 폴리실리콘층을 식각하여 패턴을 형성하고, 이로 인해 상기 식각 방지막의 일부가 노출되는 단계와, 폴리실리콘 증착 및 식각공정으로 상기 희생 산화막과 상기 폴리실리콘층으로 된 패턴의 측부에 폴리실리콘 스페이서를 형성하는 단계와, HF 수용액을 이용한 습식식각공정으로 상기 희생 산화막을 제거하여 상기 폴리실리콘층과 상기 폴리실리콘 스페이서로 이루어지는 실린더형 전하저장전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
  2. 상기 식각 방지막은 13.56MHz의 고주파수와 300 내지 400KMz 범위의 저주파수를 동시에 인가하면서 화학 증착 방식에 의해 형성되는 실리콘 산화막인 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
  3. 제1항에 있어서, 상기 식각 방지막은 13.56MHz의 고주파수와 300 내지 400KHz 범위의 저주파수를 동시에 인가하면서 화학 증착 방식에 의해 실리콘 산화막을 형성하고, 이후 열처리하여 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
  4. 제1항에 있어서, 상기 희생 산화막은 PSG로 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480903B1 (ko) * 1998-09-24 2005-07-11 주식회사 하이닉스반도체 반도체장치의캐패시터제조방법

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