KR100197629B1 - 디지털 팩시밀리용 데이터 압축 복원 장치 - Google Patents

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Abstract

본 발명은 디지털 팩스밀리용 데이터 압축 복원 장치에 있어서, 간단한 명령들의 조합으로 데이터 압축 및 복원을 위한 알고리즘을 수행하는 DSP 코어부; 상기 DSP 코어부의 명령이 저장되어 있는 프로그래머블 ROM; 상기 DSP 코어부와 외부의 각 장치간의 데이터를 주고 받기 위하여 필요한 제어신호를 발생시키는 디코딩부; 본 장치를 포함한 전체 시스템을 제어하는 CPU와 상기 DSP 코어부 사이의 데이터와 명령을 상호 전달하는 CPU 인터페이스부; 상기 DSP 코어부와 외부 메모리를 연결시켜주는 메모리 인터페이스부; 상기 DSP 코어부를 통하여 데이터와 명령을 받으며 현재 라인의 데이터를 인식하고 참조 라인의 PEL 변화를 발견하는 PEL 변화 감지부; 코딩시 압축된 데이터를 만들어서 DSP 코어부로 전달하고, 디코딩시 복원할 데이터를 만들어서 DSP 코어부로 전달하는 PEL 발생부; 및 디코딩시 외부의 프린터로 직렬 데이터와 클럭을 출력하는 직렬 데이터 출력부를 포함하는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치를 제공한다. 본 발명에 의한 장치는 CCITT에서 규정한 세가지 압축 방식으로 데이터를 압축 및 복원할 수 있으며 삼성 반도체의 ASIC(Application of Specific Integrated Circuit) 설계자를 위하여 개발된 SSP1601S를 사용하여 설계된 것으로서 국내에서 개발되는 팩스밀리 시스템에 적합한 장점이 있다.

Description

디지털 팩시밀리용 데이터 압축 복원 장치.
팩스밀리를 포함한 전세계적인 통신 표준을 만드는 국제 통신 연합(International Telecommunication Union)의 정부간 자문 기구인 CCITT(Consultative Committee on International Telegraph and Telephone)는 서로 다른 팩스밀리 사이의 데이터 송수신의 호환을 위하여 문서를 압축하는 알고리즘에 대한 국제적 표준을 정하였다. 표준으로 만들어진 데이터 압축 방법으로, MH 코딩(Modified Hoffman Coding), MR 코딩(Modified Read Coding), 및 MMR 코딩(Modified Modified Read Coding) 등이 있다.
지금까지 국내에서는 팩스밀리에 상기한 세가지 압축 방법들을 적용하기 위하여 외국으로부터 고가의 반도체 칩을 수입하여 사용하거나, 또는 상기한 압축 방법들을 소프트웨어로 구현하였다. 그러나, 외국으로부터 수입한 반도체 칩의 경우 국내에서 개발된 팩스밀리용 이미지 프로세서와 데이터 상호 교환이 어려워서 전체 팩스밀리 시스템의 성능이 저하되는 문제가 있다. 또한, 소프트웨어로 구현된 경우는 처리 속도가 느려서 고속 팩스 시스템에는 적합하지 않은 단점이 있다.
본 발명의 목적은 CCITT에서 규정한 세가지 압축 방식으로 데이터를 압축하고, 각 압축 방법에 따른 데이터의 복원 기능을 가지면서도 국내에서 개발되는 팩스밀리 시스템에 적합한, 디지털 팩스밀리용 압축 복원 장치를 제공하는데 있다.
본 발명에 의한 디지털 팩스밀리용 데이터 압축 복원 장치는 MH, MR, MMR 코딩 방식으로 데이터를 압축하고 각 압축 방식에 따라서 데이터를 복원시키는 기능을 가지며, 데이터의 압축 및 복원 속도가 64kbps 모뎀의 전송 속도보다 빠르며, 더 나아가 특별한 버스 중재 기능을 추가하여 고속의 이미지 프로세서와 한 개의 SRAM을 공유하여 동시에 데이터를 처리할 수 있다. 본 발명에 의한 디지털 팩스밀리용 데이터 압축 복원 장치는 상기한 기본적인 데이터 압축 복원 기능 이외에, 사용자의 편의를 위하여 외부의 감열식 프린터를 지원하기 위하여 복원된 데이터를 외부 동기 신호인 클럭 펄스와 함께 직렬로 출력되도록 하는 기능과, 외부의 SRAM 데이터를 CPU에, 또는 CPU 데이터를 외부의 SRAM에 직접 전송시키는 기능을 더 가진다.
도1은 본 발명에 의한 팩스밀리용 디지털 데이터 압축 복원 장치의 상세 구성도,
도2는 DSP 코어부의 입출력 구조를 보여주기 위한 외부 핀 구조,
도3은 본 발명에 의한 장치에서 프로그래머블 ROM과 DSP 코어부의 연결 관계를 보여주는 도면,
도4는 본 발명에 의한 장치의 CPU와 관련된 시스템 버스의 구조를 보여주는 도면,
도5는 본 발명에 의한 장치의 이미지 관련 데이터 버스의 구조를 보여주는 도면,
도6는 팩스밀리 송신시 본 발명에 의한 장치의 기능을 설명하기 위한 도면,
도7는 팩시밀리 수신시 본 발명에 의한 장치의 기능을 설명하기 위한 도면,
도8은 본 발명에 의한 장치에서 복원된 데이터를 클럭과 함께 외부로 직렬 출력하는 기능을 설명하는 도면,
* 도면의 주요한 부분에 대한 부호의 설명 *
10 : DSP 코어부20 : 프로그래머블 ROM
30 : CPU 인터페이스부40 : 메모리 인터페이스부
50 : 직렬데이터 출력부60 : 디코딩부
70 : PEL 변화 감지부80 : PEL 발생부
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 간단한 명령들의 조합으로 데이터 압축 및 복원을 위한 알고리즘을 수행하는 DSP 코어부; 상기 DSP 코어부의 명령이 저장되어 있는 프로그래머블 ROM; DSP 코어부와 외부의 각 장치간의 데이터를 주고 받기 위하여 필요한 제어신호를 발생시키는 디코딩부; 본 장치를 포함한 전체 시스템을 제어하는 CPU와 상기 DSP 코어부 사이의 데이터와 명령을 상호 전달하는 CPU 인터페이스부; 상기 DSP 코어부와 외부 메모리를 연결시켜주는 메모리 인터페이스부; 상기 DSP 코어부를 통하여 데이터와 명령을 받으며 현재 라인의 데이터를 인식하고 참조 라인의 PEL 변화를 발견하는 PEL 변화 감지부; 코딩시 압축된 데이터를 만들어서 DSP 코어부로 전달하고, 디코딩시 복원할 데이터를 만들어서 DSP 코어부로 전달하는 PEL 발생부; 및 디코딩시 외부의 프린터로 직렬 데이터와 클럭을 출력하는 직렬 데이터 출력부를 포함하는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치를 제공한다.
이하에서 첨부된 도면을 참조하면서 본 발명에 의한 팩스밀리용 디지털 데이터 압축 복원 장치를 더욱 상세하게 설명한다.
도1은 본 발명에 의한 팩스밀리용 디지털 데이터 압축 복원 장치의 상세 구성도이다.
도1에 도시된 바와 같이, 본 발명에 의한 장치는 DSP 코어부와 DSP 코어부의 명령이 저장되어 있는 프로그래머블 ROM 및 DSP 코어부의 명령을 받아서 동작을 수행하는 외부 회로부(30∼80)로 구성되어 있다. DSP 코어부(10)는 데이터 압축 및 복원을 위한 복잡한 알고리즘을 간단한 명령들의 조합으로 처리할 수 있으므로 전체 시스템의 회로 설계 시간을 단축시키기 위하여 사용된 것이다. 프로그래머블 ROM(20)을 제외한 외부 회로들은, CPU 인터페이스부(30); 메모리 인터페이스부(40); 직렬데이터 출력부(50); 디코딩부(60); PEL 변화 감지부(70); 및 PEL 발생부(80)를 포함하며, 상기 DSP 코어부(10)가 수행할 수 없는 기능 또는 시간이 많이 소요되는 기능들을 대신하여 수행한다. 도1에서 DSP 코어부(10)와 프로그래머블 ROM(20)은 프로그램 어드레스 버스(PA)와 프로그램 데이터 버스(PD)를 통하여 데어터를 주고 받으며, DSP 코어부(10)와 외부 회로들(30∼80)은 DSP 버스를 이용하여 데이터를 주고 받는다.
본 발명에 의한 장치에서 DSP 코어부(10)는 일종의 작은 연산용 프로세서로서, 삼성 반도체의 ASIC(Application of Specific Integrated Circuit) 설계자를 위하여 개발된 SSP1601S를 사용한다. DSP 코어부(10)는 일반적인 CPU에 비하여, 명령을 수행하는 구조와 외부 입출력이 작고 간단하고, 내부에 연산을 위한 대용량의 메모리를 가지고 있어서 반복적인 간단한 명령을 일반적인 CPU보다 신속하게 처리할 수 있다. DSP 코어부(10)는 본 발명에 의한 장치의 각 부를 제어하고, 프로그램 어드레스 버스(PA)와 프로그램 데이터 버스(PD)를 통하여 프로그래머블 ROM(20)으로부터 기계어를 읽어서 압축 복원 명령을 수행할 뿐만 아니라, DMA(Direct Memory Access) 전송 등을 수행한다.
도2는 DSP 코어부의 입출력 구조를 보여주기 위한 외부 핀 구조이다.
INT0 입력은 CPU가 COMMAND RESISTER에 명령을 기록하면 셋(=1)되고, DSP 코어부(10)가 COMMAND RESISTER를 읽어가면 리셋된다. INT1, INT2는 특별한 입력이 없도록 접지시켜놓는다.
UER0 입력은 CPU와 DMA 인터페이스하는데 사용된다. CPU 데이터 버퍼에 DSP 코어부가 액서스하면 리셋(=0)되고, CPU가 액서스하면 셋(=1)된다.
UER1 입력은 메모리와 인터페이스하는데 사용된다. DSP 코어부(10)가 메모리 버퍼에 액서스하면 리셋(=0)되고, 메모리가 메모리 버퍼에 액서스하면 셋(=1)된다.
ST5, ST6 출력들은 DSP 코어부(10)안에 있는 STATUS RESISTER의 5번, 6번 비트를 외부로 뽑아 놓은 것으로서 DSP 코어부(10) 외부 회로의 특정 부를 선택하는데 이용된다.
EA2:0 출력은 외부 어드레스(External Address)로서, 3개의 신호가 나가며 상기 ST5, ST6 출력 신호와 함께 DSP 코어부(10) 외부에 있는 레지스터를 읽거나 쓰는데 또는 외부에 특별한 명령을 내리는데 사용된다.
상기 ST5, ST6 및 EA2:0 출력은 디코딩부(60)로 입력된다.
EXT 버스 입출력부는 16비트 입출력으로 DSP 코어부(10)와 외부 레지스터 사이에 데이터를 주고 받는데 사용된다. 이는 도1에 도시된 DSP 버스에 해당된다.
PA 출력은 프로그램 어드레스 버스에 해당되는 것으로 프로그래머블 ROM(20)의 어드레스가 나가는 16비트 넓이의 출력핀이다.
PD 입력은 프로그램 데이터 버스에 해당되는 것으로 프로그래머블 ROM(20)의 데이터가 들어오는 16비트 넓이의 입력핀이다.
도3은 본 발명에 의한 장치에서 프로그래머블 ROM(20)과 DSP 코어부(10)의 연결 관계를 도시한 것이다.
프로그래머블 ROM(20)은 DSP 코어부(10)가 수행하는 명령들이 모두 저장되어 있다. 프로그래머블 ROM(20)은 입력 클럭에 동기되는 동기 ROM(21)을 포함하고 있다. 본 발명에서 사용되는 프로그래머블 ROM의 동기 ROM의 크기는 16비트 넓이로 3072개의 길이로 되어 있다. 3072개 길이의 데이터를 읽기 위하여 12비트 어드레스가 필요하다. 도3에 도시된 바와 같이, 어드레스 디코더(22)를 사용하여 16비트의 PA 버스 데이터로부터 12비트의 어드레스 신호를 만들어낸다. 동기 ROM(21)의 16비트 출력은 PD 버스에 연결한다. 동기 ROM(21)에는 DSP 코어부(10)가 수행하는 명령들이 기계어(assembler)로 저장되어 있고, 어드레스가 입력되면 해당되는 명령이 기계어로서 DSP 코어부(10)로 출력한다.
디코딩부(60)는 DSP 코어부(10)로부터 ST5, ST6, EA(2:0)의 신호를 입력 받아서, DSP 코어부(10)가 외부의 다른 부들로부터 데이터를 주고 받기 위하여 필요한 제어신호를 발생시킨다. 디코딩부(60)의 출력신호는 24비트이고, 이 신호는 각 부의 입력신호로서 사용된다.
CPU 인터페이스부(30)는 본 발명에 의한 장치 외부에서 본 발명에 의한 장치를 포함한 전체의 시스템을 제어하는 CPU와 본 발명에 의한 장치의 DSP 코어부(10) 사이의 데이터와 명령들을 상호 전달하는 역할을 한다. CPU 인터페이스부(30)는 CPU 어드레스 디코더, 레지스터부, 및 DMA 인터페이스부로 구성되어 있다.
CPU 어드레스 디코더는 CPU에서 나오는 어드레스를 해석하여 CPU와 관계되는 레지스터부에 있는 여러 개의 레지스터들 중 특정한 레지스터를 선택하는 신호를 발생시킨다.
레지스터부는 명령 레지스터(Command Resister, CR), 상태 레지스터(Status Resister, SR), 수평 넓이 레지스터(Horizontal Width Resister, HWR), 최소 코드 워드 길이 레지스터(Minimum Code Word Length Resister, MCWLR), K 파라미터 레지스터(K Parameter Resister, KPR), 오류 카운트 레지스터(Error Count Resister, ECR), 제어 귀환 레지스터(Return to Control Resister, RCR), 제어 레지스터(CONtrol Resister, CONR), 및 3개의 메모리 인터페이스 시작 어드레스 레지스터(Memory Interface Starting Address Resister1,2,3, MASAR 1,2,3) 등 총 11개의 레지스터로 구성되어 있다. 명령 레지스터(CR)은 DSP 코어부가 수행할 명령을 적는 레지스터이다. 상태 레지스터(SR)는 CPU가 읽어간 DSP 코어부의 상태를 적는 레지스터이다. 수평 넓이 레지스터(HWR)는 처리하여야 하는 한 라인의 길이를 적어 놓는 레지스터이다. 최소 코드 워드 길이 레지스터(MCWLR)는 MH 코딩 또는 MR 코딩에서 한 라인을 처리했을 때 만들어내야 하는 최소 코드 워드의 길이가 적혀지는 레지스터이다. K 파라미터 레지스터(KPR)는 MR 코딩에서 사용자가 정의할 수 있는 K 파라미터가 기록되는 레지스터이다. 오류 카운트 레지스터(ECR)는 MH 디코딩 또는 MR 디코딩을 수행하는 도중 발생하는 오류에 관계되는 것으로서, 오류가 발생하면 DSP 코어부는 윗줄을 현재 디코딩이 수행중인 줄에 복사하고 오류 카운트 레지스터(ECR)값을 1증가 시킨다. 제어 귀환 레지스터(RTCR)는 코딩과 디코딩시 문서의 한 페이지 종결 정보를 기록하는 레지스터로서, 코딩을 수행할 때, CPU가 명령 레지스터(CR)의 페이지 종결 플래그를 셋시켜서 한 장의 문서 전송이 끝났음을 알리면, 제어 귀환 레지스터(RTCR)의 값만큼 EOL(End Of Line) 코드를 발생시키고, 디코딩시에는 이 값만큼의 EOL 코드가 연속적으로 들어오면 한 페이지가 끝난 것으로 인식하여 CPU에 인터럽트를 걸어서 페이지가 끝난 것을 알려주게 된다. 제어 레지스터(CONR)는 본 발명에 의한 장치의 외부 입출력을 제어하는데 사용된다. 메모리 인터페이스 시작 어드레스 레지스터들(MISAR 1,2,3)은 본 발명에 의한 장치가 외부의 메모리를 공유할 때, 외부 메모리의 시작 어드레스와 전송할 제이터의 바이트수를 기록하는 레스터들이다.
DMA 인터페이스부는 CPU와 본 발명에 의한 장치 사이의 데이터를 DMA 방식으로 주고 받는 기능을 한다.
메모리 인터페이스부(40)는 메모리와 DSP 코어부(10)를 연결시켜주는 것으로서, 메모리 인터페이스부(40)는 DSP 코어부(10)의 명령을 받으며, 다음에 이용할 데이터의 SRAM상의 어드레스를 저장하고 있는 메모리 어드레스 카운트 레지스터와 메모리로부터 읽어오거나 쓸 데이터가 저장되어 있는 버퍼 레지스터 및 각종 제어신호를 만들어내는 메모리 제어부로 구성되어 있다.
PEL 변화 감지부(70)는 DSP 코어부(10)를 통하여 데이터와 명령을 받으며, 현재 라인의 데이터를 인식하는 부분과 참조 라인의 PEL 변화를 발견하는 두 개의 부분으로 구성되어 있다.
PEL 발생부(80)는 송신시 코딩 PEL과 수신시 디코딩 PEL을 만들어낸다. 즉, 코딩 동작에서 압축한 데이터를 만들어서 DSP 코어부(10)에 전달하고, 디코딩시 복원할 데이터를 만들어서 DSP 코어부(10)로 전달한다.
직렬 데이터 출력부(50)는 디코딩 과정에서 외부의 프린터를 지원하기 위하여 직렬 데이터와 클럭을 외부로 보내주는 기능을 한다.
이제, 본 발명에 의한 장치의 외부 데이터 입출력을 위한 버스구조를 설명한다.
본 발명에 의한 장치가 외부와 인터페이스하는 버스는 CPU와 관련된 시스템 버스와 이미지 프로세싱과 관련된 메모리 액서스를 위한 버스로 나눌 수 있다. 시스템 버스는 크게 어드레스 버스와 데이터 버스로 구성되고, 이미지 프로세싱과 관련된 메모리 버스는 특별한 중재방식을 이용하여 한 개의 SRAM을 다른 이미지 프로세서들과 공유하여 사용할 수 있다.
도4는 본 발명에 의한 장치의 CPU와 관련된 시스템 버스의 구조를 보여주는 도면이다. CPU는 어드레스 버스와 데이터 버스를 통하여 본 발명에 의한 장치의 데이터를 액서스한다. 본 발명에 의한 장치는 코딩/디코딩 또는 DMA 명령을 수행하는 과정에서 CPU와 DMA 전송 방식으로 데이터를 주고 받는다. DMA(Direct Memory Access) 전송이란, CPU, 메모리, 그리고 주변 기기가 있을 때, CPU를 거치지 않고 메모리와 주변기기 사이의 전송이 이루어지는 것을 말한다. DMA 전송을 위하여는 DMA 전송 전용 제어기나 DMA 전송 기능을 가지는 CPU가 필요하다. DMA 전송에 의하면 짧은 시간에 많은 데이터를 메모리와 주변기기 사이에 전송할 수 있으며, CPU는 이 기간동안 다른일을 내부적으로 처리할 수 있는 잇점이 있다. 본 발명에 의한 장치는 DMA전송을 위하여 데이터 버스를 이용한다. 코딩과정에서 본 발명에 의한 장치가 DMA를 요구할 때는 본 발명에 의한 장치가 가지고 있는 압축된 데이터를 읽어가라는 의미이고, 디코딩시 DMA를 요구하는 것은 압축된 데이터를 본 발명에 의한 장치에 가져다 놓으라는 의미이다.
도5는 본 발명에 의한 장치의 이미지 관련 데이터 버스의 구조를 보여주는 도면이다.
본 발명에 의한 장치는 외부의 이미지 프로세서(51)와 SRAM(52)을 공유하여 사용한다. 구체적으로 설명하면, 본 발명에 의한 장치의 입력 단자로서 MEN_ENABLE 신호를 두어서 이 신호가 1로 유지되는 동안만 본 발명에 의한 장치가 SRAM(52)을 이용하고, 0인 동안에는 외부의 이미지 프로세서(51)가 SRAM(52)을 사용한다. 하나의 SRAM을 공유하며 이미지 프로세서와 본 발명에 의한 장치가 데이터를 동시에 처리할 수 있기 때문에 전체 시스템의 데이터 처리 속도를 높일 수 있다. 입력신호인 MEN_ENABLE 신호는 전체 시스템의 클럭에 동기를 맞출 필요가 없이 비동기적으로 들어오되 메모리 액서스 시간보다는 더 오랜 기간동안 1의 상태를 유지하여야 한다.
마지막으로 본 발명에 의한 직렬 출력 구조를 설명하면, 본 발명에 의한 장치는 외부의 감열식 인쇄기에 데이터 전달을 용이하게 하기 위하여 외부로 직렬로 데이터와 클럭을 내보내는 기능을 가진다. 복원 명령이나 DMA 전송 명령을 내리면 이미지 관련 SRAM 데이터가 클럭과 함께 직렬로 외부로 전달된다.
이하에서는 본 발명에 의한 장치의 기능을 설명한다.
도6는 팩스밀리 송신시 본 발명에 의한 장치의 기능을 설명하기 위한 도면이다.
본 발명에 의한 장치는 팩스밀리 송신시 데이터 압축 기능을 수행하는데, 이 때, 외부의 SRAM에 저장된 데이터를 읽어서 MH/MR/MMR 코딩 중 CPU가 명령한 코딩 방식으로 데이터를 압축하여 CPU가 관장하는 메모리에 DMA 전송 방식을 이용하여 전달한다.
도7는 팩시밀리 수신시 본 발명에 의한 장치의 기능을 설명하기 위한 도면이다.
팩스밀리 수신시에는 팩스밀리 송신시와 반대로 데이터 복원 기능을 수행하는데 코딩된 데이터를 CPU가 관장하는 메모리로부터 DMA 전송 방식으로 받아서 MH/MR/MMR 방식의 디코딩을 수행 한 후, 외부의 SRAM에 기록한다. 코딩과 디코딩은 기본적으로 1라인 단위로 CPU로부터 명령을 받아서 수행하고, 동작이 끝나면 CPU에 인터럽트를 걸어서 동작이 끝났음을 알려준다. 따라서 코딩과 디코딩이 수행되는 동안에도 CPU는 다른 동작을 할 수 있는 잇점이 있다.
도8은 본 발명에 의한 장치에서 복원된 데이터를 클럭과 함께 외부로 직렬 출력하는 기능을 설명하는 도면이다.
본 발명에 의한 장치의 프린터제어부에서는 복원된 데이터를 클럭과 함께 외부로 직렬 출력하여 프린터와 같이 직렬로 데이터를 받는 시스템에 쉽게 적용할 수 있도록 한다.
본 발명에 의한 디지털 팩스밀리용 압축 복원 장치는 CCITT에서 규정한 세가지 압축 방식으로 데이터를 압축 및 복원할 수 있으며 삼성 반도체의 ASIC(Application of Specific Integrated Circuit) 설계자를 위하여 개발된 SSP1601S를 사용하여 설계된 것으로서 국내에서 개발되는 팩스밀리 시스템에 적합한 장점이 있다. 또한, 본 발명에 의한 디지털 팩스밀리용 데이터 압축 복원 장치는 특별한 버스 중재 기능을 추가하여 고속의 이미지 프로세서와 한 개의 SRAM을 공유하여 동시에 데이터를 처리할 수 있고, 상기한 기본적인 데이터 압축 복원 기능 이외에, 사용자의 편의를 위하여 외부의 감열식 프린터를 지원하기 위하여 복원된 데이터를 외부 동기 신호인 클럭 펄스와 함께 직렬로 출력되도록 하는 기능과, 외부의 SRAM 데이터를 CPU에, 또는 CPU 데이터를 외부의 SRAM에 직접 전송시키는 기능을 더 가진다.

Claims (6)

  1. 디지털 팩스밀리용 데이터 압축 복원 장치에 있어서,
    간단한 명령들의 조합으로 데이터 압축 및 복원을 위한 알고리즘을 수행하는 DSP 코어부;
    상기 DSP 코어부의 명령이 저장되어 있는 프로그래머블 ROM;
    상기 DSP 코어부와 외부의 각 장치간의 데이터를 주고 받기 위하여 필요한 제어신호를 발생시키는 디코딩부;
    본 장치를 포함한 전체 시스템을 제어하는 CPU와 상기 DSP 코어부 사이의 데이터와 명령을 상호 전달하는 CPU 인터페이스부;
    상기 DSP 코어부와 외부 메모리를 연결시켜주는 메모리 인터페이스부;
    상기 DSP 코어부를 통하여 데이터와 명령을 받으며 현재 라인의 데이터를 인식하고 참조 라인의 PEL 변화를 발견하는 PEL 변화 감지부;
    코딩시 압축된 데이터를 만들어서 DSP 코어부로 전달하고, 디코딩시 복원할 데이터를 만들어서 DSP 코어부로 전달하는 PEL 발생부; 및
    디코딩시 외부의 프린터로 직렬 데이터와 클럭을 출력하는 직렬 데이터 출력부를 포함하는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
  2. 제 1항에 있어서, 상기 DSP 코어부와 상기 프로그래머블 ROM은
    PA 버스와 PD 버스에 의하여 연결되어 있고, 프로그래머블 ROM은 PA 버스로부터 어드레스 신호를 만들어내는 어드레스 디코더; 및
    DSP 코어부가 수행하는 명령들이 저장되어 있으며 상기 어드레스 신호에 의하여 저장된 명령을 입력 클럭에 동기되어 PD 버스로 출력시키는 동기 ROM을 포함하는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
  3. 제 1항에 있어서, 상기 CPU 인터페이스부는
    CPU에서 나오는 어드레스를 해석하여 특정 레지스터를 선택하는 CPU 어드레스 디코더;
    DSP 코어부가 수행할 명령과 DSP 코어부의 상태 정보 등을 저장하는 레지스터부; 및
    CPU와 본 발명에 의한 장치 사이에 데이터를 DMA 방식으로 주고 받는 기능을 하는 DMA 인터페이스부를 포함하는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 디지털 팩스밀리용 데이터 압축 복원 장치의 CPU와 관련된 시스템 버스는 코딩/디코딩 또는 DMA 명령을 수행시 CPU와 DMA 전송 방식으로 데이터를 주고 받을 수 있는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 디지털 팩스밀리용 데이터 압축 장치의 이미지 관련 데이터 버스는 외부의 이미지 프로세서와 SRAM을 공유할 수 있는 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
  6. 제 1항에 있어서, 상기 DSP 코어부는 삼성 반도체의 ASIC(Application of Specific Integrated Circuit) 설계자를 위하여 개발된 SSP1601S를 사용하여 설계된 것임을 특징으로 하는 디지털 팩스밀리용 데이터 압축 복원 장치.
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