KR100196302B1 - 막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법 - Google Patents

막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법 Download PDF

Info

Publication number
KR100196302B1
KR100196302B1 KR1019940007330A KR19940007330A KR100196302B1 KR 100196302 B1 KR100196302 B1 KR 100196302B1 KR 1019940007330 A KR1019940007330 A KR 1019940007330A KR 19940007330 A KR19940007330 A KR 19940007330A KR 100196302 B1 KR100196302 B1 KR 100196302B1
Authority
KR
South Korea
Prior art keywords
region
transfer
transfer electrode
semiconductor substrate
forming
Prior art date
Application number
KR1019940007330A
Other languages
English (en)
Inventor
이사야 기따무라
요시끼 나까무라
마사까즈 이나미
요시히로 오까다
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP5083346A external-priority patent/JP2877656B2/ja
Priority claimed from JP5083344A external-priority patent/JP2919697B2/ja
Priority claimed from JP5083343A external-priority patent/JPH06296008A/ja
Priority claimed from JP5087372A external-priority patent/JPH06302800A/ja
Priority claimed from JP6030324A external-priority patent/JPH07240512A/ja
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Application granted granted Critical
Publication of KR100196302B1 publication Critical patent/KR100196302B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14831—Area CCD imagers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

기판의 표면에 복수개의 분리 영역을 간격을 두고 형성하고, 소자 영역을 구분 짓는다. 기판상에 제1 절연막을 형성하고, 그 위에 다결정 실리콘 막을 형성하고, 그것을 패터닝하여 분리 영역과 직교하는 방향의 복수의 제1 전송 전극을 얻는다. 이 제1 전송 전극 상과 상기 패터닝으로 노출된 기판상에 제2 절연막을 형성하고 이 제2 절연막 상에 있고 제1 전송 전극에서 끼워진 사이의 위치에 제2 전송 전극을 형성한다. 그리고, 제1 전송 전극 및 제1 절연막의 두께를 소정의 것으로 함에 따라 여기에서의 가시광의 간섭을 제어하고, 가시광의 투과율을 개선한다. 또한, 수광 영역 이외의 전송 전극의 두께를 두껍게 함에 따라, 전극과의 콘택트를 개선하고, 또 수광 영역 이외에서의 동작을 개선한다.

Description

막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법
제1도는 프레임 트랜스퍼형의 CCD 고체 촬상 소자의 모식적 평면도.
제2도는 CCD 고체 촬상 소자의 출력부의 회로도.
제3도는 종래의 고체 촬상 소자의 촬상부를 도시한 평면도.
제4도는 제3도의 IV-IV선의 단면도.
제5도는 제3도의 V-V선의 단면도.
제6도는 본 발명 실시예 1의 고체 촬상 소자의 촬상부의 단면도.
제7도는 본 발명 제1실시예의 고체 촬상 소자의 전송 전극 부분의 확대도.
제8도는 본 발명 실시예 1의 고체 촬상 소자의 분광 감도 시뮬레이션 결과를 도시한 도면.
제9도는 본 발명 실시예 1의 고체 촬상 소자의 전송 전극의 막 두께와 감도와의 관계를 시뮬레이션한 결과 및 측정치를 도시한 도면.
제10도 본 발명 실시예 1의 고체 촬상 소자의 분광 감도를 시뮬레이션한 결과를 도시한 도면.
제11도는 본 발명 실시예 1의 고체 촬상 소자의 산화막의 막 두께와 감도와의 관계를 시뮬레이션한 결과 및 측정치를 도시한 도면.
제12a도∼제12d도는 본 발명 실시예 1의 고체 촬상 소자의 제조 방법을 도시한 공정별 단면도.
제13도는 본 발명 실시예 2의 고체 촬상 소자의 전송 전극 부분의 확대도.
제14도는 본 발명 실시예 2의 고체 촬상 소자의 분광 감도의 측정치를 도시한 도면.
제15도는 본 발땅 실시예 2의 고체 촬상 소자의 전송 전극의 막 두께와 감도와의 관계를 시뮬레이션한 결과를 도시한 도면.
제16도는 본 발명 실시예 3의 고체 촬상 소자의 촬상부를 도시한 평면도.
제17도는 제16도의 XII - XII선의 단면도.
제18a도∼제18d도는 본 발명 실시예 3의 고체 촬상 소자의 제조 방법을 도시한 공정별 단면도.
제19a도∼제19d도는 본 발명 제4 실시예의 고체 촬상 소자의 제조 방법을 도시한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 확산층
13 : 매립 채널층 14 : 산화 실리콘막
15, 16 : 전송 전극 17 : PSG막
본 발명은 촬상 영역이 전송 전극으로 덮인 고체 촬상 소자 및 그 제조 방법에 관한 것이다.
프레임 트랜스퍼형 CCD 고체 촬상 소자에서 피사체로부터의 빛을 받는 촬상부는 조사된 빛에 응답하여 발생하는 정보 전하를 축적함과 동시에, 소정 기간 축적된 정보 전하를 축적부로 전송 출력하는 구성으로 되어 있다. 이를 위하여, 빛의 수광 영역에도 정보 전하를 전송 구동하기 위한 전송 전극이 설치되어 있다.
제1도는 프레임 트랜스퍼형 CCD 고체 촬상 소자의 개략을 도시한 평면도이다.
촬상부(101)은 수직 방향으로 연속하는 복수의 CCD 시프트 레지스터로 되어 있고, 입사하는 빛의 양에 따라 발생하는 정보 전하를 수광 기간에 각 비트에 축적하고, 그 정보 전하를 전송 기간에 수직 전송 클럭ΦV에 따라 전송 출력한다. 축적부(102)는 촬상부(101)의 시프트 레지스터에 연속하는 CCD 시프트 레지스터로 되어 있고, 축적 전송 클럭 Φs를 받아 전송 기간에 촬상부(101)에서 출력되는 정보 전하를 받아 들여 축적한다. 수평 전송부(103)은 수평 방향에 연속하는 1열의 CCD 시프트 레지스터(경우에 따라 2열 이상이 된다)로 구성되고, 각 비트에 축적부(102)의 시프트 레지스터의 출력을 받고, 수평 전송 클럭 ΦH에 따라 정보 전하를 수평 라인 단위로 출력한다. 출력부(104)는 전하량을 전압치로 변환하는 부동 확산 (전기적으로 독립된 확산 영역) 및 그 부동 확산의 전위 변동을 끌어내는 앰프를 구비하고, 수평 전송부(104)에서 1비트 단위로 출력되는 정보 전하를 축차 전압치로 변환하여, 영상 신호로서 출력한다. 이 출력부(104)는, 예를 들면 제2도에 도시한 바와 같이, 수평 전송부(103)의 CCD 출력을 받는 부동 확산(110), 이 부동 확산(110)의 전위를 리셋 클럭 ΦR에 따라 리셋하는 트랜지스터(111) 및 소스 폴로워 접속되어 앰프를 구성하는 1쌍의 트랜지스터(112, 113)으로 구성되고, 수평 전송부(103)에서 출력된 정보 전하의 전하량의 변화에 응답하는 영상 신호를 출력한다.
제3도는 고체 촬상 소자의 촬상부(101)의 구조를 도시한 평면도이고, 제4도는 그 IV - IV선의 단면도, 제5도는 그 V - V선의 단면도이다.
P형의 실리콘 기판(120)의 일면의 수광 영역 부분에는 P형의 불순물이 고농도로 주입된 복수의 분리 영역(121)이 서로 평행하게 배치되고, 마찬가지로 주변 영역에도 고농도의 P형의 불순물을 함유한 분리 영역(122)가 수광 영역을 둘러싸도록 형성된다. 또한 각 분리 영역(120) 사이의 채널 영역(123)은 기판 표면 부분에 N형의 불순물이 확산되어 매립 채널 구조를 이루고 있다. 이와 같은 분리 영역(121) 및 채널 영역(123)이 형성된 실리콘 기판(120) 상에는 절연막(124)를 사이에 두고 다결정 실리콘으로 이루어진 1층째의 복수의 전송 전극(125)가 채널 영역(123)과 교차하는 방향으로 수광 영역을 횡단하여 주변 영역까지 연장되게 배치된다. 이러한 전송 전극(125) 상에는 동일한 다결정 실리콘으로 된 2층째의 전송 전극(126)이 1층째의 전송 전극(125)의 간극을 덮도록 배치되어 2층 구조를 이루고 있다. 이러한 전송 전극(125, 126)는 축적 기간 중에 각각 고정 전위가 부여되고, 이에 따라 4개의 전송 전극(125, 126)을 1단위로서 형성된 수광 화소에 정보 전하가 축적된다. 또한, 소정와 수광 기간을 경과한 후에는 각 전송 전극(125, 126)에, 예를 들면 4상의 클럭 펄스가 인가되어 각 수광 화소에 축적된 정보 전하가 채널 영역(123)을 따라서 축적 부측에 전송된다
그리고 주변 영역 부분의 전송 전극(125, 126) 상에 절연막(127)을 사이에 두고 알루미늄 배선(128)이 배치되고 절연막(127)에 마련된 콘택트 홀(129)를 통하여 각 전송 전극(125, 126)과 접속된다. 이 알루미늄 배선(128)은 전송 전극(125, 126)에 공급하는 전송 클럭의 상의 수에 대응하여 설치된 것으로, 4상 클럭의 경우에는 4개 배치되고 각 배선이 3개 걸러서 전송 전극(125, 126)과 접속된다.
상기와 같은 CCD 고체 촬상 소자의 수광부에 관해서는 채널 영역(123)에 입사하는 빛의 광전 효과에 따라 정보 전하를 얻고 있기 때문에 전송 전극(125, 126)에 개구부를 설치한 것과, 전송 전극(125, 126)의 막 두께를 얇게 하는 것 등에 의해 빛의 입사 효율을 높게 하는 대책이 고려되어 있다. 특히, 고해상도화에 대응하여 각부의 미세화가 도모되면, 수광 화소의 면적이 적어지고, 입사 효율의 향상에 따른 수광 감도의 개선이 문제가 된다. 그렇지만, 전송 전극(125, 126)에 개구부를 설치한 경우에는 전극의 형상이 복잡해짐에 따라 미세화가 곤란하게 되어 고해상도화에는 적합하지 않다. 또한, 전송 전극(125, 126)을 얇게 형성하는 경우 이러한 전송 전극(125, 126)에 촬상부의 주변 영역으로 전력 공급용의 금속 배선을 접속할 때, 콘택트의 펀치 스루(punch through)가 생기기 쉽게 되어 소자의 신뢰성이 손상된다. 또는, 전송 전극(125, 126)과 동일 공정으로 형성되는 그 외의 영역(축적부와 출력부 등)의 전극도 마찬가지로 얇게 되기 때문에 축적부와 수평 전송부의 전송 효율의 저하와 출력부의 특성의 열화를 초래하게 된다.
또한, 전송 전극(125, 126)의 막 두께가 얇아지면, 1층째의 전송 전극(125)와 2층째의 전송 전극(126)과의 사이를 절연하는 층간 절연막을 형성할 때에, 1층째의 전송 전극(125)의 측변부가 벌어지기 쉽게 된다는 문제가 생긴다. 즉, 층간 절연막이 다결정 실리콘을 재료로 하는 전송 전극(125) 표면의 열 산화에 의해 형성되기 때문에, 그 열 산화 처리시에 실리콘 기판(120)과 전송 전극(125)와의 사이의 산화막이 전송 전극(125)의 측면측보다 성장하고, 전송 전극(125)의 막 두께가 얇은 경우에는 전송 전극(125)의 측변부가 벌어진다. 이와 같이 전송 전극(125)의 측변부의 벌어짐이 생기면, 후의 에칭 공정에서 그 벌어진 부분에 에칭의 찌꺼기가 생겨 전류 리크를 초래할 우려가 있다. 또한, 전송 전극(125)의 실효 게이트 길이가 짧게 되고, 원하는 특성이 얻어지지 않게 됨과 동시에, 벌어진 부분에서 전송 전극(125, 126)에 돌기가 생기고 그 돌기 부분에 전계가 집중하여 전송 불량을 일으키게 된다.
본 발명의 목적은, 전송 전극의 막 두께를 소정의 것으로 설정함에 따라 광입사 효율 즉 수광 감도를 향상함에 있다.
또한, 본 발명의 목적은, 소자의 신뢰성 저하와 각부 특성의 열화를 방지하면서 촬상부로의 광의 입사 효율을 향상함에 있다.
또한, 본 발명의 목적은, 다층 구조의 전송 전극의 1층째의 전송 전극(제1 전송 전극)의 벌어 짐을 방지함에 있다.
또한, 본 발명의 목적은, 수광부 전송 전극의 막 두께를 주변 부분보다 얇게 하는 것으로 광 입사 효율을 향상함에 있다.
또한, 본 발명의 목적은, 주변 부분에서 수광 부분보다 막 두께가 얇은 전송 전극을 효율적으로 제조함에 있다.
본 발명은, 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자에 있어서, 정보 전하의 이동을 저지하는 복수의 분리 영역이 서로 평행 배열된 반도체 기판과, 이 반도체 기판 상에 서로 일정한 간격을 두고 평행하게 배치되고, 상기 분리 영역과 교차하는 방향으로 연장하는 복수의 제1 전송 전극과, 이러한 제1 전송 전극의 각 간극을 덮도록 하여 배치된 복수의 제2 전송 전극을 구비 하고, 상기 제1 및 제2 전송 전극의 막 두께가 약 50 nm∼100 nm 의 범위로 형성되어 있는 것을 특징으로 한다.
이와 같이, 제1 및 제2 전송 전극의 막 두께가 약 50 nm∼100 urn(특히 바람직한 것은 90∼100 nm)의 범위에 형성되어 있는 것에 의해, 가시광 영역에서 빛의 간섭이 최소화되고, 빛이 가장 효율 좋은 전송 전극을 투과하여 전송 전극의 아래에 위치하는 채널 영역에 도달한다. 따라서, 가시광 영역의 빛에 대한 수광 감도가 향상된다.
또한, 각 전송 전극이 약 50∼100 nm 의 막 두께로 형성되는 것에 부가하여, 상기 제1 전송 전극은 상기 반도체 기판의 표면상에 형성된 제1 절연막 상에 형성되어있고, 이 제1 절연막의 막 두께가 약 120 nm∼180 nm 의 범위로 형성되어 있는 것을 특징으로 한다.
따라서, 촬상 소자의 분광 감도의 최대치가 가시광 영역에 위치한다.
또한, 본 발명은 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법에 있어서, 정보 전하의 이동을 저지하는 복수의 분리 영역이 서로 평행 배열된 반도체 기판 상에 절연층을 형성하는 공정과, 이 절연층 상에 상기 분리 영역과 교차하는 방향으로 연장하는 복수의 제1 전송 전극을 서로 일정한 간격을 두어 평행하게 형성하는 공정과, 이러한 제1 전송 전극의 표면 및 상기 반도체 기판의 노출된 표면을 산화하여 제1 절연막을 형성하는 공정과, 이 제1 절연막 상에 제1 절연막을 동일 재료를 성장시킴으로써 제2 절연막을 형성하는 공정과, 이 제2 절연막 상에서 상기 제1 전송 전극의 각 간극을 덮도록 하여 복수의 제2 전송 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
제1 전송 전극의 표면을 얇게 산화하여 제1 절연막을 형성한 후에, 기상 성장법에 의해 두꺼운 제2 절연막을 형성하는 것으로 제1 전송 전극과 반도체 기판과의 사이의 산화막 성장이 억제되고 제1 전송 전극의 측변부의 벌어짐이 없게 된다.
또한, 본 발명은 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법이고, 정보 전하의 이동을 저지하는 복수의 분리 영역이 서로 평행 배열된 반도체 기판 상에 절연층을 형성하는 공정과, 이 절연층 상에 서로 일정한 간격을 두고 평행하게 배치되고, 상기 분리 영역과 교차하는 방향으로 연장하는 복수의 제1 전송 전극을 형성하는 공정과, 이러한 제1 전송 전극의 각 간극과 덮도록 하여 배치된 복수의 제2 전송 전극을 형성하는 공정을 구비하고, 상기 전송 전극의 막 두께를 상기 고체 촬상 소자의 분광 감도가 원하는 파장에서 최대치를 나타내도록 설정하고, 이 전송 전극의 막 두께로 고체 촬상 소자의 분광 감도가 원하는 특성을 나타내도록 절연층의 막 두께를 설정하는 것을 특징으로 한다.
분광 감도의 최대치를 나타내는 파장을 전송 전극의 막 두께에 따라 설정하고, 분광 감도의 특정한 특성을 전송 전극 아래의 절연막의 막 두께 제어에 의해 설정하는 것으로 원하는 분광간과 특성을 용이하게 얻을 수 있다.
또한, 상기 전송 전극의 막 두께는 고체 촬상 소자의 분광 감도가 가시광 영역의 특정의 파장에서 최대치를 나타내도록 설정하고, 그 전송 전극의 막 두께로 고체 촬상 소자의 분광 감도가 가시광 영역의 단파장측에서 높은 감도를 나타내도록 상기 절연층의 막 두께를 설정하는 것을 특징으로 한다.
이에 따라, 단파장 측의 빛의 감도를 좋게 할 수 있고, 밸런스 좋은 분광 감도 특성을 갖는 고체 촬상 소자를 실현할 수 있다.
또한 본 발명은, 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자에 있어서, 표면 상의 적어도 내측 영역에 설치되고, 정보 전하의 이동을 저지하는 복수의 분리 영역이 서로 평행 배열된 반도체 기판과, 이 반도체 기판 상에 서로 일정한 간격을 두고 평행하게 배치되고, 상기 분리 영역과 교차하는 방향으로 연장하여, 상기 주변 영역까지에 이르는 복수의 전송 전극과, 상기 내측 영역을 둘러싼 주변 영역에 상기 전송 전극의 단부와 겹치도록 배치되고, 각 전송 전극과 규칙적으로 접속되는 복수의 전력 공급선을 포함하고, 상기 전송 전극은 그 막 두께가 상기 주변 영역에서 상기 내측 영역보다도 크게 형성되어 있는 것을 특징으로 한다.
이와 같이, 촬상부의 수광 영역만으로 전송 전극을 얇게 형성하여 촬상부의 채널 영역에의 빛의 입사 효율을 향상한다. 그리고 각 전송 전극을 수광 영역의 주변부분에서 두껍게 하고 있기 때문에, 그 주변 부분에서 각 전송 전극에 접속되는 금속 배선의 콘택트가 기판측으로 펀치 스루(punch through)하게 된다. 또한 촬상부 이외 부분의 전극이 소정의 두께로 형성되는 것으로 축적부 및 수평 전송부의 전송 효율의 저하 및 출력부의 특성 열화가 억제된다.
또한 본 발명은, 반도체 기판에 입사되는 빛의 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법이고, 반도체 기판 표면의 내측 영역에 전하의 이동을 저지하는 분리 영역을 복수개 서로 평행하게 형성하는 분리 영역 형성 공정과, 상기 반도체 기판 상의 내측 영역 및 이 내측의 외측에 위치하는 주변 영역에 걸쳐 도전층을 형성하는 제1도전층 형성 공정과, 형성된 도전층의 내측 영역에 대응한 범위를 제거하는 도전층 제거 공정과, 상기 반도체 기판 상의 내측 영역 및 이 내측의 외측에 위치하는 주변 영역에 걸쳐 도전층을 또 다시 형성하는 제2 도전층 형성 공정과, 이와 같이 하여 형성된 제1 및 제2 도전층을 상기 분리 영역과 교차하는 방향으로 패터닝하고 상기 내측 영역을 횡단 주변 영역까지 신장하는 복수의 제1 전송 전극을 얻는 제1 전송 전극 형성 공정과, 상기 주변 영역에서 상기 전송 전극에 접속되는 전력 공급선을 형성하는 전력 공급선 형성 공정을 구비하는 것을 특징으로 한다.
따라서, 촬상부의 수광 영역만으로 막 두께가 얇아지는 전송 전극이 형성된다.
또한, 본 발명은 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법이고, 반도체 기판 표면의 수광 영역이 되는 범위에 전하의 이동을 저지하는 분리 영역을 복수개 서로 평행하게 형성하는 분리 영역 형성 공정과, 상기 반도체 기판 상의 제1 절연층을 형성하는 제1 절연층 형성 공정과, 상기 절연층 상에 도전층을 형성하는 도전층 형성 공정과, 형성된 도전층의 표면을 상기 수광 영역의 범위에 대응하여 선택적으로 산화하는 도전층 산화 공정과, 상기 도전층의 산화 부분을 제거한 후, 상기 도전층을 에칭하여 상기 분리 영역과 교차하는 방향으로 상기 수광 영역을 횡단하는 복수의 제1 전송 전극을 얻는 제1 전송 전극 형성 공정과, 상기 수광 영역의 주변 영역 부분에서 상기 전송 전극에 접속되는 전력 공급선을 형성하는 전력 공급선 형성 공정을 구비하는 것을 특징으로 한다.
이와 같이, 두껍게 형성한 다결정 실리콘막을 선택 산화하여 부분적으로 막 두께를 얇게 하는 것으로, 다결정 실리콘막을 형성하는 공정이 1회 이루어진다. 이 때문에 다결정 실리콘막을 형성하기 위한 처리 시간이 단축된다. 또한, 선택 산화에 의해 다결정 실리콘막의 막 두께를 얇게 하고 있기 때문에 다결정 실리콘막의 아래의 절연막이 제조 공정의 영향을 받기 어렵게 되고 동작의 신뢰성이 유지된다.
[실시예 1]
제6도는 본 발명의 고체 촬상 소자의 촬상부를 도시한 단면도이고, 제7도는 그 전송 전극 부분을 확대한 도면이다. 본 도면에서는 과잉 전하를 기판측에 흡수시키는 종형 오버 플로우 드레인 구조의 것을 도시하고 있다.
N형의 실리콘 기판(11)의 일면에는, p형의 불순물이 확산된 확산층(12)가 형성되고, 이 확산층(12) 내에 고농도의 P형 영역 또는 두꺼운 산화막으로 이루어진 복수의 분리 영역(도시되지 않음)이 서로 평행하게 배치된다. 분리 영역 사이에 끼인 채널 영역은, 표면 영역에 N형의 불순물이 확산된 매립 채널층(13)이 형성된다. 실리콘 기판(11)상에는 열산화에 의한 산화 실리콘막(14a)를 사이에 두고 다결정 실리콘을 재료로 하는 복수의 전송 전극(15)가 채널 영역과 교차하고, 서로 일정의 간격을 두고 배치된다. 여기에서, 산화 실리콘막(14a)의 막 두께는 약 160 nm, 전송 전극(15)의 막 두께는 약 75 nm로 형성된다.
1층째의 전송 전극(15) 상에는 열 산화에 의한 산화 실리콘막(14b, 14c) 및 기상 성장에 의한 산화 실리콘막(14d)으로 된 2층 구조의 절연막을 사이에 두고, 1층째의 전송 전극(15)의 간극 부분을 덮도록 하여 2층째의 전송 전극(16)이 배치된다. 이 2층째의 전극 전극(16)도 다결정 실리콘으로 형성된다. 열산화에 의해 전송 전극(15)의 간극 부분에 형성되는 산화 실리콘막(14b)는 약 10 nm, 기상 성장에 의한 산화 실리콘막(14d)는 약 150 nm의 막 두께로 형성되고, 전송 전극(16)은 약 75nm의 막 두께로 형성된다. 이에 따라, 2층째의 전송 전극(16)의 아래에 형성되는 산화 실리콘막(14b, 14d)의 막 두께가 1층째의 전송 전극(15)의 아래에 형성되는 산화 실리콘막(14a)의 막 두께와 같게 된다. 그리고, 전송 전극(16) 상에는 절연막으로서 PSG막(17)이 형성되고, 각 전송 전극(15, 16)에 전력을 공급하는 알루미늡 등의 배선이 촬상부의 주변 영역에서 PSG막(17) 상에 배치된다.
이상의 구조를 갖는 고체 촬상 소자에 있어서, 가시광 영역 내(파장 550 nm전후)에 분광 감도의 최대치를 갖고 있으며 더불어 가시광 영역의 단파장측 즉, 청색부분(파장 500 nm 전후)에서 수광 감도가 양호하다.
여기에서 나타낸 각 막 두께의 값은, 각종의 조건을 설명한 시뮬레이션 결과 및 실제로 제조된 고체 촬상 소자를 이용한 측정 결과에 기초하여 결정된다. 다음 에, 각 막 두게 값의 최적화 방법에 관하여 설명한다.
우선, 전송 전극 아래의 산화막 두께를 일정치(150 nm)로 했을 때, 전송 전극의 막 두께를 a: 40 nm, b: 60 nm, c: 80 nm 및 d: 100 nm로 하면, 각각의 경우에서의 고체 촬상 소자의 분광 감도 특성은, 시뮬레이션에 의하면 제8도에 도시한 것 같이 된다 이 도면에서, 횡축은 입사하는 빛의 파장, 종축은 입사하는 빛의 상대적인 감도를 각각 표시하고 있다. 각 분광 감도 특성은, a를 제외하고, 입사광의 파장이 400 nm 정도에서 시작하고, 800 nm 정도에서 끝난다. 그리고 분광 감도의 피크 위치는 전송 전극의 막 두께가 두껍게 됨에 따라 장파장 측에 빗나가는 경향이 있는 것을 확인할 수 있다. 여기에서, 가시광 영역(파장이 약 400nm∼약 800nm의 범위)에서의 분광 감도의 상태를 보면, 가시광 영역의 중간에서 단파장 측에 걸친 피크를 갖는 b 및 c가 이상적인 특성에 가까운 것을 알 수 있다. 이와 같이, 절대 감도의 피크가 가시광 영역의 중간에서 상대적으로 감도 부족이 되기 쉬운 단파장측이라면, 단파장측과 장파장측에서 밸런스가 떨어진 분광 감도 특성이 된다.
한편, 전송 전극의 막 두께와 감도와의 관계는, 실측치 및 시뮬레이션의 결과부터 제9도에 도시되게 된다. 이 도면에서, 횡축은 전송 전극의 막 두께, 종축은 상대적인 감도를 표시하고 있다. 역시, 이 감도에 관해서는 전송 전극의 막 두께 각각의 값에 대하여 계산되는 분광 감도를 전파장 영역에서 적분하여 얻어진 값에 기초한 것이다.
시뮬레이션 결과에 따르면, 전송 전극의 막 두께가 75 nm 부근에서 감도가 피크가 되고, 이 값 이상으로 전송 전극이 얇아져도 빛의 투과율이 양호해 지지 않는 것을 알 수 있다. 또한, 막 두께가 160 nm 부근에서도 또다시 피크가 나타나지만, 막 두께가 75 nm 부근에 나타나는 피크보다는 값이 작아져 있다. 거기에서, 실제로 제조된 고체 촬상 소자를 이용하여 측정한 실측치를 시뮬레이션 결과에 중첩시키면, 시뮬레이션 결과와 거의 일치하는 것을 확인 가능하고, 이 시뮬레이션 결과가 실제의 감도 특성을 표시하고 있는 것으로 판단할 수 있다. 이러한 결과로부터, 전송 전극의 막 두께는 50 nm에서 100 nm의 범위, 바람직한 것은 감도가 피크가 된 막 두께 75 nm에 대하여 ±10% 정도의 범위라면, 피크시의 90 % 이상의 감도를 확보 가능하기 때문에, 최적이 된다. 이 최적치는, 제9도에 도시한 시뮬레이션 결과로부터 얻어진 전송 전극의 막 두께 최적치와도 거의 일치하고 있다. 제6도에 도시한 고체 촬상 소자에 있어서는, 감도가 피크가 된 때의 조건을 채용하고, 전송전극(15, 16)의 막 두께를 75 nm로 설정하고 있다.
이상과 같이하여 분광 감도가 원하는 파장에서 피크가 되도록 전송 전극의 두께를 결정한 후에는 전송 전극 아래와 산화막의 막 두께를 최적화한다.
우선, 전송 전극을 일정치(75 nm)로 했을 때, 전송 전극 아래의 산화막의 막두께를 a: 100 nm, b: 140 nm, c: 160 nm 및 d: 180 nm로 하면, 각각의 경우에서 고체 촬상 소자의 분광 감도 특성은, 시뮬레이션에 의하면 제10도에 도시한 바와 같이 된다. 이 도면에서, 횡축은 입사하는 빛의 파장, 종축은 입사하는 빛의 상대적인 감도를 각각 표시하고 있다. 각 분광 감도 특성은, 입사광의 파장이 600 nm 이상에서는 어느 경우도 같은 경향을 나타내고 있지만, 파장이 400 nm∼600 nm의 범위에서는 산화막 두께에 따라 크게 차이가 나는 경향을 나타내고 있다. 일반적으로, 파장이 500 nm 전후의 빛 즉, 청색부근의 빛에 관해서는, 실리콘을 기판으로 하는 고체 촬상 소자에서 감도가 부족되기 쉽고, 이 청색 감도의 확보가 막 두께 설정에 있어서 중요하게 된다. 따라서, 파장이 500 nm의 입사광에 대한 감도가 양호한 b, c가 이상적인 특성에 가까운 것을 알 수 있다. 제6도에 도시된 고체 촬상 소자에서는 400 nm에 가까운 파장의 빛에 대해서도 양호한 감도를 나타내는 c의 경우의 조건을 채용하고, 전송 전극(15, 16) 아래의 산화막(14)의 막 두께를 160 nm로 설정하고 있다.
한편, 전송 전극 아래의 산화막의 막 두께와 강도와의 관계는, 시물레이션 결과에 의하면, 제11도에 도시한 바와 같다. 이 도면에서, 횡축은 표준치를 150 nm로 한 전송 전극의 막 두께의 상대치 이고, 종축은 전 파장 영역에 대한 감도의 상대치를 표시하고 있다. 이 감도에 관해서는, 분광 감도를 전파장 영역에서 적분하여 얻어진 값에 기초한 것으로, 감도가 피크가 되는 막 두께에 가까운 값이 최적치라고는 판단할 수 없지만, 상대값이 1.0∼1.6의 범위에서는 표준치 이상의 감도가 확보되어 있는 것을 알 수 있다. 이러한 결과로, 전송 전극의 막 두께가 75 nm 일때, 산화막의 막 두께는 120 nm∼180 nm의 범위이고, 바람직한 것은, 160 nm에 대하여 ±10% 정도의 범위가 최적이 된다. 역시, 이 산화막의 막 두께는 전송 전극의 막 두께가 75 nm일 때의 최적치이고, 전송 전극의 막 두께가 바뀌면 변화하게 된다.
다음에, 전송 전극 및 산화막을 원하는 막 두께로 형성하기 위한 제조 방법에 관하여 설명한다. 제12a도∼제12d도는, 고체 촬상 소자의 제조 방법을 나타내는 공정별 단면도이고, 제6도와 동일 부분을 나타내고 있다.
[제1공정 (제12a도)]
첫째, N형으로 실리콘 기판(11)의 일면에 붕소 이온 등의 P형 불순물을 주입하여 확산층(12)를 형성하고, 이 확산층(12) 내에 분리 영역으로서 고농도의 P형 영역(도시되지 않음)을 복수개 평행하게 형성한다. 이러한 분리 영역 사이에 끼워진 채널 영역에는, 인 이온 등의 N 형의 불순물을 주입하여 매립 채널층(13)을 형성한다. 이상의 주입 공정은, 주지의 포토리소그래피 기술에 의해 얻어진 원하는 형상의 레지스트 마스크를 이용하여 행해진다. 그리고, 분리 영역 및 채널 영역이 형성된 실리콘 기판(11)상에, 게이트 절 연막으로 된 산화 실리콘막(21)을 열산화에 의해 막 두께 160 nm로 형성한다. 또한, CVD법에 의해 전송 전극으로 된 다결정 실리콘막(22)를 막 두께 75 nm, 층간 절 연막으로 된 산화 실리콘막(22)를 막 두께(160nm) 이상으로 형성한다. 여기에서 중요하게 되는 것은, 산화 실리콘막(21) 및 다결 정 실리콘막(22)의 막 두께이고, 각각 처리온도, 처리시간 등의 제어에 의해 정착한 값으로 형 성 한다.
[제2공정 (제12b도)]
둘째, 소정의 형상으로 패터닝된 레지스트 마스크(24)를 산화 실리콘막(23)상에 형성하고, 이 레지스트 마스크(24)에 따라 산화 실리콘막(23) 및 다결정 실리콘 막(22)를 에칭하여 1층 째의 전송 전극(15)를 형성한다. 이 전송 전극(15)는 확산층(12)에 설치된 채널 영역과 교차하는 방향으로 연장되고, 동시에 각각이 일정 거리를 두고 서로 평행이 되도록 형성된다. 또한, 레지스트 마스크(24)를 제거한 후에 RIE법으로 산화 실리콘막(21)을 에칭하고, 실리콘 기판(11)의 표면을 노출시킨다. 이 에칭시에는, 전송 전극(15) 상에 남겨진 산화 실리콘막(23)이 전송 전극(15)의 보호막이 된다. 이와 같이, 레지스트 마스크(24)를 제거한 후에 산화 실리콘막(21)을 제거하여 실리콘 기판(11)의 표면을 노출시키도록 하면, 레지스트 마스크(24)의 제거에 따라 발생하는 불순물이 실리콘 기판(11)의 표면에 부착하는 것을 방지할 수 있다.
[제3공정 (제 12c도]
전송 전극(15)의 측면과 전송 전극(15)의 간극 부분에 노출하는 실리콘 기판(11)의 표면을 얇게 열 산화하고, 게이트 절연막의 일부로 된 산화 실리콘막(14c)를 막 두께 10 nm로 형성한다. 여기에서의 열 산화 공정에 관해서는, 전송 전극(15)의 막 두께 변화를 최소한으로 함과 동시에, 전송 전극(15) 아래의 산화 실리콘막(14a)의 단부의 산화가 진척되어 막 두께가 불균일하게 되는 것을 방지하기 때문에, 단시간에 완료하는 것이 바람직하다 그리고, CVD법에 의한 별도의 산화 실리콘막(14d)로 산화 실리콘막(14c)를 덮도록 하여 막 두께 150 nm로 형성한다 이 산화 실리콘막(16)의 형성은, TEOS(Tetraethyl Orthosilicate)를 이용한 감압 CVD법이 적합하다. TEOS는, 실온에서 알콜상의 액체이고, 가열에 의해 분해되고,
에 따라 산화 실리콘을 성장시키는 것으로, 이 TEOS를 이용하여 성장되는 산화 실리콘막은, 단차 피복성이 좋은 층간 절 연막으로 적합하다.
[제4공정 (제12d도]
산화 실리콘막(14d)를 형성한 후, 산차 실리콘막(14d) 상에 전송 전극으로 된 다결정 실리콘막(25)을 CVD법에 의해 막 두께 75 nm로 형성한다 그리고, 이 다결정 실리콘막(25)의 전송 전극(15)와 겹치는 부분을 주지의 에칭 공정에 따라 제거하고, 전송 전극(15)의 간극 부분을 덮는 2층째의 전송 전극(16)을 형성한다 이 전송 전극(16)은, 1층째의 전송 전극(14)와 마찬가지로, 채널 영역과 교차하는 방향으로 연장하고, 본 발명에 따르면, 전송 전극 및 그 아래의 산화막에서 간섭의 영향이 없게 되고, 각 전송 전극을 효율 좋은 빛이 투과하여 채널 영역에 입사하게 되기 때문에 수광 화소의 사이즈가 작아진 경우에도 충분한 수광 감도를 얻을 수 있다. 또한, 단파장의 빛에 대해서도 충분한 감도를 확보 가능하기 때문에 최적의 분광 감도 특성을 얻을 수 있어서, 칼라 고체 촬상 소자에 적합하다.
[실시예 2]
다음에, 실시예 2에 대하여 설명한다. 본 실시예 2는, 기본적으로는 실시예 1와 마찬가지이지만, 전송 전극 및 그 아래의 산화막의 막 두께를 약간 변경한 것이다.
즉, 실시예 2에서는, 제13도에 도시된 바와 같이, 산화 실리콘막(14a)의 막두께가 약 100 nm, 전송 전극(15)의 막 두께가 약 95 nm, 산화 실리콘막(14d)의 막 두께가 약 150 nm, 산화 실리콘막(14c)의 막 두께가 약 10 nm, 전송 전극(16)의 막 두께가 약 95 nm로 형성된다.
고체 촬상 소자의 분광 감도 특성은, 제14도에 도시된 바와 같다. 이 도면에서, 횡축은 입사하는 빛의 파장, 종축은 입사하는 빛의 에너지에 대하여 어느 정도의 전류가 얻어지는가를 나타내는 절대 감도를 표시하고 있다. 또한, a, b, c는 각각 전송 전극의 막 두께가 83 nm, 94 nm, 108 nm (실측치)의 경우이다.
절대 감도는, a, b 및 c의 어느 경우도 입사광의 파장이 약 400 nm에서 시작하고, 900 nm 정도에서 끝나고 있다. 그리고 절대 감도의 피크위치는 전송 전극의 막 두께가 두껍게 됨에 따라 장파장측으로 빗나가는 경향이 있는 것이 확인되었다. 여기에서, 가시광 영역(파장이 약 400 nm∼약 800 nm의 범위)에서의 절대 감도의 상태를 보면, 가시광 영역의 거의 중간에 피크를 갖는 b가 이상적인 특성에 가까운 것을 알 수 있다. 즉, 절대 감도의 피크가 가시팡 영역의 중간에 있다면, 단파장측과 장파장측에서 절대 감도가 동등하게 되고, 밸런스가 떨어진 분광 감도 특성이 된다.
시뮬레이션에 의해 얻어진 전송 전극의 막 두께와 감도와의 관계는, 제15도에 도시한 바와 같다. 이 도면에서, 횡축은 전송 전극의 막 두께, 종축은 피크치를 1로 한 강도의 상대치를 표시하고 있다. 이 감도에 대해서는, 전송 전극의 막 두께 각각의 값에 대하여 계산되는 분광 감도를 전파장 영역에서 적분하여 얻어진 값에 기초한 것이다.
이 시뮬레이션 결과에 의하면, 전송 전극의 막 두께가 74 nm∼75 nm 사이에서 감도가 피크이고, 이 값 이상으로 전송 전극이 얇게 되어도 빛의 투과율이 좋아지지 않는 것을 알 수 있다. 이것은, 빛의 간섭의 영향에 따른 것으로 추정된다. 그런데, 전송 전극의 막 두께를 더욱 얇게 하면, 감도의 피크는 또 다시 나타나지만, 전송 전극으로서 확실히 동작하기 위해서는 불충분한 막 두께이기 때문에, 실제의 고체 촬상 소자에는 채용할 수 없다. 이 결과에 있어서, 피크치에 대하여 ±5%의 범위를 선택하면, 감도의 상대치는 99 % (도면에 파선으로 도시됨) 이상이 되기 때문에, 전송 전극의 막 두께는 최적치에 대하여 ±5 % 정도라면 충분히 이용가능한 것을 알 수 있다. 따라서, 제3도에 도시한 실측치와, 제4도에 도시한 시뮬레이션의 결과 보다 이상적인 전송 전극의 막 두께는, 막 두께 94 nm에 대하여 ±5 % 정도 즉, 약 90 nm에서 약 100 nm까지의 범위라고 판단할 수 있다. 실측치와 시뮬레이션 결과와의 최적치의 어긋남에 대해서는, 실리콘 기판(10) 내부에서의 양자 효율의 특별히 지정하는 것이 가능하지 않다는 것 및 실제의 고체 촬상 소자는 전송 전극이 2층 구조이고 일부 오버랩하는 부분을 갖고 있는 것 등에 의한 것이라고 생각된다.
[실시예 3]
제16도는 본 발명의 고체 촬상 소자의 촬상부 구조를 도시한 평면도이고, 제 17도는 그 XVII-XVII 선의 단면도이다.
P형 실리콘 기판(30)의 일면의 수광 영역 부분에는, p형의 불순물이 고농도로 주입된 복수의 분리 영역(31)이 서로 평행하게 배치되고, 마찬가지로 하여 주변 영역에도 고농도의 P형 불순물을 함유하는 분리 영역(32)가 수광 영역을 둘러싸도록 형성된다. 또한, 각 분리 영역(31) 사이의 채널 영역은, 기판 표면 부분에 N형의 불순물이 확산되어 매립 채널 구조를 이루고 있다. 이와 같은 분리 영역(31) 및 채널 영역(33)이 형성된 실리콘 기판(30) 상에는 절연막(34)를 사이에 두고 다결정 실리콘으로 된 복수의 전송 전극(35)가 채널 영역(33)과 교차하는 방향으로, 수광영역을 횡단하여 주변 영역까지 연장하여 배치된다. 이러한 전송 전극(35) 상에는, 마찬가지로 다결정 실리콘으로 된 2층째의 전송 전극(36)이, 1층째의 전송 전극(35)의 간극을 덮도록 배치되어 2층 구조로 되어 있다. 각 전송 전극(35, 36)에 관해서는, 수광 영역 상에서 주변 영역상 보다 막 두께가 얇게 형성되고, 이에 의해 수광 영역 부분에 서 빛이 전송 전극(35, 36)을 투과하기 쉽도록 하고 있다. 그리고, 주변 영역 부분의 전송 전극(35, 36)상에 절연막(37)을 사이에 두고 알루미늄 배선(38)이 배치되고 절연막(38)에 설치되는 콘택트 흘(39)를 통해 각 전송 전극(35, 36)과 접속된다. 이 알루미늄 배선(38)은 전송 전극(35, 36)에 공급하는 전송 클럭의 상수(相數)에 대응 하여 설치한 것으로, 4상 클럭의 경우에는 4개 배치되고, 각 배선이 3개 걸러서 전송 전극(35, 36)과 접속된다. 여기에서, 각 전송 전극(35, 36)은 알루미늄 배선(38)이 접속되는 부분에서 막 두께가 두껍게 형성되기 때문에, 콘택트의 펀치 스루(punch through)가 생기기 어렵게 되어있다.
제18a도 내지 제18b도는, 본 발명의 고체 촬상 소자의 제조 방법을 도시한 공정별 단면도이 다.
[제1공정 (제18a도)]
P형 실리콘 기판(30)의 일면에 붕소 등의 P형 불순물을 고농도로 주입하여 분리영역(31, 32)를 형성하고 또한, 이러한 분리 영역(31) 사이에 인 등의 N형 불순물을 주입하여 매립 채럴 구조의 채널 영역(33)을 형성한다. 이러한 주입 공정은, 주지의 포토리소그래피 기술에 의해 얻어지는 원하는 형상의 레지스트 패턴을 마스크로서 행해진다.
[제2공정 (제18b도)]
분리 영역(31, 32) 및 채널 영역(33)이 형성된 실리콘 기판(30) 상에 게이트 절연막(34)로 된 산화막(40)을 예를 들면 열 산화에 의해 막 두께 100 nm로 형성되고, 이 산화막(40) 상에 전송 전극(35)로 된 다결정 실리콘막(41)을 CVD법에 따라 막 두께 100 nm로 형성된다.
[제3공정 (제18c도)]
수광 영역 부분이 개구하는 레지스트 패턴(42)를 다결정 실리콘막(41) 상에 형성하고, 이 레지스트 패턴(42)를 마스크로 하여 다결정 실리콘막(41)을 에칭하여 제거하여 주변 영역만으로 다결정 실리콘막(41)을 남긴다.
[제4공정 (제18d도)]
또 다시 다결정 실리콘막을 CVD법에 따라 막 두께 300 nm로 형성하고, 막 두께가 수광 영역에서 얇고, 주변 영역에서 두껍게 되는 다결정 실리콘막(43)을 얻는다. 그리고, 그 다결정 실리콘막(43)을 패터닝하여 분리 영역(31)과 교차하는 방향으로 수광 영역을 횡단하는 1층째의 전송 전극(35)를 형성한다.
또한, 전송 전극(35)의 표면 부분을 열 산화하여 층간 절연막을 형성한 후, 마찬가지로 하여, 다결정 실리콘막의 형성을 반복하여 수광 영역보다 주변 영역에서 막 두께가 두껍게 되는 다결정 실리콘막을 형성한다. 그리고, 이 다결정 실리콘막을 패터닝하는 것으로 1층째의 전송 전극(35)의 간극을 덮는 2층째의 전송 전극(36)을 형성한다 이 2층째의 전송 전극(36)의 형성도 제18b도∼제18d도에 도시된 바와 같이 행하여진다. 2층의 전송 전극(35, 36)을 형성한 후에는 제2도에 도시한 바와 같이, 질화막 등의 절연막(38)을 사이에 두고 주변 영역 부분에 알루미늄 배선(38)을 형성한다. 이 알루미늄 배선(38)의 형성은 절연막(38)의 소정의 위치에 콘택트 홀 (39)을 형성한 후에 스퍼터링 등에 의해 형성되는 알루미늄 막을 원하는 패턴으로 에 칭 함으로써 행해진다.
이상의 제조공정에 의하면, 1층째의 전송 전극(35), 2층째의 전송 전극(36) 공히 막 두께가 수광영역에서 얇고, 주변 영역에서 두껄게 형성되기 때문에, 수광 영역에서는 채널 영역(33)으로의 빛의 입사가 확보되고, 주변 영역에서는 알루미늄 배선(38)과의 콘택트의 펀치 스루(punch through)가 방지된다.
그런데 촬상부 이외의 축적부 및 수평 전송부의 전송 전극에 관해서는, 수광 영역의 다결정 실리콘막(41)과 같이 제거되게 되고, 2번 형성된 다결정 실리콘막(41, 43)에 의해 구성되고, 주변 영역의 전송 전극(35, 36)과 동등한 막 두께를 갖는다. 또한, 출력부 트랜지스터의 게이트에 관해서도 축적부 및 수평 전송부의 전송 전극과 동일 공정으로 형성되고, 주변 영역의 전송 전극(35, 36)과 동등한 막 두께를 갖는다.
역시 상기의 실시예에 있어서는, 실리콘 기판(30)을 P형으로 한 경우를 예시하였지만, 제6도에 따르면, N형의 실리콘 기판을 이용하여 P형의 확산 영역을 형성하는 소위 종형 오버 플로우 드레인 구조로 하는 경우에서도 마찬가지로 실시 가능하다.
본 발명에 따르면, 촬상부의 수광 영역에서 전송 전극의 막 두께를 얇게 하여 빛의 입사 효율을 높이면서, 전송 전극과 알루미늄 배선과의 접속 부분에서 콘택트의 펀치 스루(punch through)가 방지되어 신뢰성의 향상을 꾀할 수 있다. 또한, 촬상부 이외 부분의 전송 전극 및 주변 부분에 형성되는 게이트 전극을 원하는 막 두께로 할 수 있고, 촬상부로부터 정보 전하를 받는 측에서 전송 효율의 저하가 억압됨과 동시에, 주변 부분에 형성되는 회로 특성의 열화를 방지할 수 있다.
[실시예 4]
제19a도∼제19d도는 본 발명의 고체 촬상 소자의 제조 방법을 도시한 공정별 단면도이다.
[제1공정 (제19a도)]
P형의 실리콘 기판(30)의 수광 영역에 붕소 등의 P형 불순물을 고농도로 주입하여 분리 영역(31, 32)를 형성하고, 마찬가지로 하여, 주변 영역에도 P형의 불순물을 주입하여 분리 영역(32)를 형성한다. 또한, 분리 영역(31) 사이에 인 등의 N형 불순물을 주입하여 매립 채널 구조의 채널 영역(33)을 형성한다. 이러한 주입 공정은 주지의 포토리소그래피 기술에 의해 얻어지는 원하는 형상의 레지스트 패턴을 마스크로 하여 행한다.
분리 영역(31, 32) 및 채널 영역(33)이 형성된 실리콘 기판(30) 상에, 게이트 절연막으로 된 산화막(50)을 열산화에 의해 형성한 후, CVD법에 따라, 전송 전극으로 된 다결정 실리콘막(51), 선택 산화의 마스크로 된 질화막(52)를 순차 형성한다.
[제2공정 (제19b도)]
수광 영역 부분이 개구하는 레지스트 패턴(53)을 질화막(52) 상에 형성하고, 이 레지스트 패턴(53)을 마스크로 하여 질화막(52)를 에칭한다. 이에 따라, 수광 영역을 제외한 부분에 내산화 마스크로 되는 질화막(52)가 남겨진다.
[제3공정 (제19c도)]
다결정 실리콘막(51)을 선택적으로 산화함에 따라 수광 영역 부분에 두꺼운 산화막(54)를 형성한다. 이 선택 산화에 있어서는, 다결정 실리콘막(51)을 소정의 막 두께만 남기고, 산화막(54)가 다결정 실리콘막(51) 아래의 절연막(50) 까지 이르지 않도록 하여 처리조건의 설정이 이루어진다.
[제4공정 (제19d도)]
질화막(52) 및 산화막(54)를 제거하면, 막 두께가 수광 영역에서 얇고, 주변 영역에서 두껍게 되는 다결정 실리콘막(51)을 얻을 수 있다. 거기에서, 다결정 실리콘막(35)를 패터닝하여 채널 영역(31)과 교차하는 방향으로 수광 영역을 횡단하고, 주변 영역까지 연장하는 1층째의 전송 전극을 형성한다.
또한, 1층째의 전송 전극의 표면 부분을 열 산화하여 층간 절연막을 형성한 후, 마찬가지로 하여, 다결정 실리콘막의 형성을 반복하여 수광 영역 보다 주변 영역에서 막 두께가 두런게 되는 다결정 실리콘막을 형성한다. 그리고, 이 다결정 실리콘 막을 패터닝하는 것으로 1층째의 전송 전극의 간극을 덮는 2층째의 전송 전극을 형성한다. 이상과 같이 2층의 전송 전극을 형성한 후에는 질화막 등의 절연막을 사이에 두고 주변 영역 부분에 알루미늄 배선을 형성하고, 이 알루미늄 배선을 각 전송 전극에 접속한다.
따라서, 막 두께가 수광 영역에서 얇게 되고, 그 주변 영역에서 두껍게 되는 2층 구조의 전송 전극을 얻을 수 있고, 결과적으로 제17도에 도시한 고체 촬상 소자와 형상이 일치된 고체 촬상 소자가 형성된다.
이상의 제조 공정에 의하면, 1회의 다결정 실리콘막의 형성으로 수광 영역과 주변 영역에서 막 두께가 다른 전송 전극을 얻을 수 있고, 또는 다결정 실리콘막 아래의 게이트 절연막이 에칭되는 것이 없어진다.
본 발명에 의하면, 찰상부의 수광 영역에서 전송 전극의 막 두께를 얇게 한 전송 전극을 1회의 다결정 실리콘막의 형성에 의해 얻어질 수 있기 때문에, 다결정 실리콘막을 형성하기 위한 처리 시간이 단축된다. 또한, 다결정 실리콘막을 수광 영역부분에서 얇게 할 때에 다결정 실리콘막 아래의 절연막이 에칭될 수 없기 때문에, 절연막을 소정의 두께로 유지할 수 있고, 소자의 신뢰성의 저하를 억압할 수 있다.

Claims (11)

  1. 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법에 있어서, 정보 전하의 이동을 저지하는 복수의 분리 영역이 서로 평행 배열된 반도체 기판 상에 절연층을 형성하는 절연층 형성 공정과, 이 절연층 상에 상기 분리 영역과 교차하는 방향으로 연장하는 복수의 제1 전송 전극을 서로 일정한 간격을 두고 평행하게 형성하는 제1 전송 전극 형성 공정과, 이러한 제1 전송 전극의 표면 및 상기 반도체 기판의 노출된 표면을 얇게 산화하여 제1 절연막을 형성하는 제1 절연막 형성 공정과, 이 제1 절연막 상에 제1 절연막과 동일 재료를 기상 성장시킴으로써 제2 절연막을 형성하는 제2 절연막 형성 공정과, 이 제2 절연막 상에서 상기 제1 전송 전극의 각 간극을 덮도록 하여 복수의 제2 전송 전극을 형성하는 제2 전송 전극 형성 공정을 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 전송 전극은 다결정 실리콘이고, 상기 제1 및 제2 절연막은 산화 실리콘인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  3. 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자에 있어서, 정보 전하의 이동을 저지하는 복수의 분리 영역이, 표면상의 적어도 내측 영역에 서로 평행 배열된 반도체 기판과, 이 반도체 기판 상에 서로 일정한 간격을 두고 평행하게 배치되고, 상기 분리 영역과 교차하는 방향으로 연장하여, 상기 내측 영역의 주변부까지에 이르는 복수의 전송 전극과, 상기 내측 영역을 둘러싼 주변 영역에 상기 전송 전극의 단부와 겹치도록 배치되고, 각 전송 전극과 규칙적으로 접속되는 복수의 전력 공급선을 포함하고, 상기 전송 전극은 그 막 두께가 상기 주변 영역에서 상기 내측 영역보다도 두껍게 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  4. 제3항에 있어서, 상기 전송 전극은 상기 반도체 기판 상에 서로 일정한 간격을 두고 평행하게 배치되고, 상기 분리 영역과 교차하는 방향으로 연장하는 복수의 제1 전송 전극과, 이들 제1 전송 전극의 각 간극을 덮도록 하여 배치되는 복수의 제2 전송 전극을 포함하고, 제1 및 제2 전송 전극은 서로 절연되어 있는 것을 특징으로 하는 고체 촬상 소자.
  5. 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법에 있어서, 반도체 기판 표면의 내측 영역에 전하의 이동을 저지하는 분리 영역을 복수개 서로 평행하게 형성하는 분리 영역 형성 공정과, 상기 반도체 기판 상에 제1 절연막을 형성하는 제1 절연막 형성 공정과, 상기 반도체 기판상의 내측 영역 및 이 내측 영역의 주변 부분에 위치하는 주변 영역에 걸쳐, 도전층을 형성하는 제1 도전층 형성 공정과, 형성된 도전층의 내측 영역에 대응한 범위를 제거하는 도전층 제거 공정과, 상기 반도체 기판상의 내측 영역 및 이 내측 영역의 주변 부분에 위치하는 주변 영역에 걸쳐, 도전층을 또다시 형성하는 제2 도전층 형성 공정과, 이와 같이 하여 형성된 제1 및 제2 도전층을 상기 분리 영역과 교차하는 방향으로 패터닝하여, 상기 내측 영역을 횡단하여 주변 영역까지에 이르는 복수의 제1 전송 전극을 얻는 제1 전송 전극 형성 공정과, 상기 주변 영역에서 상기 전송 전극에 접속되는 전력 공급선을 형성하는 전력 공급선 형성 공정을 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제1 전송 전극 형성 공정 후에, 상기 제1 전송 전극 사이에 끼워진 반도체 기판 상에 절연층을 형성하는 절연층 형성 공정과, 이 절연층 형성 공정에서 형성된 절연층 상에 있고, 상기 제1 전송 전극 사이에 끼워진 부분에 제2 전송 전극을 형성하는 제2 전송 전송 전극 형성 공정을 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  7. 반도체 기판에 입사되는 빛에 응답하여 발생하는 정보 전하를 반도체 기판 상에 설치된 복수의 전송 전극의 작용에 의해 기판의 표면 영역에 형성되는 포텐셜 웰에 축적하는 고체 촬상 소자의 제조 방법에 있어서, 반도체 기판 표면의 내측 영역에 전하의 이동을 저지하는 분리 영역을 복수개 서로 평행하게 형성하는 분리 영역 형성 공정과, 상기 반도체 기판 상에 제1 절연막을 형성하는 제1 절연막 형성 공정과, 상기 반도체 기판상의 내측 영역 및 이 내측 영역의 주변 부분에 위치하는 주변 영역에 걸쳐 도전층을 형성하는 도전층 형성 공정과, 형성된 도전층의 표면을 상기 내측 영역에 대응하는 범위에서 선택적으로 산화하는 도전층 산화 공정과, 상기 도전충의 산화 부분을 제거한 후, 상기 도전층을 패터닝하여, 상기 내측 영역을 횡단하여 주변 영역까지에 이르는 복수의 제1 전송 전극을 얻는 제1 전송 전극 형성 공정과, 상기 주변 영역에서 상기 전송 전극에 접속되는 전력 공급선을 형성하는 전력 공급선 형성 공정을 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제1 전송 전극 형성 공정 후에, 상기 제1 전공 사이에 끼워진 반도체 기판 상에 절연층을 형성하는 절연층 형성 공정과, 이 절연층 형성 공정에서 형성된 절연층 상에 있고, 상기 제1 전송 전극 사이에 끼워진 부분에 제2 전송 전극을 형성하는 제2 전송 전극 형성 공정을 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
  9. 제1항에 있어서, 상기 제1 및 제2 전송의 막 두께는 50 ~ 100 nm 인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  10. 제1항에 있어서, 상기 제1 전송 전극 아래의 제1 절연막의 막 두께는 120 ∼ 180 nm인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  11. 제1항에 있어서, 상기 제2 전송 전극 아래의 제2 절연막의 막 두께는 상기 제1 전송 전극의 막 두께와 동일한 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
KR1019940007330A 1993-04-09 1994-04-08 막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법 KR100196302B1 (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP5083346A JP2877656B2 (ja) 1993-04-09 1993-04-09 固体撮像素子の製造方法
JP5083344A JP2919697B2 (ja) 1993-04-09 1993-04-09 固体撮像素子の製造方法
JP93-083344 1993-04-09
JP93-083346 1993-04-09
JP5083343A JPH06296008A (ja) 1993-04-09 1993-04-09 固体撮像素子の製造方法
JP93-083343 1993-04-09
JP5087372A JPH06302800A (ja) 1993-04-14 1993-04-14 固体撮像素子
JP93-087372 1993-04-14
JP94-030324 1994-02-28
JP6030324A JPH07240512A (ja) 1994-02-28 1994-02-28 固体撮像素子及びその膜厚の最適化方法

Publications (1)

Publication Number Publication Date
KR100196302B1 true KR100196302B1 (ko) 1999-06-15

Family

ID=27521212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007330A KR100196302B1 (ko) 1993-04-09 1994-04-08 막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법

Country Status (2)

Country Link
US (1) US5483090A (ko)
KR (1) KR100196302B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5643825A (en) * 1994-12-29 1997-07-01 Advanced Micro Devices, Inc. Integrated circuit isolation process
KR100268440B1 (ko) * 1998-09-21 2000-10-16 윤종용 고감도 고체 촬상 장치
KR20000048110A (ko) 1998-12-15 2000-07-25 카네코 히사시 고체촬상장치 및 그 제조방법
EP1325512B1 (en) * 2000-09-05 2009-10-14 Dalsa Corporation Method of manufacturing a ccd image sensor
US6489642B1 (en) * 2000-09-28 2002-12-03 Eastman Kodak Company Image sensor having improved spectral response uniformity
JP4246964B2 (ja) * 2002-05-27 2009-04-02 浜松ホトニクス株式会社 固体撮像装置及び固体撮像装置アレイ
US6924472B2 (en) * 2002-11-12 2005-08-02 Eastman Kodak Company Image sensor with improved optical response uniformity
JP2005079567A (ja) * 2003-09-04 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびカメラ
JP2007036860A (ja) * 2005-07-28 2007-02-08 Sanyo Electric Co Ltd 電荷結合素子の駆動装置及び電荷結合素子の駆動方法
CN106449689A (zh) * 2016-11-11 2017-02-22 中国电子科技集团公司第四十四研究所 带聚酰亚胺垫层的帧转移可见光ccd

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2533371B1 (fr) * 1982-09-21 1985-12-13 Thomson Csf Structure de grille pour circuit integre comportant des elements du type grille-isolant-semi-conducteur et procede de realisation d'un circuit integre utilisant une telle structure
US4481538A (en) * 1982-09-30 1984-11-06 Rca Corporation Overcoming flicker in field-interlaced CCD imagers with three-phase clocking of the image register
US4658278A (en) * 1985-04-15 1987-04-14 Rca Corporation High density charge-coupled device imager and method of making the same

Also Published As

Publication number Publication date
US5483090A (en) 1996-01-09

Similar Documents

Publication Publication Date Title
US20070184653A1 (en) Integrated circuit with a very small-sized reading diode
KR100196302B1 (ko) 막 두께가 최적으로 설정된 다층 구조 고체 촬상 소자 및 제조 방법
KR100265264B1 (ko) 전하 결합 촬상 소자 및 그 구동 방법
US7091463B2 (en) Solid state image pickup device with polysilicon transfer electrodes
KR19990067469A (ko) 전하 결합 소자 및 그 제조 방법
JP3536832B2 (ja) 固体撮像装置およびその製造方法
EP1787328B1 (en) A manufacturing method for a solid state image pickup device
JP2006032967A (ja) イメージセンサ及びその製造方法
JP3737466B2 (ja) 固体撮像装置及びその製造方法
EP1766686B1 (en) Solid state image pickup device and its manufacturing method
JP2919697B2 (ja) 固体撮像素子の製造方法
KR100374264B1 (ko) 고체촬상소자및고체촬상소자의제조방법
JP2877656B2 (ja) 固体撮像素子の製造方法
KR20010105209A (ko) 고체 촬상 장치 및 그 제조 방법
JPH07240512A (ja) 固体撮像素子及びその膜厚の最適化方法
JPH06296008A (ja) 固体撮像素子の製造方法
JP3081588B2 (ja) 固体撮像素子の製造方法
KR100488132B1 (ko) 고체촬상소자및고체촬상소자의제조방법
JP3028823B2 (ja) 電荷結合素子およびこれを用いた固体撮像装置
JP2008135636A (ja) 固体撮像素子およびその製造方法
JP4346364B2 (ja) 固体撮像装置の製造方法
JPH06302800A (ja) 固体撮像素子
JP2000124435A (ja) 固体撮像素子及びその製造方法
JP2867469B2 (ja) 電荷転送装置及びその製造方法
JP2005191400A (ja) 固体撮像素子及び固体撮像素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070208

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee