KR0178375B1 - 반도체 장치에서의 다레벨 상호접속 형성방법 - Google Patents

반도체 장치에서의 다레벨 상호접속 형성방법 Download PDF

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KR0178375B1 KR1019950043026A KR19950043026A KR0178375B1 KR 0178375 B1 KR0178375 B1 KR 0178375B1 KR 1019950043026 A KR1019950043026 A KR 1019950043026A KR 19950043026 A KR19950043026 A KR 19950043026A KR 0178375 B1 KR0178375 B1 KR 0178375B1
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마꼬또 세끼네
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가네꼬 히사시
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Abstract

본 발명은 반도체 장치에서의 다레벨 상호접속을 형성하기 위한 신규한 방법을 제공한다. 실리콘 산화막이 반도체 기판상에 형성된다. 제1포토레지스트막 패턴이 제1실리콘 산화막상에 형성된다. 제1포토레지스트막 패턴으로 덮혀있는 제1실리콘 산화막의 표면이 과포화 하이드로실리코플루오르산 용액에 노출되어 제1포토레지스트막 패턴을 마스크로 사용하여 실리콘 산화막상에 제1불소함유 실리콘 산화막을 선택적으로 적층한다. 제1포토레지스트막 패턴이 제거되고 불소함유 실리콘 산화막에 제1홈이 형성된다. 제1상호접속이 제1홈내에 형성된다. 층간 절연체가 장치의 전표면상에 형성되고 그런다음 건식에칭과 포토리소그래프를 행하여 층간 절연체에 비어홀을 형성한다. 전도막이 비어홀에 선택적으로 형성된다. 제2포토레지스트막 패턴이 선택적으로 형성되어 비어홀내에 전도막을 덮는다. 제2포토레지스트막 패턴으로 덮힌 장치의 전표면이 과포화 하이드로실리코플루오르산 용액에 노출되어 제2포토레지스트막 패턴 마스크로 사용하여 층간 절연체상에 제2불소함유 실리콘 산화막을 선택적으로 적층시킨다.
제2포토레지스트막 패턴이 제거되고 그에의해 제2불소함유 실리콘 산화막에 제2홈이 형성된다. 제2상호접속이 제2홈내에 형성된다.

Description

반도체 장치에서의 다레벨 상호접속 형성방법
제1a도-제1h도는 종래의 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
제2a도-제2e도는 종래의 다른 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
제3a도-제3n도는 본 발명에 따른 제1실시예에서의 신규한 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
제4a도-제4j도는 본 발명에 따른 제2실시예에서의 신규한 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
제5a도-제5k도는 본 발명에 따른 제3실시예에서의 신규한 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
제6a도-제6h도는 본 발명에 따른 제4실시예에서의 신규한 제조방법과 관련된 다레벨 상호접속을 갖는 반도체 장치를 나타내는 단면 정면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 제1절연막(실리콘 산화막)
3A : 제1포토레지스트 패턴 4A : 제2절연막(제1불소함유 실리콘 산화막)
5A : 제1상호접속홈 6-1, 6-2, 6-3 : 티타늄막
7-1, 7-2, 7-3 : 티타늄 질화막 8-1, 8-2, 8-3 : 알루미늄막
9-1a : 제1상호접속 9-3a : 제2상호접속
10 : 실리콘 산화물 베이스막 11A : 제2포토레지스트 패턴
12 : 제2불소함유 실리콘 산화막 14 : 개구
15A, 15B : 비어 홀 16A : 제3불소함유 실리콘 산화막
17 : 제3포토레지스트 패턴 18A : 제2상호접속홈
19 : 텅스텐막
본 발명은 반도체 장치에서의 다레벨 상호접속 형성방법에 관한 것이다.
반도체 장치의 집적도를 증가시키기 위해서는 상호접속의 축소화와 그 레벨수의 증가가 필요하다. 층간 절연체의 표면 평탄화는 상호 접속의 축소화를 실현하기 위해 필수적이다. 층간 절연체상에 형성된 상호접속 크기의 정확도는 층간 절연체의 표면 평탄화의 정도에 크게 좌우된다. 층간 접속 레벨수의 증가는 상부 상호접속의 레벨차이 혹은 스텝의 높이를 크게한다. 상부상호접속의 레벨차이가 포토리소그래피의 초점 심도를 넘는 경우, 상호접속의 크기는 스텝에 의해 경계지워지는 상부와 하부부분 사이에서 상이하다. 상호 접속의 크기의 정확도를 개선하기 위해서는 가능한 한 많이 스텝을 줄이는 것이 필수적이다.
종래 기술에서 층간 절연체를 위한 다음의 형성 방법이 종종 사용된다. 제1실리콘 산화막이 플라즈마 화학기상 증착법에 의해 증착된다. 스핀은 글래스(spin-on-glass)막이 제1실리콘 산화막상에 형성되어 표절막(plagiarzed surface)을 얻는다. 제2실리콘 산화막이 플라즈마 화학 기상 증착법에 의해 스핀 온 글래스 막상에 증착된다. SOG막을 사용하는 평탄화 방법은 많은 협(narrow) 상호 접속이 집중되는 부분을 표절하는데 유효하다. 이 경우, SOG막이 협상호 접속위에 박막으로 형성되고 광(wide) 상호 접속위에 후막으로 형성된다. 결과로서, 한 칩의 전 표면을 완전하게 표절하는 것이 어려워 층간 절연체상에 형성되는 상호접속 크기의 변화를 야기한다. 이것은 미세 상호접속을 형성하기 어렵다는 것을 의미한다.
층간 절연체를 완전하게 표절하기 위한 요건이 증가되어 왔다. 평탄화를 촉진하기 위해, 실리콘 산화막에 텅스텐으로 만들어진 상호접속을 수용하는 홈을 제공하는 것이 효과적이다. 이 기술은 VLSI Multilevel Interconnection Conference Proceedings, June 1992 pp. 22-28에 개시되어 있다. 텅스텐막이 64메가비트 DRAM의 콘택부에 매립된다. 제1상호 접속층은 실리콘 산화막의 상호 접속홈에 매립되는 텅세텐막을 구비한다. 제2상호 접속층은 알루미늄막과 텅스텐막의 적층구조를 구비한다. 다음에서 상술한 기술에 대하여 제1a도-제1h도를 참조하여 상세히 설명한다.
제1a도에 도시한 바와같이, 실리콘 산화물로 이루어지는 제1절연막(2)이 실리콘 기판(1) 상에 형성된다. 실리콘 산화막으로 이루어지는 제2절연막(4)이 제1절연막(2) 상에 형성된다.
제1b도에 도시한 바와같이, 포토레지스트막(27)이 제2절연막(4) 상에 도포되고 그런다음 패턴화되어 포토레지스트 패턴(27)을 형성한다.
제1c도에 도시한 바와같이, 제2절연막에 불소기체를 사용하여 반응성 이온 에칭을 행하여 제2절연막(4)에 제1상호 접속홈(5)을 형성한다.
제1d도에 도시한 바와같이, 티타늄막(6-1)이 제1상호접속홈 각각의 측벽과 저부에 대한 그리고 제2절연막(4)의 상부에 대한 스퍼터링에 의해 형성된다. 티타늄 질화막(7-1)은 티타늄막(6-1)에 대한 스퍼터링에 의해 형성된다. 텅스텐막(8-1)은 WF6기체 및 SiH4기체(여기서 SiH4는 환원됨)를 사용하는 화학기상 증착법에 의해 티타늄 질화막(7-1)의 전표면상에 성장된다. 결과로서, 제1상호접속홈(5)은 텅스텐막(8-1)으로 채워지고 티타늄 질화막(7-1)의 상부는 텅스텐막(8-1)내에 완전하게 매립된다.
제1e도에 도시한 바와같이, 텅스텐막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)은 화학적/기계적 연마에 의해 선택적으로 제거되어 텅스텐막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)은 제1상호접속홈(5) 내에만 남아있다. 결과로서, 티타늄막(6-1), 티타늄 질화막(7-1) 및 텅스텐막(8-1)으로 이루어지는 제1상호접속(9-1a)이 제1상호접속홈(5)내에 형성된다.
제1f도에 도시한 바와같이, 실리콘 산화물로 이루어지는 제3절연막(13)이 장치의 레벨 표면상에 형성되고, 제3절연막(13)은 층간 절연체로서 역할을 한다. 비어홀(15)이 포토리소그래피 및 반응성 이온에칭의 조합에 의해 제3절연막(13)에 선택적으로 형성된다. 비어홀(15)은 제1상호 접속홈(5) 내에 남아있는 텅스텐막(8-1) 위에 위치한다. 제1상호접속(9-1)의 상부는 제3절연막(13)에 의해 덮혀있다.
제1g도에 도시한 바와같이, 티타늄막(6-2)은 비어홀(15) 각각의 측벽과 저부에 대한 그리고 제3절연막(13)의 상부에 대한 스퍼터링에 의해 형성된다. 티타늄 질화막(7-2)은 티타늄막(6-2)에 대한 스퍼터링에 의해 형성된다. 텅스텐막(8-A)은 WF6기체 및 SiH4기체(여기서 SiH4는 환원됨)를 사용하는 화학기상 증착법에 의해 티타늄 질화막(7-2)의 전표면에 성장된다. 결과로서, 비어홀(15)은 텅스텐막(8-A)으로 채워지고 티타늄 질화막(7-2)의 상부는 텅스턴막(8-A)내에 완전히 매립된다. 텅스텐막(8-A), 티타늄 질화막(7-2) 및 티타늄막(6-2)은 화학적/기계적 연마에 의해 선택적으로 제거되어 텅스텐막(8-A), 티타늄 질화막(7-2) 및 티타늄막(6-2)은 비어홀(15) 내에만 남아있다. 결과로서, 티타늄막(6-2), 티타늄 질화막(7-2) 및 텅스텐막(8-A)을 구비하는 콘택(9-2)이 비어홀(15) 내에 형성된다.
제1h도에 도시한 바와같이, 실리콘 산화물로 이루어지는 절연막(16)이 장치의 표면에 형성된다. 도시되지 않은 포토레지스트막이 절연막(16)에 도포되고 그런다음 패턴화되어 도시하지 않은 포토레지스트 패턴을 형성한다. 절연막(16)을 불소 기체를 사용하는 반응성 이온 에칭을 행하여 절연막(16)에 제2상호접속홈(18)을 형성한다. 티타늄막(20)이 제2상호접속홈(18) 각각의 측벽과 저부에 대한 그리고 절연막(16)의 상부에 대한 스퍼터링에 의해 형성된다. 알루미늄막(21)은 티타늄막(20)에 대한 스퍼터링에 의해 제2상호접속홈(18)내에 형성된다. 턴스텐 질화막(22)이 제2상호접속홈(18) 내의 알루미늄막(21) 상에 형성된다. 텅스텐막(23)은 WF6기체 및 SiH4기체(여기서 SiH4는 환원됨)를 사용하는 화학기상 증착법에 의해 장치의 전표면상에 성장된다. 결과로서, 제2상호접속 홈(18)은 텅스텐막(23)으로 완전히 채워진다. 텅스텐막(23)은 화학적/기계적 연마에 의해 선택적으로 제거되어 텅스텐막(23), 텅스텐 질화막(22), 알루미늄막(21) 및 티타늄막(20)은 제2상호접속홈(18) 내에만 남아 있다. 결과로서, 제2상호연결이 제2상호연결홈(18) 내에 형성된다. 상호 연결각각은 텅스텐막(23), 텅스텐 질화막(22), 알루미늄막(21) 및 티타늄막(20)을 구비한다.
다레벨 상호접속을 형성하는 상술한 종래의 방법은 다음과 같은 문제점을 가지고 있다. 상술한 바와같이, 상호접속을 수용하는 상호 접속홈이 실리콘 산화막(4)을 반응성 이온에칭을 행하여 형성된다. 실리콘 산화막(4)은 실리콘 산화막(2)을 중첩한다. 실리콘 산화막(4)은 반응성 이온 에칭에서 실리콘 산화막(2)에 대해 크지않은 선택비를 갖는다. 즉, 실리콘 산화막(4)의 에칭율은 실리콘 산화막(2)에 에칭비보다 크지않다. 이러한 이유 때문에 에칭 깊이를 정밀하게 제어하는 것이 어렵다. 반응성 이온에칭은 마이크로로딩효과(micro-loading effect)에 기인한 패턴에 의존한다. 예를들어, 에칭깊이는 상호 접속홈의 깊이에 있어서의 변화에 의해 변화된다. 상호접속홈의 깊이는 상호접속의 두께에 해당한다. 상호 접속의 깊이가 변화를 갖는 경우, 이것은 상호 접속두께 또한 변화를 가져 상호접속의 신뢰성의 열화를 초래하는 것을 의미한다.
이하에서 제2a도-제2e도를 참조하여 설명하는 다레벨 상호 접속 형성을 위한 다른 종래의 방법이 있다. 이 방법은 다레벨 상호접속을 형성하기 위하여 실리콘 산화막의 액상성장과 비전기도금을 사용한다. 이 기술은 일본국 특허공개평 4-290249호에 개시된 것과 동일하다. 다레벨 상호접속을 형성하는 방법은 다음과 같다.
제2a도에 도시한 바와같이, 실리콘 산화막(2)이 실리콘 기판(1)상에 형성된다. 두께 100 나노미터를 갖는 구리막(24)이 스퍼터링에 의해 실리콘 산화막(2) 상에 형성된다.
제2b도에 도시한 바와같이, 포토레지스트가 구리막(24)상에 도포되고 그런다음 패턴화되어 제1포토레지스트 패턴(3)을 형성한다. 구리막(24)은 제1포토레지스트 패턴(3)을 마스크로 사용하여 선택적으로 에치된다. 불소함유 실리콘 산화막(4)은 제1포토레지스트 패턴(3)을 마스크로 사용하는 액상 성장법에 의해 선택적으로 성장되어 불소함유 실리콘 산화막(4)이 제1포토레지스트 패턴(3)에 의해 정의되는 개구에 형성된다.
제2c도에 도시한 바와같이, 제1포토레지스트 패턴(3)이 제거된다. 제1구리 도금막(25)이 불소함유 실리콘 산화막(4)에 의해 정의되는 개구에서의 구리막(24)상에 비전기 도금법에 의해 선택적으로 형성된다.
제2d도에 도시한 바와같이, 포토레지스트막이 구리막(24)상에 도포되고 그런다음 패턴화되어 제1구리 도금막(25)의 소정 부분상에 제2포토레지스트 패턴(11)을 형성한다. 불소함유 실리콘 산화막(13A)은 제2포토레지스트 패턴(11)을 마스크로 사용하는 액상성장법에 의해 선택적으로 성장되어 불소함유 실리콘(13A)은 제2포토레지스트 패턴(11)에 의해 정의되는 개구에 형성된다.
제2e도에 도시한 바와같이, 제2포토레지스트 패턴(11)이 제거된다. 제2구리도금막(26)은 네전기도금법에 의해 불소함유 실리콘 산화막(13A)에 의해 정의된 개구에서의 제1구리 도금막(25) 상에 선택적으로 형성된다.
상호접속을 형성하기 위한 상술한 방법은 다음과 같은 문제점을 갖고 있다. 상술한 바와같이, 금속의 비전기도금이 홈과 홀을 금속으로 채우기 위해 사용된다. 금속은 금속도금에 적합한 금, 구리 및 니켈과 같은 제한된 군으로 부터 선택되어야 한다. 스퍼터링과 화학기상 증착을 이용하여 상호접속을 형성하는 것이 어렵다. 실리콘 산화막을 형성하기 위하여, HF가 포함된 H2SiF6액체가 사용되어야 한다. 붕소산이 첨가되어 과포화상태를 야기하는 경우에 조차도 HF는 실리콘 산화막를 추출하는 것에 의해 해리한다. 이러한 이유 때문에, HF에 가용성인 알루미늄과 같은 금속을 사용하는 것이 불가능하다. 구리는 산화되는 경향이 있다. 액체를 사용하는 도금법에서, 비어홀 아래의 구리표면이 산화되는 경향이 있다. 구리막의 산화면은 절연체로서 역활을 하므로, 제1 및 제2상호 접속사이의 전기적 연결을 얻을 수 없다.
따라서, 본 발명의 목적은 상술한 문제점이 없는 상호접속을 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 다른 목적은 가변재(variable materials)가 상호접속용으로 사용되도록 하는 상호접속을 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 균일한 두께로 상호접속을 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 균일한 고신뢰성을 갖는 다레벨 상호접속 구조를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전기적으로 서로 연결된 다레벨 상호접속을 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 평탄화되는 다레벨 미세 상호접속을 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 상기 및 다른 목적, 특징과 이점은 다음 설명으로부터 분명해질 것이다.
본 발명은 반도체 장치에서의 다레벨 상호접속을 형성하는 신규의 방법을 제공한다. 실리콘 산화막이 반도체 기판상에 형성된다. 제1포토레지스트막 패턴이 제1실리콘 산화막상에 형성된다. 포토레지스트막 패턴으로 덮혀있는 실리콘 산화막의 표면이 과포화 하이드로실리코플루오르산 용액에 노출되어 제1포토레지스트막 패턴을 마스크로 사용하여 실리콘 산화막상에 제1불소함유 실리콘 산화막을 선택적으로 적층한다. 제1포토레지스트막 패턴이 제거되고 그에 의해 불소함유 실리콘 산화막에 제1홈을 형서한다. 제1상호 접속이 제1홈내에 형성된다. 층간 절연체가 장치의 전 표면상에 형성된 다음 건식에칭과 포토리소그래피를 행하여 층간 절연체에 비어홀을 형성한다. 전도막이 비어홀에 선택적으로 형성된다. 제2포토레지스트막 패턴이 비어홀 내에서 전도막을 덮도록 선택적으로 형성된다. 제2포토레지스트막 패턴으로 덮힌 장치의 전표면이 과포화 하이드로실리코플루오르산 용액에 노출되어 제2포토레지스트막 패턴을 마스크로 사용하여 층간 절연체상에 제2불소함유 실리콘 산화막을 선택적으로 적층한다. 제2포토레지스트막 패턴이 제거되고, 그에 의해 제2불소함유 실리콘 산화막에 제2홈을 형성한다. 제2상호접속이 제2홈 내에 형성된다.
변형으로서, 층간 절연체를 형성하는 다음 공정이 이용가능하다. 실리콘 산화물 베이스 막이 장치의 전표면에 적층된다. 제2포토레지스트막 패턴이 제1상호접속만을 중첩하도록 실리콘 산화물 베이스막상에 형성된다. 제2포토레지스트막 패턴으로 덮힌 장치의 전표면이 과포화 하이드로실리코플루오르산 용액에 노출되어 제2포토레지스트막 패턴을 마스크로 사용하여 층간 절연체에 불소함유 실리콘 산화물 층간 절연체막을 선택적으로 적층한다. 제2포토레지스트막 패턴이 제거되고 그에 의해 불소함유 실리콘 산화물 층간 절연체막에서의 개구를 형성한다. 개구를 통해 보여지는 실리콘 산화물 베이스막은 반응성 이온 에칭에 의해 제거되어 불소함유 실리콘 산화물층간 절연체막에 비어홀을 형성한다. 선택화학 기상법이 비어홀내에 텅스텐막과 같은 금속만을 선택적으로 형성하기 위해 이용가능하다. 다음 공정은 비어홀내에 텅스텐막과 같은 금속막을 형성하기 위해 또한 이용가능하다.
금속막이 장치의 전표면상에 적층되고 그런다음 건식에칭 혹은 화학적/기계적 연마를 행하여 금속막이 비어홀에 부분적으로 남도록 한다.
다른 변형으로서, 실리콘 산화막은 인, 붕소 및 게르마늄 중 하나이상을 함유할 수도 있다. 그런다음 스퍼터링법 혹은 화학 기상 증착법에 의해 형성될 수도 있다. 상호접속은 티타늄 질화물, 텅스텐, 몰리브덴, 금, 은, 구리, 실리콘, 알루미늄, 티타늄, 티타늄 함유 실리콘중 하나 이상을 포함하는 전도재로 이루어질 수도 있다. 그러한 전도막은 화학기상 증착법 혹은 스퍼터링 방법에 의해 형성될 수도 있다.
과포화 하이드로실리코플루오르산 용액은 하이드로실리코플루오르 용액을 가열하므로써 만들어질 수도 있다. 또한 과포화 하이드로실리코플루오르산 용액은 알루미늄을 하이드실리코플루오르 용액에 용해시켜 만들 수도 있다. 과포화 하이드로실리코플루오르산 용액은 붕소산 용액 혹은 물을 하이드로실리코플루오르 용액에 첨가하는 것에 의해 만들 수도 있다.
상술한 바와 같이, 상호접속홈은 반응성 이온 에칭 공정을 사용하지 않고 불소 포함 실리콘 산화막의 선택 성장에 의해 형성된다. 이것은 상호접속홈이 포토레지스트 패턴의 크기에서의 어떠한 변화에 기인한 크기에서의 어떠한 변화도 없음을 의미한다.
층간 절연체가 형성될 때, 층간 절연체의 기층으로 되는 제1상호접속이 과포화 하이드로실리코플루오르산 용액에 노출되지 않아 제1상호접속은 어떠한 부식도 일어나지 않는다.
층간 절연체를 중첩하는 제2불소 함유 실리콘 산화막이 형성될 때, 층간 절연체의 비어홀에서의 전도막이 과포화 하이드로실리코플루오르산 용액에 노출되지 않아 전도막은 어떠한 부식도 일어나지 않는다.
홈과 비어홀은 전도재로 채워져 평탄화를 촉진하기 위한 레벨표면을 얻는다.
본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다.
반도체 장치에서의 다레벨 상호접속을 형성하는 신규한 방법이 제공되는 본 발명에 따른 제1실시예를 제1a도-제3n도를 참조하여 설명한다.
제3a도에 도시한 바와같이, 실리콘 산화막으로 이루어지고 1 미크론의 두께를 갖는 제1절연막(2)이 플라즈마 화학 기상 증착법에 의해 제1절연체로서 실리콘 기판(1) 상에 형성된다. 포토레지스트가 실리콘 산화막(2) 상에 도포되고 그런다음 포토리소그래피에 의해 패턴화되어 제1절연막(2) 상에 포토레지스트 패턴(3A)을 형성한다.
제3b도에 도시한 바와같이, 불소함유 실리콘 산화물으로 이루어지고, 0.8미크론의 두께를 갖는 제2절연막(4A)이 포토레지스트 패턴(3A)을 마스크로서 사용하여 제1절연막(2) 상에 형성된다. 불소포함 실리콘 산화막(4A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40중량%의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해시키는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 다음식으로 표현된다.
H2SiF6+2H2O → 6HF+ISO2…… (1)
Al3++3HF → AlF3+3H+……… (2)
상술한 것은 일본국 특허공개소 62-20876호에 개시되어 있다. 상기식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄과의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학 평형이 파괴되고, 그에의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(4A)이 실리콘 산화막(2) 상에 적층된다. 불소함유 실리콘 산화막(4A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
제3c도에 도시한 바와같이, 불소함유 실리콘 산화막(4A)이 형성되는 개구를 갖는 제1포토레지스트 패턴(3A)만이 박리액에 의해 제거되어 불소함유 실리콘 산화막(4A)에 의해 정의되는 제1상호접속홈(5A)이 형성된다.
제3d도에 도시한 바와같이, 기판이 스퍼터링 장치로 도입되고 1×10-5Pa의 진공이 생성된다. 기판을 0.7Pa의 압력으로 아르곤 기체를 사용하여 에칭하여 기판 표면으로부터 자연 산화막을 제거한다. 대략 50 나노미터의 두께를 갖는 티타늄막(6-1)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 대략 100 나노미터의 두께를 갖는 티타늄 질화막(7-1)이 스퍼터링법에 의해 티타늄막(6-1)상에 적층된다. 700 나노미터의 두께를 갖는 알루미늄막(8-1)이 화학기상 증착에 의해 티타늄 질화막(7-1)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4미크론/분이다.
제3e도에 도시된 바와같이, 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 제1상호접속홈(5A)내에만 남긴다. 결과로서, 각각이 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 구비하는 제1상호접속(9-1a)이 제1상호접속홈(5A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH 값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전 속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4미크론/분이다.
제3f도에 도시한 바와 같이, 대략 100나노미터의 두께를 갖는 실리콘 산화물 베이스막(10)이 플라즈마 화학 기상증착에 의해 장치의 전표면상에 형성된다. 제2포토레지스트 막이 실리콘 산화물 베이스막(10)의 전표면상에 도포되고 그런다음 패턴화되어 제1상호접속홈내에서 알루미늄막(8-1)위에 위치한 제2포토레지스트 패턴(11A)을 형성한다.
제3g도에 도시한 바와 같이, 0.8미크론의 두께를 갖는 제2불소함유 실리콘 산화막(12)이 제2포토레지스트 패턴(11A)을 마스크로 사용하여 실리콘 산화물 베이스막(10)상에 성장된다. 불소함유 실리콘 산화막(12)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40중량%의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화상태로 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식(1) 및 (2)에 의해 표현된다. 식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(12)이 적층된다. 불소함유 실리콘 산화막(11)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다. 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제2포토레지스트 패턴(11A)이 박리액에 의해 제거되어 개구(14)가 불소함유 실리콘 산화막(12)에 형성된다.
제3h도에 도시한 바와같이, 개구(14) 아래의 실리콘 산화물 베이스막(10)이 CF4를 사용하는 반응성 건식에칭에 의해 선택적을 제거되어 제1상호 접속홈(5A) 내의 알루미늄(8-1)위에 비어홀(15A)을 형성한다. 반응성 건식 에칭은 배치처리용으로 사용가능한 병렬 플레이트형 장치를 사용하여 수행된다. CF4기체의 유동율은 100sccm에 유지된다. 반응실의 압력은 10Pa에 설정된다. 기판 온도는 20℃에 유지된다. 13.56MHz의 주파수를 가진 1KW의 전력이 인가된다. 대략 40 나노미터/분의 에칭율이 얻어진다. 에치백 공정에 의해, 불소함유 실리콘 산화막(12)의 두께가 대략 0.65미크론으로 감소된다. 불소함유 실리콘 산화막(12) 및 실리콘 산화물 베이스막(10)이 제3절연체(13B)를 구성한다.
제3i도에 도시한 바와같이, 50 나노미터의 두께를 갖는 티타늄(6-2)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 100 나노미터의 두께를 갖는 티타늄 질화막(7-2)이 스퍼터링법에 의해 티타늄막(6-2)상에 적층된다. 대략 0.7 미크론의 두께를 갖는 알루미늄막(8-2)이 열화학 기상증착에 의해 티타늄 질화막(7-2)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4 미크론/분이다.
제3j도에 도시된 바와같이, 알루미늄막(8-2), 티타늄 질화막(7-2) 및 티타늄막(6-2)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-2), 티타늄 질화막(7-2) 및 티타늄막(6-2)을 비어홀(15A) 내에만 남긴다. 결과로서, 각각이 알루미늄막(8-2), 티타늄 질화막(7-2) 및 티타늄막(6-2)을 구비하는 전도막(9-2Aa)이 비어홀(15A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4 미크론/분이다.
제3k도에 도시한 바와같이, 제3포토레지스트막이 장치의 전표면상에 도포되고 그런다음 패턴화되어 제3포토레지스트 패턴(17)을 형성한다. 0.8 미크론의 두께를 갖는 제3불소함유 실리콘 산화막(16A)이 제3포토레지스트 패턴(17)을 마스크로 사용하여 제3불소함유 실리콘 산화막상에 성장된다. 불소함유 실리콘 산화막(16A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다. 식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 제3불소함유 실리콘 산화막(16A)이 적층된다. 불소함유 실리콘 산화막(16A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
제3l도에 도시한 바와같이, 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제2포토레지스트 패턴(17)이 박리액에 의해 제거되어 제2상호접속홈(18A)이 제2불소함유 실리콘 산화막(16A)에 형성된다.
제3m도에 도시한 바와같이, 50 나노미터의 두께를 갖는 티타늄막(6-3)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 100 나노미터의 두께를 갖는 티타늄 질화막(7-3)이 스퍼터링법에 의해 티타늄막(6-3)상에 적층된다. 대략 0.7 미크론의 두께를 갖는 알루미늄막(8-3)이 열화학 기상증착에 의해 티타늄 질화막(7-3)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4 미크론/분이다.
제3n도에 도시된 바와같이, 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(18A) 내에만 남긴다. 결과로서, 각각이 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 구비하는 제2상호접속(9-3a)이 제2상호접속홈(8A) 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4 미크론/분이다.
2 레벨 상호접속 구조가 제조된다. 2 레벨 상호접속층 사이의 층간 절연체의 표면은 레벨화된다. 상술한 기술을 사용하여 샘플이 형성되었고, 만개의 비어홀이 서로 직렬로 연결되었다. 비어홀의 직경은 0.6 미크론이었다. 각 비어홀은 대략 0.3Ω의 저항을 가졌다. 수율이 95%이었다.
상기 방법에 따르면, 장치의 표면이 과포화 하이드로실리코플루오르산에 노출되기전에 실리콘 산화물 베이스막이 제1상호접속을 덮도록 형성되므로 제1상호접속은 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 어떠한 부식도 일어나지 않는다. 비어홀내의 전도막도 포토레지스트막으로 덮혀있기 때문에 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 부식도 일어나지 않는다. 화학적/기계적 연마 및 후속의 액상성장의 조합으로 층간 절연체가 레벨표면을 갖는 것이 가능하다.
반도체 장치에서 다레벨 상호접속을 형성하는 신규한 방법이 제공되는 본 발명에 따른 제2실시예를 제4a도-제4j도를 참조하여 설명한다.
제4a도에 도시한 바와같이, 실리콘 산화막으로 이루어지고 1 미크론의 두께를 갖는 제1절연막(2)이 플라즈마 화학 기상 증착법에 의해 제1절연체로서 실리콘 기판(1) 상에 형성된다. 포토레지스트가 실리콘 산화막(2) 상에 도포되고 그런다음 포토리소그래피에 의해 패턴화되어 제1절연막(2) 상에 포토레지스트 패턴(3A)을 형성한다.
제4b도에 도시한 바와같이, 불소함유 실리콘 산화물으로 이루어지고, 0.8 미크론의 두께를 갖는 제2절연막(4A)이 포토레지스트 패턴(3A)을 마스크로서 사용하여 제1절연막(2) 상에 형성된다. 불소 포함 실리콘 산화막(4A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해시키는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 다음식으로 표현된다.
H2SiF6+2H2O → 6HF+ISO2…… (1)
Al3++3HF→ AlF3+3H+…… (2)
상술한 것은 일본국 특허공개소 62-20876호에 개시되어 있다. 상기식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄과의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학 평형이 파괴되고, 그에의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(4A)이 실리콘 산화막(2)상에 적층된다. 불소함유 실리콘 산화막(4A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
제4c도에 도시한 바와같이, 불소함유 실리콘 산화막(4A)이 형성되는 개구를 갖는 제1포토레지스트 패턴(3A)만이 박리액에 의해 제거되어 불소함유 실리콘 산화막(4A)에 의해 정의되는 제1상호접속홈(5A)이 형성된다.
제4d도에 도시한 바와같이, 기판이 스퍼터링 장치로 도입되고 1×10-5Pa의 진공이 생성된다. 기판을 0.7Pa의 압력으로 아르곤 기체를 사용하여 에칭하여 기판 표면으로부터 자연 산화막을 제거한다. 대략 50 나노미터의 두께를 갖는 티타늄막(6-1)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 대략 100 나노미터의 두께를 갖는 티타늄 질화막(7-1)이 스퍼터링법에 의해 티타늄막(6-1)상에 적층된다.
700 나노미터의 두께를 갖는 알루미늄막(8-1)이 화학기상 증착에 의해 티타늄 질화막(7-1)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4미크론/분이다.
제4e도에 도시된 바와같이, 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 제1상호접속홈(5A)내에만 남긴다. 결과로서, 각각이 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 구비하는 제1상호접속(9-1a)이 제1상호접속홈(5A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH 값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전 속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4미크론/분이다.
제4f도에 도시한 바와 같이, 대략 100나노미터의 두께를 갖는 실리콘 산화물 베이스막(10)이 플라즈마 화학 기상증착에 의해 장치의 전표면상에 형성된다. 제2포토레지스트 막이 실리콘 산화물 베이스막(10)의 전표면상에 도포되고 그런다음 패턴화되어 제1상호접속홈내에서 알루미늄막(8-1) 위에 위치한 제2포토레지스트 패턴(11A)을 형성한다.
제4g도에 도시한 바와 같이, 0.8미크론의 두께를 갖는 제2불소함유 실리콘 산화막(12)이 제2포토레지스트 패턴(11A)을 마스크로 사용하여 실리콘 산화물 베이스막(10)상에 성장된다. 불소함유 실리콘 산화막(12)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40중량%의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다. 식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(12)이 적층된다. 불소함유 실리콘 산화막(11)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다. 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제2포토레지스트 패턴(11A)이 박리액에 의해 제거되어 개구(14)가 불소함유 실리콘 산화막(12)에 형성된다.
제4h도에 도시한 바와같이, 개구(14) 아래의 실리콘 산화물 베이스막(10)이 CF4를 사용하는 반응성 건식에칭에 의해 선택적을 제거되어 제1상호 접속홈(5A) 내의 알루미늄(8-1)위에 비어홀(15A)을 형성한다. 반응성 건식 에칭은 배치처리용으로 사용가능한 병렬 플레이트형 장치를 사용하여 수행된다. CF4기체의 유동율은 100sccm에 유지된다. 반응실의 압력은 10Pa에 설정된다. 기판 온도는 20℃에 유지된다. 13.56MHz의 주파수를 가진 1KW의 전력이 인가된다. 대략 40 나노미터/분의 에칭율이 얻어진다. 에치백 공정에 의해, 불소함유 실리콘 산화막(12)의 두께가 대략 0.65미크론으로 감소된다. 불소함유 실리콘 산화막(12) 및 실리콘 산화물 베이스막(10)이 제3절연체(13B)를 구성한다.
제4i도에 도시한 바와같이, 대략 0.8 미크론의 두께를 갖는 텅스텐막(19)이 WF6기체와 SiH4기체가 사용되는 열화학 기상 성장에 의해 비어홀(15A) 내에 선택적으로 형성된다. WF6기체와 SiH4기체의 각각의 유동율이 20sccm 및 12sccm에 설정된다. 기판 온도는 270℃로 유지된다. 반응실의 압력이 4Pa로 설정된다. 적층률은 0.6 미크론/분이다.
제4j도에 도시된 바와같이, 제3포토레지스트막이 장치의 전표면상에 도포되고 그런다음 패턴화되어 도시되지 않고 텅스텐막(19)을 덮는 제3포토레지스트 패턴(17)을 형성한다. 0.8 미크론의 두께를 갖는 제3불소함유 실리콘 산화막(16A)이 제3포토레지스트 패턴(17)을 마스크로 사용하여 제3불소함유 실리콘 산화막상에 성장된다. 불소함유 실리콘 산화막(16A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다. 식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 제3불소함유 실리콘 산화막(16A)이 적층된다.
불소함유 실리콘 산화막(16A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
계속하여, 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제3포토레지스트 패턴(17)이 박리액에 의해 제거되어 제2상호접속홈(18A)이 제3불소함유 실리콘 산화막(16A)에 형성된다. 50 나노미터의 두께를 갖는 티타늄막(6-3)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 100 나노미터의 두께를 갖는 티타늄 질화막(7-3)이 스퍼터링법에 의해 티타늄막(6-3)상에 적층된다. 대략 0.7 미크론의 두께를 갖는 알루미늄막(8-3)이 열화학 기상증착에 의해 티타늄 질화막(7-3)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4 미크론/분이다.
알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(18A) 내에만 남긴다. 결과로서, 각각이 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 구비하는 제2상호접속(9-3a)이 제2상호접속홈(18A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4 미크론/분이다.
2 레벨 상호접속 구조가 제조된다. 2 레벨 상호접속층 사이의 층간 절연체의 표면은 레벨화된다. 상술한 기술을 사용하여 샘플이 형성되었고, 만개의 비어홀이 서로 직렬로 연결되었다. 비어홀의 직경은 0.6 미크론이었다. 각 비어홀은 대략 0.8Ω의 저항을 가졌다. 수율이 93%이었다.
상기 방법에 따르면, 장치의 표면이 과포화 하이드로실리코플루오르산에 노출되기전에 실리콘 산화물 베이스막이 제1상호접속을 덮도록 형성되므로 제1상호접속은 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 어떠한 부식도 일어나지 않는다. 비어홀내의 전도막도 포토레지스트막으로 덮혀있기 때문에 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 부식도 일어나지 않는다. 화학적/기계적 연마 및 후속의 액상성장의 조합으로 층간 절연체가 레벨표면을 갖는 것이 가능하다.
반도체 장치에서 다레벨 상호접속을 형성하는 신규한 방법이 제공되는 본 발명에 따른 제3실시예를 제5a도-제5k도를 참조하여 설명한다.
제5a도에 도시한 바와같이, 실리콘 산화막으로 이루어지고 1 미크론의 두께를 갖는 제1절연막(2)이 플라즈마 화학 기상 증착법에 의해 제1절연체로서 실리콘 기판(1) 상에 형성된다. 포토레지스트가 실리콘 산화막(2) 상에 도포되고 그런다음 포토리소그래피에 의해 패턴화되어 제1절연막(2) 상에 포토레지스트 패턴(3A)을 형성한다.
제5b도에 도시한 바와같이, 불소함유 실리콘 산화물로 이루어지고, 0.8 미크론의 두께를 갖는 제2절연막(4A)이 포토레지스트 패턴(3A)을 마스크로서 사용하여 제1절연막(2) 상에 형성된다. 불소 포함 실리콘 산화막(4A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해시키는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 다음식으로 표현된다.
H2SiF6+2H2O → 6HF+ISO2…… (1)
Al3++3HF→ AlF3+3H+…… (2)
상술한 것은 일본국 특허공개소 62-20876호에 개시되어 있다. 상기식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄과의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학 평형이 파괴되고, 그에의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(4A)이 실리콘 산화막(2)상에 적층된다. 불소함유 실리콘 산화막(4A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
제5c도에 도시한 바와같이, 불소함유 실리콘 산화막(4A)이 형성되는 개구를 갖는 제1포토레지스트 패턴(3A)만이 박리액에 의해 제거되어 불소함유 실리콘 산화막(4A)에 의해 정의되는 제1상호접속홈(5A)이 형성된다.
제5d도에 도시한 바와같이, 기판이 스퍼터링 장치로 도입되고 1×10-5Pa의 진공이 생성된다. 기판을 0.7Pa의 압력으로 아르곤 기체를 사용하여 에칭하여 기판 표면으로부터 자연 산화막을 제거한다. 대략 50 나노미터의 두께를 갖는 티타늄막(6-1)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 대략 100 나노미터의 두께를 갖는 티타늄 질화막(7-1)이 스퍼터링법에 의해 티타늄막(6-1)상에 적층된다.
700 나노미터의 두께를 갖는 알루미늄막(8-1)이 화학기상 증착에 의해 티타늄 질화막(7-1)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4미크론/분이다.
제5e도에 도시된 바와같이, 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 제1상호접속홈(5A)내에만 남긴다. 결과로서, 각각이 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 구비하는 제1상호접속(9-1a)이 제1상호접속홈(5A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH 값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전 속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4미크론/분이다.
제5f도에 도시한 바와 같이, 제2포토레지스트막이 실리콘 산화물 베이스막(10)의 전표면상에 도포되고 그런다음 패턴화되어 제1상호접속홈내에서 알루미늄막(8-1) 위에 위치한 제2포토레지스트 패턴(11A)을 형성한다.
제5g도에 도시한 바와 같이, 0.8미크론의 두께를 갖는 제2불소함유 실리콘 산화막(12)이 제2포토레지스트 패턴(11A)을 마스크로 사용하여 실리콘 산화물 베이스막(10)상에 성장된다. 불소함유 실리콘 산화막(12)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40중량%의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다. 식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(12)이 적층된다. 불소함유 실리콘 산화막(11)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다. 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제2포토레지스트 패턴(11A)이 박리액에 의해 제거되어 개구(14)가 불소함유 실리콘 산화막(12)에 형성된다.
제5h도에 도시한 바와같이, 0.8 미크론의 두께를 갖는 실리콘 산화막(13C)이 플라즈마 화학 기상 성장에 의해 장치의 전표면상에 형성된다. 비어홀(15B)은 포토리소그래피와 CHF3기체를 사용하는 후속의 선택적 반응성 이온에칭에 의해 실리콘 산화막(13C)에 형성된다.
제5i도에 도시된 바와같이, 50 나노미터의 두께를 갖는 티타늄막(6-2)이 스퍼터링법에 의해 장치의 전표면상에 적층된다. 100나노미터의 두께를 갖는 티타늄 질화막(7-2)이 스퍼터링법에 의해 티타늄막(6-2)상에 적층된다. 대략 0.7 미크론의 두께를 갖는 텅스텐막(19-A)이 열화학 기상증착에 의해 티타늄 질화막(7-2)상에 형성된다. WF6기체와 H2기체가 사용된다. WF6기체와 H2기체의 유동율은 각각 100sccm 및 1slm에 제어된다. 반응실의 압력이 6600Pa에 유지된다. 기판의 온도는 400℃에 유지된다. 텅스텐의 적층율은 대략 0.3 미크론/분이다.
제5j도에 도시한 바와같이, 텅스텐막(19-A) 티타늄 질화막(7-2) 및 티타늄막(6-2)는 화학적/기계적 연마에 의해 선택적으로 제거되어 텅스텐막(19-A), 티타늄 질화막(7-2) 및 티타늄막(6-2)을 비어홀(15B)내에만 남긴다. 결과로서, 각각이 텅스텐막(19-A), 티타늄 질화막(7-2) 및 티타늄막(6-2)을 구비하는 전도막(9-2Ba)이 비어홀(15B)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산되어 있는 2.5의 pH 값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전 속도는 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.3미크론/분이다.
제5k도에 도시한 바와 같이, 제3포토레지스트막이 장치의 전표면상에 도포되고 그런다음 패턴화되어 제3포토레지스트 패턴(17)을 선택적으로 형성한다. 0.8 미크론의 두께를 갖는 제3불소함유 실리콘 산화막(16A)이 제3포토레지스트 패턴(17)을 마스크로 사용하여 제3불소함유 실리콘 산화막상에 성장된다. 불소함유 실리콘 산화막(16A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다.
식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 제3불소함유 실리콘 산화막(16A)이 적층된다. 불소함유 실리콘 산화막(16A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제3포토레지스트 패턴(17)이 박리액에 의해 제거되어 제2상호접속홈(18A)이 제3불소함유 실리콘 산화막(16A)에 형성된다. 50 나노미터의 두께를 갖는 티타늄막(6-3)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 100 나노미터의 두께를 갖는 티타늄 질화막(7-3)이 스퍼터링법에 의해 티타늄막(6-3)상에 적층된다. 대략 0.7 미크론의 두께를 갖는 알루미늄막(8-3)이 열화학 기상증착에 의해 티타늄 질화막(7-3)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4 미크론/분이다.
알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(18A) 내에만 남긴다. 결과로서, 각각이 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 구비하는 제2상호접속(9-3a)이 제2상호접속홈(8A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4 미크론/분이다.
2 레벨 상호접속 구조가 제조된다. 2 레벨 상호접속층 사이의 층간 절연체의 표면은 레벨화된다. 상술한 기술을 사용하여 샘플이 형성되었고, 만개의 비어홀이 서로 직렬로 연결되었다. 비어홀의 직경은 0.6 미크론이었다. 각 비어홀은 대략 0.7Ω의 저항을 가졌다. 수율이 95%이었다.
상기 방법에 따르면, 장치의 표면이 과포화 하이드로실리코플루오르산에 노출되기전에 실리콘 산화물 베이스막이 제1상호접속을 덮도록 형성되므로 제1상호접속은 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 어떠한 부식도 일어나지 않는다. 비어홀내의 전도막도 포토레지스트막으로 덮혀있기 때문에 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 어떠한 부식도 일어나지 않는다. 화학적/기계적 연마 및 후속의 액상성장의 조합으로 층간 절연체가 레벨표면을 갖는 것이 가능하다.
반도체 장치에서 다레벨 상호접속을 형성하는 신규한 방법이 제공되는 본 발명에 따른 제4실시예를 제6a도-제6h도를 참조하여 설명한다.
제6a도에 도시한 바와같이, 실리콘 산화막으로 이루어지고 1 미크론의 두께를 갖는 제1절연막(2)이 플라즈마 화학 기상 증착법에 의해 제1절연체로서 실리콘 기판(1) 상에 형성된다. 포토레지스트가 실리콘 산화막(2) 상에 도포되고 그런다음 포토리소그래피에 의해 패턴화되어 제1절연막(2) 상에 포토레지스트 패턴(3A)을 형성한다.
제6b도에 도시한 바와같이, 불소함유 실리콘 산화물으로 이루어지고, 0.8 미크론의 두께를 갖는 제2절연막(4A)이 포토레지스트 패턴(3A)을 마스크로서 사용하여 제1절연막(2) 상에 형성된다. 불소 포함 실리콘 산화막(4A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해시키는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 다음식으로 표현된다.
H2SiF6+2H2O → 6HF+ISO2…… (1)
Al3++3HF→ AlF3+3H+…… (2)
상술한 것은 일본국 특허공개소 62-20876호에 개시되어 있다. 상기식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄과의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학 평형이 파괴되고, 그에의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 불소함유 실리콘 산화막(4A)이 실리콘 산화막(2)상에 적층된다. 불소함유 실리콘 산화막(4A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
제6c도에 도시한 바와같이, 불소함유 실리콘 산화막(4A)이 형성되는 개구를 갖는 제1포토레지스트 패턴(3A)만이 박리액에 의해 제거되어 불소함유 실리콘 산화막(4A)에 의해 정의되는 제1상호접속홈(5A)이 형성된다.
제6d도에 도시한 바와같이, 기판이 스퍼터링 장치로 도입되고 1×10-5Pa의 진공이 생성된다. 기판을 0.7Pa의 압력으로 아르곤 기체를 사용하여 에칭하여 기판 표면으로부터 자연 산화막을 제거한다. 대략 50 나노미터의 두께를 갖는 티타늄막(6-1)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 대략 100 나노미터의 두께를 갖는 티타늄 질화막(7-1)이 스퍼터링법에 의해 티타늄막(6-1)상에 적층된다.
700 나노미터의 두께를 갖는 알루미늄막(8-1)이 화학기상 증착에 의해 티타늄 질화막(7-1)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4미크론/분이다.
제6e도에 도시된 바와같이, 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 제1상호접속홈(5A)내에만 남긴다. 결과로서, 각각이 알루미늄막(8-1), 티타늄 질화막(7-1) 및 티타늄막(6-1)을 구비하는 제1상호접속(9-1a)이 제1상호접속홈(5A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH 값을 갖는 산성연마제를 사용하여 행해진다. 연마 패드의 회전 속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4미크론/분이다.
제6f도에 도시한 바와같이 도시하지 않은 제2포토레지스트막이 장치의 전표면에 도포되고 그런다음 패턴화되어 도시되지 않고 제1상호접속홈내의 알루미늄막(8-1)위에 위치한 제2포토레지스트 패턴을 형성한다. 0.8미크론의 두께를 갖는 층간절연체(13C)가 제2포토레지스트 패턴이 마스크로서 사용되는 플라즈마 화학기상 증착법에 의해 형성된다. 불소함유 실리콘 산화막(13C)이 형성되는 개구를 갖는 제2포토레지스트 패턴이 박리액에 의해 제거되어 비어홀(15B)이 불소함유 실리콘 산화막(12)에 형성된다.
제6g도에 도시한 바와같이, 대략 0.8 미크론의 두께를 갖는 텅스텐막(19)이 WF6기체와 SiH4기체가 사용되는 열화학 기상 성장에 의해 비어홀(15B) 내에 선택적으로 형성된다. WF6기체와 SiH4기체의 각각의 유동율이 20sccm 및 12sccm에 설정된다. 기판 온도는 270℃로 유지된다. 반응실의 압력이 4Pa로 설정된다. 적층률은 0.6 미크론/분이다.
제6h도에 도시한 바와같이, 제3포토레지스트막이 장치의 전표면상에 도포되고 그런다음 패턴화되어 제3포토레지스트 패턴(17)을 선택적으로 형성한다. 0.8 미크론의 두께를 갖는 제3불소함유 실리콘 산화막(16A)이 제3포토레지스트 패턴(17)을 마스크로 사용하여 제3불소함유 실리콘 산화막상에 성장된다. 불소함유 실리콘 산화막(16A)의 성장은 과포화 하이드로실리코플루오르산 용액을 사용하는 액상성장에 의해 이루어지는데, 여기서 용액중의 하이드로실리코플루오르산은 알루미늄편을 약 40 중량 %의 농도로 하이드로실리코플루오르산을 포함하는 수용액에 담그어 용해하는 것에 의해 과포화 상태에 유지된다. 하이드로실리코플루오르산과 알루미늄의 반응은 전술한 식 (1) 및 (2)에 의해 표현된다.
식 (1) 및 (2)에 의해 표현되는 하이드로실리코플루오르산과 알루미늄의 반응은 알루미늄을 하이드로실리코플루오르산 용액으로 첨가하는 것에 의해 야기된다. 왼쪽 조건에 표현된 화학평형이 파괴되고, 그에 의해 불소함유 실리콘 산화물을 추출하여 Si-F 결합을 갖는 제3불소함유 실리콘 산화막(16A)이 적층된다. 불소함유 실리콘 산화막(16A)의 적층시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액 1리터로의 알루미늄의 용해도가 대략 0.5g/시간으로 설정되고, 그에의해 80 나노미터 내지 100 나노미터의 범위인 불소함유 실리콘 산화막 적층율을 초래한다.
계속하여, 불소함유 실리콘 산화막(12)이 형성되는 개구를 갖는 제3포토레지스트 패턴(17)이 박리액에 의해 제거되어 제2상호접속홈(18A)이 제3불소함유 실리콘 산화막(16A)에 형성된다.
50 나노미터의 두께를 갖는 티타늄막(6-3)이 스퍼터링법에 의해 장치의 전표면에 적층된다. 100 나노미터의 두께를 갖는 티타늄 질화막(7-3)이 스퍼터링법에 의해 티타늄막(6-3)상에 적층된다.
대략 0.7 미크론의 두께를 갖는 알루미늄막(8-3)이 열화학 기상증착에 의해 티타늄 질화막(7-3)상에 형성되는데, 여기서 디메틸알루미늄하이드라이드 AlH(CH3)2가 30℃의 온도에서 수소 운반기체로 허블법(hubbling method)에 의해 증발되어 반응실에 도입된다. 허블법에 사용된 수소 기체의 유속은 250sccm으로 제어된다. 반응실의 압력은 130Pa로 유지된다. 기판의 온도는 250℃로 유지된다. 알루미늄의 적층율은 대략 0.4 미크론/분이다.
알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)이 화학적/기계적 연마에 의해 선택적으로 제거되어 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(18A) 내에만 남긴다. 결과로서, 각각이 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 제2상호접속홈(18A)내에만 남긴다. 결과로서, 각각이 알루미늄막(8-3), 티타늄 질화막(7-3) 및 티타늄막(6-3)을 구비하는 제2상호접속(9-3a)이 제2상호접속홈(8A)에 형성된다. 연마는 대략 30 나노미터의 직경을 갖는 실리콘 산화물 입자가 순수에 분산된 2.5의 pH값을 갖는 산성연마제를 사용하여 행해진다.
연마 패드의 회전속도는 50회/분에 유지된다. 연마헤드의 회전속도도 또한 50회/분에 유지된다. 연마제는 75cc/분의 율로 첨가된다. 연마율은 대략 0.4 미크론/분이다.
2 레벨 상호접속 구조가 제조된다. 2 레벨 상호접속층 사이의 층간 절연체의 표면은 레벨화된다. 상술한 기술을 사용하여 샘플이 형성되었고, 만개의 비어홀이 서로 직렬로 연결되었다. 비어홀의 직경은 0.6 미크론이었다. 각 비어홀은 대략 0.8Ω의 저항을 가졌다. 수율이 93%이었다.
상기 방법에 따르면, 장치의 표면이 과포화 하이드로실리코플루오르산에 노출되기전에 실리콘 산화물 베이스막이 제1상호접속을 덮도록 형성되므로 제1상호접속은 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 어떠한 부식도 일어나지 않는다. 비어홀내의 전도막도 포토레지스트막으로 덮혀있기 때문에 과포화 하이드로실리코플루오르산 용액에 의해 야기되는 부식도 일어나지 않는다. 화학적/기계적 연마 및 후속의 액상성장의 조합으로 층간 절연체가 레벨표면을 갖는 것이 가능하다. 층간절연체가 어떠한 액상 성장없이 형성되기 때문에, 층간 절연체를 형성하는 공정이 상대적으로 간단하다.
다레벨 상호접속 형성하는 상기의 신규한 방법은 3개 이상의 레벨 상호접속에 적용가능하다. 화학적/기계적 연마방법 대신에, 불소화합물 및/또는 염소 화합물을 사용하는 반응성 이온에칭에 의한 에치백 공정이 또한 이용가능하다. 실리콘 산화막은 인, 붕소 및 게르마늄중 하나이상을 함유할 수도 있다. 그런막은 스퍼터링법 혹은 화학기상 증착법에 의해 형성될 수도 있다. 상호접속은 티타늄 질화물, 텅스텐, 몰리브덴, 금, 은, 구리, 실리콘, 알루미늄, 티타늄, 티타늄 함유 실리콘 중 하나 이상을 포함하는 전도재로 만들어질 수도 있다. 그런 전도재는 화학 기상증착법 혹은 스퍼터링법에 의해 형성될 수도 있다.
과포화 하이드로실리코플루오르산 용액은 하이드로실리코플루오르 용액을 가열하여 만들 수도 있다. 과포화 하이드로실리코플루오르산 용액은 또한 알루미늄을 하이드로실리코플루오르 용액에 용해시켜 만들 수도 있다. 과포화 하이드로실리코플루오르산 용액은 붕소산 용액 혹은 물을 하이드로실리코플루오르 용액에 첨가하여 만들 수도 있다.
상술한 바와같이, 상호접속홈은 반응성 이온에칭 공정을 사용함이 없이 불소함유 실리콘 산화막의 선택적 성장에 의해 형성된다. 이것은 포토레지스트 패턴 크기에서의 어떠한 변화에 기인한 상호접속홈의 크기의 변화가 없다는 것을 의미한다.
층간 절연체가 형성될 때, 층간 절연체의 기층인 제1상호접속이 과포화 하이드로실리코플루오르산 용액에 노출되지 않으므로 제1상호접속은 어떠한 부식도 일어나지 않는다.
층간 절연체를 중첩하는 제2불소함유 실리콘 산화막이 형성되는 경우, 층간 절연체의 비어홀에서의 전도막이 과포화 하이드로실리코플루오르산 용액에 노출되지 않으므로 전도막은 어떠한 부식도 일어나지 않는다.
홈과 비어홀이 전도재로 채워져 평탄화를 촉진하기 위한 레벨표면을 얻는다.
본 발명의 변형이 당업자에게 분명할 것이며, 예시적으로 도시하고 설명된 실시예들은 결코 제한적인 의미로 여겨지도록 의도된 것이 아님은 물론이다. 따라서, 본 발명의 사상과 범위내에 있는 모든 변형은 특허청구의 범위에 의해 커버된다.

Claims (5)

  1. 반도체 장치에서의 다레벨 상호접속 형성 방법에 있어서, 반도체 기판상에 제1실리콘 산화막을 형성하는 단계, 제1실리콘 산화막상에 제1포토레지스트막 패턴을 형성하는 단계, 제1포토레지스트막 패턴에 의해 덮혀있는 제1실리콘 산화막의 표면을 과포화 하이드로실리코플루오르산 용액에 노출시켜 제1포토레지스트 패턴을 마스크로 이용하여 제1실리콘 산화막상에 제1불소함유 실리콘 산화막을 선택적으로 적층하는 단계, 제1포토레지스트막 패턴을 제거하여 제1불소함유 실리콘 산화막에 제1홈을 형성하는 단계, 제1홈내에 제1상호접속을 선택적으로 형성하는 단계, 장치의 전표면에 층간 절연체를 형성하는 단계, 층간 절연체를 건식 에칭 및 후속의 포토리소그래피를 행하여 층간 절연체에 비어홀을 형성하는 단계, 비어홀에 전도막을 선택적으로 형성하는 단계, 비어홀내에 전도막을 덮는 제2포토레지스트막 패턴을 선택적으로 형성하는 단계, 제2포토레지스트막 패턴에 의해 덮혀있는 장치의 전표면을 과포화 하이드로실리코플루오르산 용액에 노출시켜 제2포토레지스트막 패턴을 마스크로 사용하여 층간 절연체상에 제2불소함유 실리콘 산화막을 선택적으로 적층하는 단계, 제2포토레지스트 패턴을 제거하여 제2불소함유 실리콘 산화막에 제2홈을 형성하는 단계, 제2홈내에 제2상호접속을 선택적으로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치에서의 다레벨 상호접속 형성방법.
  2. 제1항에 있어서, 불소함유 실리콘 산화막 형성시, 하이드로실리코플루오르산 용액이 35℃의 온도에 유지되어 하이드로실리코플루오르산 용액의 1리터로의 알루미늄의 용해도가 대략 0.5g/시간에 설정되는 것을 특징으로 하는 반도체 장치에서의 다레벨 상호접속 형성방법.
  3. 제1항에 있어서, 제1 및 제2상호접속의 각각을 형성하는 단계: 스퍼터링에 의해 장치의 전표면상에 티타늄막을 형성하는 단계; 스퍼터링에 의해 티타늄막상에 티타늄 질화막을 형성하는 단계; 및 열화학 기상증착에 의해 티타늄 질화막상에 알루미늄막을 형성하는 단계로서, 30℃의 온도에서 수소 운반기체로 허블법에 의해 디메틸알루미늄하이드라이드 AlH(CH3)2를 기화하는 단계, 및 수소기체의 유동율이 250sccm에 제어되고, 기판의 온도가 250℃에 유지되며, 반응실의 압력이 130Pa인 반응실로 기화된 디메틸알루미늄 하이드라이드 AlH(CH3)2를 도입하는 단계에 의해 수행되는 단계로 이루어지는 것을 특징으로 하는 반도체 장치에서의 다레벨 상호접속 형성방법.
  4. 제1항에 있어서, 제2포토레지스트막 형성전에 실리콘 산화물을 주로 포함하는 베이스막을 장치의 전표면상에 형성되는 단계를 또한 구비하는 것을 특징으로 하는 반도체 장치에서의 다레벨 상호접속 형성방법.
  5. 제1항에 있어서, 전도막을 형성하는 단계는: 스퍼터링에 의해 장치의 전표면상에 티타늄막을 형성하는 단계; 스퍼터링에 의해 티타늄막막상에 티타늄 질화막을 형성하는 단계; 및 열화학 기상증착에 의해 티타늄 질화막상에 알루미늄막을 형성하는 단계로서, 30℃의 온도에서 수소운반기체로 허블법에 의해 디메틸알루미늄하이드라이드 AlH(CH3)2를 기화하는 단계, 및 수소기체의 유동율이 250sccm에 제어되고, 기판의 온도가 250℃에 유지되어, 반응실의 압력이 130Pa인 반응실로 기화된 디메틸알루미늄하이드라이드 AlH(CH3)2를 도입하는 단계에 의해 수행되는 단계로 이루어지는 것을 특징으로 하는 반도체 장치에서의 다레벨 상호접속 형성방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104092A (en) * 1997-04-02 2000-08-15 Nec Corporation Semiconductor device having amorphous carbon fluoride film of low dielectric constant as interlayer insulation material
KR100226751B1 (ko) * 1997-04-10 1999-10-15 구본준 반도체 소자의 금속 배선 형성방법
EP0901153B1 (en) 1997-09-02 2009-07-15 Ebara Corporation Method and apparatus for plating a substrate
JP3545177B2 (ja) * 1997-09-18 2004-07-21 株式会社荏原製作所 多層埋め込みＣｕ配線形成方法
JP3177968B2 (ja) * 1998-12-04 2001-06-18 日本電気株式会社 半導体装置及びその製造方法
US6436816B1 (en) * 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US6150256A (en) * 1998-10-30 2000-11-21 International Business Machines Corporation Method for forming self-aligned features
US6095882A (en) 1999-02-12 2000-08-01 Micron Technology, Inc. Method for forming emitters for field emission displays
US6165895A (en) * 1999-06-28 2000-12-26 United Semiconductor Corp. Fabrication method of an interconnect
US6617681B1 (en) * 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
KR100763760B1 (ko) * 2001-12-27 2007-10-04 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
EP1493182B1 (en) * 2002-04-02 2013-01-23 Dow Global Technologies LLC Tri-layer masking architecture for patterning dual damascene interconnects
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6593221B1 (en) * 2002-08-13 2003-07-15 Micron Technology, Inc. Selective passivation of exposed silicon
JP2004207281A (ja) 2002-12-20 2004-07-22 Fujitsu Ltd 多層配線構造およびその形成方法、半導体装置
JP3981026B2 (ja) * 2003-01-30 2007-09-26 株式会社東芝 多層配線層を有する半導体装置およびその製造方法
TWI292933B (en) * 2004-03-17 2008-01-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features
US7393779B2 (en) * 2005-10-31 2008-07-01 International Business Machines Corporation Shrinking contact apertures through LPD oxide
JP5613388B2 (ja) * 2009-07-23 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
US9590157B2 (en) 2015-06-04 2017-03-07 The Silanna Group Pty Ltd Efficient dual metal contact formation for a semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0627347B2 (ja) * 1985-07-19 1994-04-13 日本板硝子株式会社 二酸化珪素被膜の製造方法
PT95232B (pt) * 1989-09-09 1998-06-30 Canon Kk Processo de producao de uma pelicula de aluminio depositada
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
US5326720A (en) * 1990-10-25 1994-07-05 Nippon Sheet Glass Co., Ltd. Method for producing silicon dioxide film which prevents escape of Si component to the environment
JP2985326B2 (ja) * 1991-03-19 1999-11-29 日本電気株式会社 半導体装置の製造方法
JPH05251441A (ja) * 1992-03-05 1993-09-28 Nec Corp 半導体集積回路装置の製造方法
JPH05283408A (ja) * 1992-03-31 1993-10-29 Toshiba Corp 半導体装置の製造方法
JPH065585A (ja) * 1992-04-22 1994-01-14 Toshiba Corp 半導体装置の製造方法
JPH0750711B2 (ja) * 1993-01-14 1995-05-31 日本電気株式会社 半導体装置の製造方法

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Publication number Publication date
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EP0724292A2 (en) 1996-07-31
US5776829A (en) 1998-07-07
CN1049069C (zh) 2000-02-02

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