KR0170942B1 - 평탄한 도선 패턴 형성 방법 - Google Patents

평탄한 도선 패턴 형성 방법 Download PDF

Info

Publication number
KR0170942B1
KR0170942B1 KR1019950023341A KR19950023341A KR0170942B1 KR 0170942 B1 KR0170942 B1 KR 0170942B1 KR 1019950023341 A KR1019950023341 A KR 1019950023341A KR 19950023341 A KR19950023341 A KR 19950023341A KR 0170942 B1 KR0170942 B1 KR 0170942B1
Authority
KR
South Korea
Prior art keywords
photosensitive layer
layer
forming
support substrate
photosensitive
Prior art date
Application number
KR1019950023341A
Other languages
English (en)
Other versions
KR970008417A (ko
Inventor
노재우
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019950023341A priority Critical patent/KR0170942B1/ko
Publication of KR970008417A publication Critical patent/KR970008417A/ko
Application granted granted Critical
Publication of KR0170942B1 publication Critical patent/KR0170942B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Abstract

본 발명은 평탄한 도선 패턴을 형성시키는 방법을 개시한다. 본 발명은 지지 기판상에 소정 두께로 형성된 제1감광층상에 모노 클로로벤젠(이하, MCB 라 칭함)을 도포시켜서 제2감광층을 형성시키는 제1단계와, 포토 리쏘그래픽에 의하여 상기 제1감광층 및 제2감광층을 노광시키고 현상시켜서 상기 지지 기판의 일부를 노출시키는 제2단계와, 상기 지지 기판상에 시드층을 형성시키는 제3단계와, 상기 시드층상에 전기 도금에 의하여 도선 패턴을 형성시키는 제4단계와, 그리고 리프트 오프에 의하여 상기 제2감광층상의 시드층을 제거하는 제5단계로 이루어지는 평탄한 도선 패턴 형성 방법에 의해 달성되며 이에 의해서 상기 도선 패턴사이에 형성되는 층간 절연막에 공공이 발생되는 것을 억제시킨다.

Description

평탄한 도선 패턴 형성 방법
제1도(a) 내지 (d)는 일반적인 전기 도금을 이용한 도선 패턴 형성 방법을 도시한 공정도.
제2도(a) 내지 (e)는 본 발명에 따라서 평탄한 도선 패턴을 형성시키는 방법을 도시한 공정도.
* 도면의 주요부분에 대한 부호의 설명
210 : 지지 기판 220 : 제1감광층
230 : 제2감광층 240 : 시드층
250 : 도선 패턴
본 발명은 실리콘 웨이퍼상에 평탄한 도선 패턴을 형성시키기 위한 방법에 관한 것으로서 특히 리프트 오프(lift-off)을 이용한 전기 도금에 의한 평탄한 도선 패턴 형성 방법에 관한 것이다.
일반적으로, 실리콘 웨이퍼상에 메탈층을 적층시킨 후 사진 석판술을 이용하여 도선 패턴을 형성시키거나 또는 시드층상에 전기 도금에 의하여 적층된 메탈층을 패터닝시켜서 도선 패턴을 형성시킨다.
이때, 제1도(a) 내지 (d)는 종래의 실시예에 따라서 전기 도금을 이용하여 도선 패턴을 형성시키는 공정도이다.
먼저, 제1단계가 예시되어 있는 제1도(a)를 참조하면, 지지 기판(110)상에 소정 두께의 시드층(120)을 형성시키고 상기 시드층(120)상게 감광층(130)을 형성시킨 후 상기 감광층을 노광시키고 현상시켜서 상기 시드층(120)을 노출시킨다.
한편, 제2단계가 예시되어 있는 제1도(b)를 참조하면, 상기 노출된 시드층(120)상에 전기 도금에 의하여 도전체를 증착시켜서 도선 패턴(140)을 형성시킨다.
또한, 제3단계가 예시되어 있는 제1도(c)를 참조하면, 잔류하는 상기 감광층(130)을 제거함으로서 노출된 시드층(120)의 일부를 에칭에 의하여 식각시키며 여기에서 상기 시드층(120)은 오버행 구조로 식각된다.
그리고, 제4단계가 예시된 제1도(d)에 도시되어 있는 바와 같이, 상기 도선 패턴사이의 우묵부를 매립시키기 위하여 층간 절연막(150)을 도포시킨 후 에칭백에 의하여 평탄한 도선 패턴을 형성시킨다.
그러나, 상기된 바와 같이 상기 도선 패턴(140)의 하부는 언더 컷(under cut)형상으로 형성되므로 상기 도선 패턴(140)사이에 층간 절연막(150)을 형성시킬 때 상기 도선 패턴(140)의 오버행 구조에 의하여 공공(a)이 형성된다는 문제점이 발생된다.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 시드층을 이용한 전기 도금에 의하여 도선 패턴을 형성시킨 후 층간절연막에 공공이 형성되는 것을 방지시키기 위한 평탄한 도선 패턴 형성 방법을 제공하는 데 있다.
상기의 목적은 실리콘 웨이퍼상에 소정 두께로 형성된 제1감광층상에 모노 클로로벤젠(이하, MCB 라 칭함)을 도포시켜서 제2감광층을 형성시키는 제1단계와, 포토 리쏘그래픽에 의하여 상기 제1감광층 및 제2감광층을 노광시키고 현상시켜서 상기 지지 기판의 일부를 노출시키는 제2단계와, 상기 지지 기판상에 시드층을 형성시키는 제3단계와, 상기 시드층상에 전기 도금에 의하여 도선 패턴을 형성시키는 제4단계와, 그리고 리프트 오프에 의하여 상기 제2감광층상의 시드층을 제거하는 제5단계로 이루어진 것을 특징으로 하는 평탄한 도선 패턴 형성 방법에 의해 달성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제2도(a) 내지 (e)는 본 발명에 따른 평탄한 도선 패턴 형성 방법을 순차적으로 도시한 공정도이다.
먼저, 본 발명의 제1단계가 도시되어 있는 제2도(a)를 참조하면, 포토 레지스터를 소정 두께로 지지 기판(210)상에 도포시킴으로서 제1감광층(220)을 형성시키고 상기 제1감광층(220)상에 모노 클로로벤젠을 침투시켜서 제2감광층(230)을 형성시킨다.
이때, 상기 제2감광층(230)은 상기 모노노 클로로벤젠이 상기 제1감광층(220)을 구성하고 있는 포토 레지스터와 화학적 반응을 하여 상기 포토 레지스터와 상이한 화학적 구조를 갖는 물질이며, 상기 제1감광층(220) 및 제2감광층(230)을 자외선에 노광시키고 현상액을 현상시켰을 때 상기 제1감광층(220)의 현상 속도와 상기 제2감광층(230)의 현상 속도는 상이한 값을 갖는다.
한편, 본 발명의 제2단계가 도시되어 있는 제2도(b)를 참조하면, 포토 리쏘그래픽에 의하여 상기 제1감광층(220) 및 제2감광층(230)에 소정 형상의 미세 패턴을 형성시킨다. 즉, 포토 마스크를 사용하여 상기 제1감광층(220) 및 제2감광층(230)의 일부를 자외선에 노출시키고 현상액으로 현상하여 식각시켜서 소정 형상의 미세 패턴을 형성시키고 이에 의해서 상기 지지 기판(210)의 일부를 노출시킨다.
이때, 상기 자외선에 노출됨으로서 분자 구조가 바뀌어 현상액에 선택적으로 용해되는 상기 제1감광층(220)과 제2감광층(230)의 각각의 용해 속도의 차이에 의하여 도면상에 도시되어 있는 바와 같이 상기 제1감광층(220)상에 제2감광층(230)이 오버-행(OVER-HANG) 구조로 형성된다.
또한, 본 발명의 제3단계가 도시되어 있는 제2도(c)를 참조하면, 상기 노출된 지지 기판(210)상에 소정 두께의 시드층(240)이 형성되도록 스퍼터링 공정 또는 화학 기상 증착 공정과 같은 증착 공정에 의하여 금속을 적층시키며 이때, 상기 증착 공정에 의하여 형성되는 시드층(240)은 상기 노출된 지지 기판(210)상에 형성될 뿐만 아니라 상기 지지 기판(210)상에 잔류하는 제2감광층(230)상에 형성된다.
한편, 상기 증착 공정에 의하여 상기 노출된 지지 기판(210)상에 적층되어 형성된 시드층(240)은 상기 제2감광층(230)의 오버-행구조에 의하여 상기 제1감광층(220)으로부터 소정 거리(x)로 이격되어 형성된다.
여기에서, 본 발명에 따르면, 상기 제1감광층(220)과 상기 시드층(240)의 이격 거리(x)는 추후의 공정에 의하여 도선 패턴을 형성시키고자 하는 층의 높이(y)보다 작아야 하며 보다 바람직하게는 다음과 같은 조건, y x, 을 만족시켜야 한다.
또한, 본 발명의 제4단계가 도시되어 있는 제2도(d)를 참조하면, 상기된 바와 같이 상기 지지 기판(210)상에 소정 두께의 시드층(240)이 형성된 후 전기 도금에 의하여 상기 시드층(240)상에 소정 두께의 도전 금속을 적층시킨다.
이때 상기 전기 도금에 의하여 상기 지지 기판(210)상의 시드층(240)은 전기 단자로 작용하므로 상기 도전 금속이 적층될 수 있는 반면에 상기 제2감광층(230)상에 형성된 시드층(240)은 전기 단자로 작용하지 않으므로 상기 도전 금속이 적층되지 않는다.
이 후에 본 발명의 제5단계가 도시되어 있는 제2도(e)를 참조하면, 아세톤 또는 트리클로로에틸렌과 같은 상기 포토 레지스터 제거액을 사용하여서 상기 지지 기판(210)상에 잔존하는 상기 제1감광층(220)을 제거하며 이에 의해서 상기 제1감광층(220)상에 잔존하는 제2감광층(230) 뿐만 아니라 상기 제2감광층(230)상에 형성된 시드층(240)이 제거되며 이에 의해서 상기 지지 기판(210)상에 일정한 형태로 형성된 도선 패턴(250)이 형성된다.
이때, 상기된 바와 같이 형성된 일정한 형태의 도선 패턴(250)은 상기 지지 기판(210)상에 수직으로 형성되어 있으므로 이 후의 공정에 의하여 상기 도선 패턴(250)과 도선 패턴이 형성되지 않은 부분의 단차를 최소화시키기 위하여 스퍼터링 공정 또는 화학 기상 증착 공정에 의하여 산화 실리콘등의 절연 물질을 상기 지지 기판(210)상에 형성된 도선 패턴(250)사이에 충진시킬 때 공공이 발생되지 않는다.
따라서, 본 발명에 따르면, 지지 기판상에 소정 형상의 도선 패턴을 형성시킬 때 상기 도선 패턴을 상기 지지 기판상에 수직으로 형성시키므로 이 후의 공정에 의하여 층간 절연막을 형성시킬 때 상기 도선 패턴주위에 공공이 형성되지 않는다.

Claims (4)

  1. 지지 기판(210)상에 소정 두께의 제1감광층(220) 및 제2감광층(230)을 형성시키는 제1단계와, 포토 리쏘그래픽에 의하여 상기 제1감광층(220) 및 제2감광층(230)을 노광시키고 현상시켜서 상기 지지 기판(210)의 일부를 노출시키는 제2단계와, 상기 지지 기판(210)상에 시드층(240)을 형성시키는 제3단계와, 상기 시드층(240)상에 전기 도금에 의하여 도선 패턴(250)을 형성시키는 제4단계와, 그리고 리프트 오프에 의하여 상기 제2감광층(230)상의 시드층(240)을 제거하는 제5단계로 이루어진 것을 특징으로 하는 평탄한 도선 패턴 형성 방법.
  2. 제1항에 있어서, 포토 리쏘그래픽에 의한 상기 제1감광층(220)의 제거 속도는 상기 제2감광층(230)의 제거 속도보다 빠른 것을 특징으로 하는 평탄한 도선 패턴 형성 방법.
  3. 제2항에 있어서, 상기 제2감광층(230)은 상기 제1감광층(220)상에 모노 클로로벤젠을 도포시킴으로서 형성되는 것을 특징으로 하는 평탄한 도선 패턴 형성 방법.
  4. 제1항에 있어서, 상기 제3단계에 의하여 형성된 상기 시드층(240)은 도선 패턴을 형성시키고자 하는 층의 높이(y)보다 적은 거리(x)로 상기 제1감광층(220)으로부터 이격되는 것을 특징으로 하는 평탄한 도선 패턴 형성 방법.
KR1019950023341A 1995-07-31 1995-07-31 평탄한 도선 패턴 형성 방법 KR0170942B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950023341A KR0170942B1 (ko) 1995-07-31 1995-07-31 평탄한 도선 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950023341A KR0170942B1 (ko) 1995-07-31 1995-07-31 평탄한 도선 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR970008417A KR970008417A (ko) 1997-02-24
KR0170942B1 true KR0170942B1 (ko) 1999-03-30

Family

ID=19422334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950023341A KR0170942B1 (ko) 1995-07-31 1995-07-31 평탄한 도선 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR0170942B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100928513B1 (ko) * 2007-06-20 2009-11-26 주식회사 동부하이텍 반도체 소자의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3507771B2 (ja) * 2000-07-03 2004-03-15 鹿児島日本電気株式会社 パターン形成方法及び薄膜トランジスタの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100928513B1 (ko) * 2007-06-20 2009-11-26 주식회사 동부하이텍 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR970008417A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
JPS6260813B2 (ko)
EP0697723A2 (en) A process for metallization of an insulator layer
US6020261A (en) Process for forming high aspect ratio circuit features
US5200300A (en) Methods for forming high density multi-chip carriers
KR0170942B1 (ko) 평탄한 도선 패턴 형성 방법
US4873565A (en) Method and apparatus for providing interconnection between metallization layers on semiconductor devices
GB2295724A (en) Semiconductor device and method of making a plug
KR0148610B1 (ko) 반도체 소자의 패턴 형성방법
US4963510A (en) Method and apparatus for providing interconnection between metallization layers on semiconductors devices
KR0177192B1 (ko) 미세패턴 형성방법
KR100261578B1 (ko) 반도체 소자의 금속배선 형성방법
KR100340852B1 (ko) 반도체소자의다층금속배선형성방법
KR0159398B1 (ko) 메탈층 형성 방법
KR0124638B1 (ko) 반도체장치의 다층배선 형성방법
EP0446939A2 (en) Method of manufacturing semiconductor device
KR950014945B1 (ko) 반도체소자의 미세패턴 형성방법
KR0153980B1 (ko) 평탄화방법
KR20040084255A (ko) 반도체 소자용 기판의 패턴 형성 방법
KR0148326B1 (ko) 반도체 소자의 제조방법
KR100316181B1 (ko) 텅스텐플러그형성방법
KR100424190B1 (ko) 반도체소자의금속배선형성방법
KR100232224B1 (ko) 반도체소자의 배선 형성방법
KR20010083476A (ko) 미세패턴 형성방법
KR960008095B1 (ko) 오르가닉 아크층을 이용한 미세 패턴 형성 방법
KR960006694B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee