KR20040084255A - 반도체 소자용 기판의 패턴 형성 방법 - Google Patents

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Abstract

본 발명에 따르는 반도체 소자용 기판의 패턴(pattern) 형성 방법은 패턴이 형성될 반도체 소자용 기판을 공급하는 제 1단계, 반도체 소자용 기판에 포토 레지스트(photo resist)층을 형성하는 제 2단계, 노광 및 현상을 실행하여 포토 레지스트층을 패터닝(patterning)하는 제 3단계, 패터닝에 의해 상기 기판의 포토 레지스트층으로부터 노출된 부분에 시드층(seed layer)을 형성하는 제 4단계, 시드층 상에 도전성 금속층을 형성하는 제 5단계 및 반도체 소자용 기판에 잔류된 포토 레지스트층을 제거하는 제 6단계로 이루어진다. 이에 따르면, 기판 상에 선별적으로 시드층 및 도전성 금속층을 형성하는 것이 가능하여 불필요하게 형성된 시드층 및 도전성 금속층을 제거하기 위한 제조 시간의 단축과 그에 따른 제조 비용의 감소 효과를 얻을 수 있다.

Description

반도체 소자용 기판의 패턴 형성 방법{Pattern forming method on board for semiconductor device}
본 발명은 반도체 소자용 기판의 패턴(pattern) 형성 방법에 관한 것으로,구체적으로 기판 상에 도전성 금속으로 회로를 구성하기 위한 패턴(pattern)을 형성하는 반도체 소자용 기판의 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 패키지(package) 제조에 사용되는 기판에는 반도체 칩(chip)과 외부 접속 단자와의 전기적인 연결을 위하여 도전성 금속선으로 회로 패턴(pattern)이 형성되어 있다. 회로 패턴은 임의적인 배선의 방지 및 전기적인 특성을 고려하여 형성된다. 기판 상에 회로 패턴을 형성하는 방법에 대하여는 이미 공지되어 있다. 공지된 종래의 반도체 소자용 기판의 패턴 형성 방법에 대하여 소개하기로 한다.
도 1a ~ 도 1g는 종래의 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 공정도이고, 도 2는 종래의 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 블록도이다. 도 1 및 도 2를 참고하여 종래의 반도체 소자용 기판의 패턴 형성 방법을 자세히 설명하면 다음과 같다.
먼저 반도체 소자용 기판(11)을 공급하고(1단계), 공급된 반도체 소자용 기판(11)의 일면에 시드층(seed layer; 12)을 형성한다(2단계). 다음으로 시드층(12) 상에 도전성 금속층(13)을 형성한다(3단계). 그리고 도전성 금속층(13) 상부에 포토 레지스트층(photo resist layer; 14)을 형성하고(4단계), 이에 노광 및 현상을 진행하여 소정의 패턴이 형성된 포토 레지스트층(14)을 형성한다(5단계). 5단계의 포토 레지스트층(14)을 마스크(mask)로 하여 도전성 금속층(14)과 시드층(12)에 대한 에칭(etching)을 실행하고, 에칭 후에는 에싱(ashing) 공정을 실행하여 마스크로 사용된 포토 레지스트층(14)을 제거한다(6단계).
상술한 바와 같은 종래의 반도체 소자용 기판의 패턴 형성 방법은, 시드층(12) 및 도전 금속층(13)을 기판(11)에 형성하는 단계(2단계 및 3단계)를 먼저 수행하고 다음에 포토 레지스트층 형성 단계(4단계)를 거치게 된다. 따라서, 반도체 소자용 기판의 패턴 형성 과정에서 시드층(12) 및 도전성 금속층(13)이 불필요하게 반도체 장치 전면에 걸쳐 형성된다. 이는 반도체 소자를 제조하는데 있어 시드층(12) 및 도전성 금속층(13)이 불필요한 부분까지도 형성됨을 의미하며, 이로 인해, 차후에 불필요한 부분의 시드층(12) 및 도전성 금속층(13)을 제거해야 하는 공정을 거쳐야 하므로 상대적으로 제조 시간이 길어지고, 불필요한 시드층(12)를 제거하기 위한 비용이 발생된다.
따라서, 본 발명의 목적은 반도체 소자 제조 공정에 투입되는 라인의 교체 없이 제조 공정의 변경에 의해 반도체 제조 비용의 감소 및 제조 시간의 단축이 가능하도록, 시드층 및 도전성 금속층이 반도체 소자용 기판의 전면에 형성되지 않고 필요한 부분에만 형성되도록 하는 반도체 소자용 기판의 패턴 형성 방법을 제공하는 것이다.
도 1a ~ 도 1g는 종래의 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 공정도,
도 2는 종래의 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 블록도,
도 3a ~ 도 3h는 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 공정도, 그리고
도 4는 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
11, 21: 반도체 소자용 기판 12, 22: 시드층(seed layer)
13, 23: 도전성 금속층 14, 24: 포토 레지스트(photo resist)
상술한 바와 목적을 달성하기 위한 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법은, 패턴이 형성될 반도체 소자용 기판을 공급하는 제 1단계, 반도체 소자용 기판에 포토 레지스트층을 형성하는 제 2단계, 노광 및 현상을 실행하여 포토 레지스트층을 패터닝(patterning)하는 제 3단계, 패터닝에 의해 기판의 포토 레지스트층으로부터 노출된 부분에 시드층을 형성하는 제 4단계, 시드층 상에 도전성 금속층을 형성하는 제 5단계 및 반도체 소자용 기판에 잔류된 포토 레지스트층을 제거하는 제 6단계로 이루어지는 것을 특징으로 한다.
상술한 바와 같은 구성에 의해, 기판 상에 선별적으로 시드층를 형성하는 것이 가능하여 불필요하게 형성된 시드층 및 도전성 금속층을 제거하기 위한 시간을 줄이고, 또한, 그에 따른 제조 비용의 발생을 방지하는 것이 가능하다.
또한, 상술한 제 4단계는 시드층을 형성하는 단계 및 시드층 형성시 포토 레지스트 상에 형성된 금속층을 제거하는 단계로 이루어지고, 포토 레지스트 상에 형성된 금속층을 제거하는 단계는 화학적 연마 방법에 의해 진행된다.
상술한 반도체 소자용 기판은 필름 테이프(film tape) 기판일 수 있고, 도전성 금속층은 Cu층인 것이 가능하다.
이하 도 3a ~ 3h 및 도 4를 참조하여 반도체 소자용 기판의 패턴 형성 방법에 대해 자세히 설명한다.
도 3a ~ 3h는 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 공정도이고, 도 4는 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법에 따라 기판에 패턴을 형성하는 과정을 나타내는 블록도이다.
도 3a ~ 3h 및 도 4에 도시된 바와 같이, 우선 반도체 소자용 기판(21)을 공급하고(1단계), 그 상면에 포토 레지스트층(24)을 형성한다(2단계).
그 후 형성된 후에 포토 레지스트층(24)에 노광 및 현상 공정을 실행하여 기판(21) 상에 소정의 패턴을 갖는 포토 레지스트층(24)을 형성한다(3단계).
그리고 나서, 기판(21)에 시드층(22)를 형성한다(4단계). 3단계가 완료된 상태의 기판(21)에 대하여 스퍼터링(sputtering)이나 씨브이디(CVD; Chemical Vapor Depsition, 화학 기상 증착)를 진행하여 구리나 구리보다 원자량이 큰 금속인 팔라듐, 은, 백금 또는 금 등과의 합금으로 이루어지는 시드층(22)을 형성한다. 시드층(22)은 후속으로 이어지는 전해 도금에서 시드층(22)의 표면을 전기적 캐소드(cathode)로서 도금액 중 금속 이온을 환원하여 금속 고체로서 석출하기 위하여 충분한 전류가 공급될 수 있도록 하기 위해 형성된다. 무전해 도금에 있어서 시드층(22)은 촉매층으로 대치될 수 있다. 시드층(22)을 형성하는 과정에서 포토 레지스트층(23)에 형성되는 금속층(25)은 화학적 연마 방법에 의해 제거되도록 한다.
기판(21) 상에 시드층(22)의 형성이 완료된 후에 그 시드층(22) 상에 도전성 금속층을 형성한다(5단계). 기판(21)에 대하여 전해 도금 또는 무전해 도금을 진행함으로써 포토 레지스트층(24)으로부터 노출되는 시드층(22) 상에 도전성 금속, 예컨대 구리가 퇴적되어 도전성 금속층(23)이 형성될 수 있다.
도전성 금속층(23)을 형성한 후에는 남아있는 포토 레지스트층(24)을 제거한다(6단계). 제 6단계에서는 현상액과 반응시키거나, 플라즈마(plasma)를 이용한 애싱(ashing) 공정 및 포토 레지스트 스트립(strip) 공정에 의해 포토 레지스트층(24)을 제거하는 것이 가능하다.
한편, 본 발명은 상술한 바에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변경 실시할 수 있음은 당 업계의 기술 분야에서 통상의 지식을 가진 자라면 누구나 이해할 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자용 기판의 패턴 형성 방법은 포토 레지스트층을 형성하고 노광 및 현상을 실행한 후에 시드층 및 도전성 금속층을 형성함으로써 시드층가 기판 표면 전체에 불필요하게 형성되는 것을 방지하는 것이 가능하다. 이에 의해, 기판 상에 불필요하게 형성된 시드층 및 도전성 금속층을 제거하기 위한 비용의 발생이 방지되며, 또한 불필요하게 형성된 시드층 및 도전성 금속층을 제거하는데 걸리는 시간이 단축된다.

Claims (5)

  1. 패턴이 형성될 반도체 소자용 기판을 공급하는 제 1단계;
    상기 반도체 소자용 기판에 포토 레지스트(photo resist)층을 형성하는 제 2단계;
    노광 및 현상을 실행하여 상기 포토 레지스트층을 패터닝(patterning)하는 제 3단계;
    상기 패터닝에 의해 상기 기판의 포토 레지스트층으로부터 노출된 부분에 시드층(seed layer)을 형성하는 제 4단계;
    상기 시드층 상에 도전성 금속층을 형성하는 제 5단계; 및
    상기 반도체 소자용 기판에 잔류된 포토 레지스트층을 제거하는 제 6단계; 로 이루어지는 것을 특징으로 하는 반도체 소자용 기판의 패턴 형성 방법.
  2. 제 1항에 있어서, 상기 제 4단계는 상기 시드층을 형성하는 단계 및 시드층 형성시 상기 포토 레지스트 상에 형성된 금속층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자용 기판의 패턴 형성 방법.
  3. 제 2항에 있어서, 상기 포토 레지스트 상에 형성된 금속층을 제거하는 단계는 화학적 연마 방법에 의해 진행되는 것을 특징으로 하는 반도체 소자용 기판의 패턴 형성 방법.
  4. 제 1항에 있어서, 상기 반도체 소자용 기판은 필름 테이프(film tape) 기판인 것을 특징으로 하는 반도체 소자용 기판의 패턴 형성 방법.
  5. 제 1항에 있어서, 상기 도전성 금속층은 Cu층인 것을 특징으로 하는 반도체 소자용 기판의 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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KR20130087170A (ko) * 2012-01-27 2013-08-06 김정식 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판
KR20200073957A (ko) * 2018-12-14 2020-06-24 하이엔드테크놀로지(주) 투명전도막의 제조방법

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