KR0169286B1 - 반도체장치와 그 제조방법 - Google Patents

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에이이치 호소미
치아키 다쿠보
히로시 다자와
료우이치 미야모토
다카시 아라이
고지 시바사키
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사토 후미오
가부시키가이샤 도시바
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Abstract

[구성]
본 발명의 반도체장치는, 반도체 집적회로기판(이후, 기판이라한다; 1)과, 이 기판(1)상의 소정 부분에 형성된 전극패드(7), 기판(1)과 전극패드(7)상에 형성되며 전극패드(7)의 소정 부분이 노출하는 개구부를 갖춘 패시베이션막(4), 전극패드(7)와 개구부 주변의 패시베이션막(4)과 개구부 측벽상에 형성된 장벽금속(3), 전극패드(7)상의 패시베이션막(4)과 장벽금속(3)과 그 단부 측벽상에 형성된 금속박막(2) 및, 이 금속박막(2)상에 형성된 범프전극(6)을 갖춘다.
[효과]
본 발명을 이용하면, 사이드 에치부가 극히 작아 안정한 전기적 특성을 갖는 미세화된 범프전극을 갖춘 반도체장치와 그 제조방법을 제공할 수 있다.

Description

반도체장치와 그 제조방법
제1도는 본 발명의 제1실시예를 나타낸 반도체장치의 단면도.
제2도는 본 발명의 제1실시예의 전극패드를 형성하는 공정단면도.
제3도는 본 발명의 제1실시예의 전극패드를 패터닝하는 공정단면도.
제4도는 본 발명의 제1실시예의 패시베이션막을 형성하는 공정단면도.
제5도는 본 발명의 제1실시예의 패시베이션 개구부를 형성하는 공정단면도.
제6도는 본 발명의 제1실시예의 장벽금속을 형성하는 공정단면도.
제7도는 본 발명의 제1실시예의 장벽금속을 패터닝하는 공정단면도.
제8도는 본발명의 제1실시예의 금속박막을 형성하는 공정단면도.
제9도는 본 발며의 제1실시예의 레지스트를 패터닝하는 공정단면도.
제10도는 본 발명의 제1실시예의 범프전극을 형성하는 공정단면도.
제11도는 본 발명의 제1실시예의 레지스트를 제거하는 공정단면도.
제12도는 본 발명의 제1실시예의 금속박막을 제거하는 공정단면도.
제13도는 본 발명의 제2실시예를 나타낸 반도체장치의 단면도.
제14도는 본 발명의 제2실시예의 장벽금속을 패터닝하는 공정단면도.
제15도는 본 발명의 제2실시예의 제1금속박막과 제2금속박막을 형성하는 공정단면도.
제16도는 본 발명의 제2실시예의 레지스트를 패터닝하는 공정단면도.
제17도는 본 발명의 제2실시예의 범프전극을 형성하는 공정단면도.
제18도는 본 발명의 제2실시예의 레지스트를 제거하는 공정단면도.
제19도는 본 발명의 제2실시예의 제1금속박막과 제2금속박막을 제거하는 공정단면도.
제20도는 본 발명의 제2실시예의 제1금속박막의 단부가 노출하는 경우의 반도체장치의 단면도.
제21도는 본 발명의 제2실시예의 제2금속박막의 단부가 노출하는 경우의 반도체장치의 단면도.
제22도는 종래예를 나타낸 반도체장치의 단면도.
제23도는 종래예의 전극패드를 형성하는 공정단면도.
제24도는 종래예의 전극패드를 패터닝하는 공정단면도.
제25도는 종래예의 패시베이션막을 형성하는 공정단면도.
제26도는 종래예의 패시베이션 개구부를 형성하는 공정단면도.
제27도는 종래예의 장벽금속을 형성하는 공정단면도.
제28도는 종래예의 레지스트를 패터닝하는 공정단면도.
제29도는 종래예의 범프전극을 형성하는 공정단면도.
제30도는 종래예의 레지스트를 제거하는 공정단면도.
제31도는 종래예의 장벽금속을 패터닝하는 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 집적회로기판 2 : 금속박막
2a : 제1금속박막 2b : 제2금속박막
3 : 장벽금속 3a : 제1장벽금속
3b : 제2장벽금속 4 : 패시베이션막
5 : 레지스트 6 : 범프전극
7 : 전극패드
본 발명은 반그렇어서도 체장치와 그 제조방법에 관한 것으로, 특히 범프전극을 갖춘 반도체장치의 구조와 그 제조방법에 관한 것이다.
TAB 등과 접속할 때에 사용되는 반도체소자로는, 전극패드상에 돌기모양의 금속전극(이후, 범프전극이라 한다)이 형성되어 있다. 통상, 전극패드로는 A1또는 그 합금이 이용되고 있지만, 전극패드상에 직접 범프전극을 형성하는 경우, A1과 범프전극과의 사이에서 반응하여 금속간 화합물을 형성하는 경우가 있다. 일반적으로, 금속간 화합물은 약하기 때문에, 소자의 신뢰성을 손상할지도 모른다. 그 때문에 통상은, 전극패드와 범프전극과의 사이에 복수층의 금속박막(이후, 장벽금속이라 한다)을 형성하고, A1과 범프전극이 반응하여 합금을 형성하는 것을 방지하고 있다. 또, 이 장벽금속은 범프와 그 하부에 형성되어 있는 전극패드와의 접착강도를 향상시키는 역할도 담당하고 있다.
종래의 범프전극과 그 주변소자의 단면을 제22도에 나타낸다. 반도체 집적회로기판(1)상에는 전극패드(7)가 형성되어 있다. 전극패드(7)를 포함하는 반도체 집적회로기판(1)의 전면에는 절연막으로서 패시베이션막(4)이 형성되어 있고, 그 소정 부분에 전극패드(7)가 노출하도록 패시베이션 개구부가 설치되어 있다. 이 개구부는 패시베이션막(4)의 전극패드(7)측의 단부의 측벽과, 전극패드(7)의 패시베이션막(4)에 접하지 않는 윗면으로 구성되어 있다. 더욱이, 이 패시베이션 개구부와 패시베이션막(4)의 상기 단부 윗면은 장벽금속(3)에 의해 피복되어 있다. 통상 장벽금속(3)은 2층 구조로 되어 있는 바, 제1장벽금속(3a)과 제2장벽금속(3b)으로 구성된다. 제1장벽금속(3a)상에는 범프전극(6)이 형성되어 있다.
종래의 반도체장치의 제조방법을 제23도-제31도에 나타낸다.
제23도는 전극패드(7)를 형성하는 공정을 나타내고 있다. 전극패드(7)로 되는 금속, 예컨대 A1-Cu-Si합금을 반도체 집적회로기판(1)의 전면에 형성한다.
제24도는 전극패드(7)를 패터닝하는 공정을 나타내고 있다. 반도체 집적회로기판(1)의 전면에 형성되어 있는 전극패드(7)를 도시하지 않은 레지스트막을 이용해서 에칭하여 패터닝한다.
제25도는 패시베이막(4)을 형성하는 공정을 나타내고 있다. 반도체 집적회로기판(1)상의 전면에 전극패드(7)을 완전히 피복하도록 패시베이션막(4)을 형성한다.
제26도는 패시베이션 개구부를 형성하는 공정을 나타내고 있다. 전극패드(7)의 소정 표면이 노출하도록 패시베이션막(4)을 에칭한다. 이 노출한 전극패드(7)의 표면과, 패시베이션막(4)의 전극패드(7)측의 단면으로 둘러싸인 부분이 패시베이션 개구부이다.
제27도는 장벽금속(3)을 형성하는 공정을 나타내고 있다. 패시베이션막(4)상과 패시베이션 개구부에 장벽금속(3)을 스퍼터법에 의해 형성한다. 통상 장벽금속(3)은 2층 구조로 되어 있는 바, 제1장벽금속(3a)과 제2장벽금속(3b)을 갖는다. 이후의 공정에서 제1장벽금속(3a)상에 형성하는 도시하지 않은 범프전극이 Au인 경우, 장벽금속(3)의 일례로서 제1장벽금속(3a)으로는 두께가 300nm인 Ni, 제2장벽금속(3b)으로는 두께가 100nm인 Ti의 스퍼터링 박막이 이용된다.
재28도는 레지스트(5)를 패터닝하는 공정을 나타내고 있다. 먼저, 제1장벽금속(3a)상의 전면에 레지스트(5)를 도포하고, 다음에 전극패드(7) 상부의 제1장벽금속(3a)의 표면이 노출하도록 전극패드(7)상의 레지스트(5)를 제거하여 개구한다. 노출한 제1장벽금속(3a)의 표면과 레지스트(5)의 개구단면으로 둘러싸인 부분을 레지스트 개구부라 한다.
제29도는 범프전극(6)을 형성하는 공정을 나타내고 있다. 범프전극(6)은 레지스트 개구부에 제1장벽금속(3a)을 도금전극으로 하여 전해도금에 의해 형성한다. 통상, 범프전극(6)의 높이는 10-20㎛이다.
제30도는 레지스트(5)를 제거하는 공정을 나타내고 있다. 범프전극(6)이 잔존하도록 레지스트(5)를 제거한다.
제31도는 장벽금속(3)을 패터닝하는 공정을 나타내고 있다. 범프전극(6) 주위의 장벽금속(3)을 습식 에칭(wet etching)에 의해 제거하고, 그 바로 아래의 장벽금속(3)을 잔존형성한다. 전술한 장벽금속(3)의 재료로는, Ni 에칭용으로서 HNO3, HC1, CH3COOH의 혼합액, Ti 에칭용으로서 HF 수용액을 사용한다.
이상이 종래의 반도체장치와 그 제조방법의 개요이다. 그런데, 종래의 제조방법에서는, 제31도의 장벽금속(3)을 제거하는 공정에 있어서 카다란 사이드에치(side etch)부가 생긴다는 문제가 있다. 사이드 에치부란 범프전극(6)과 움직이벽금속(3)의 단부와 패시베이션막(4)의 패시베이션 개구부측의 단부로 둘러싸인 부분이고, 사이드 에치부가 생긴다고 하는 것은 표면에 노출하고 있는 장벽금속(3) 뿐만 아니라 범프전극(6)의 주변으로부터 범프전극(6) 바로 아래의 부분에까지 장벽금속(3)의 에칭이 진행하여 돌출부(overhang)가 생겨 버리는 현상이며, 장벽금속(3) 제거를 위해 행하는 에칭이 통상 부식액을 이용하여 행하는 등방성 에칭인 것, 또 범프전극(6)과 장벽금속(3)과의 에칭속도가 다른 점에 기인하고 있다. 이 사이드 에치부가 패시베이션 개구부에까지 진행하면, 전극패드(7)가 부식하여 전극패드(7)와 범프전극(6)의 전기적 접속을 파괴하는 현상이 일어난다. 이는 접촉불량이라 할 수 있는 것으로 반도체장치의 신뢰성을 현저히 저하시킨다. 이 때문에, 범프전극(6)은 패시베이션 개구부보다도 이 사이드 에치부의 여유분만큼 크게 하는 것이 보통이다. 현재, 이 사이드 에치부의 여유가 범프전극(6)의 미세화에 대해 커다란 장해로 되어 가고 있다.
사이드 에치부를 없애기 위해서는 범프전극(6) 형성후의 장벽금속(3)의 제거 직전에 한번 더 레지스트(5)를 도포하고, 장벽금속을 (3)을 제거해야 할 영역에 레지스트 개구부를 형성한 다음, 장벽금속(3)의 에칭을 행하는 방법이 있다. 또, 장벽금속(3)의 제거를 용액을 이용한 습식이 아니라 플라즈마 등을 이용한 건식 에칭(dry etching)에 의해 행함으로써 사이드 에치부를 없애는 수법도 있다. 그렇지만, 전자는 범프전극(6) 형성후의 레지스트(5)의 도포 및 레지스트(5)의 제거가 곤란하다. 또 후자의 수법에서는 공정수는 종래와 변함없지만, 건식 에칭장치가 고가인 점, 또 프로세스에 진공을 도입하는 것으로 되어 처리능력이 감소하기 때문에, 결과적으로 비용상승으로 이어진다.
상기한 바와 같이, 종래의 반도체장치는 접촉불량을 회피하기 위해 범프전극을 대형화하지 않으면 안되고, 그 결과 범프전극의 미세화에 현저한 악영향을 끼치고 있었다.
본 발명은 상기한 결점을 제거하고, 안정한 전기적 특성을 갖는 미세화된 범프전극을 갖춘 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다.[발명의 구성]
상기 목적을 달성하기 위해 제1의 발명에서는, 기판과, 이 기판상의 소정 부분에 형성된 제1도체층, 기판과 제1도체층상에 형성되며 제1도체층의 소정 부분이 노출하는 개구부를 갖춘 절연층, 제1도체층과 개구부 주변의 절연층과 개구부 측벽상에 형성된 제2도체층 제1도체층상의 절연층과 제2도체층과 그 단부 측벽상에 형성된 제3도체층 및, 제3도체층상에 형성된 제4도체층을 갖춘 것을 특징으로 하는 반도체장치를 제공한다.
제2의 발명에서는, 기판상의 소정 부분에 제1도체층을 형성하는 공정과, 기판과 제1도체층상에 절연층을 형성하는 공정, 제1도체층상의 소정부분이 노출하는 개구부를 갖추도록 제1도체층상의 절연층의 일부를 제거하는 공정, 제1도체층과 개구부 주변의 절연층과 개구부 측벽상에 제2도체층을 형성하는 공정, 절연층과 제2도체층과 그 단부 측벽상에 제3도체층을 형성하는 공정, 제1도체층상에 위치하는 제3도체층상에 제4도체층을 형성하는 공정 및, 제4도체층 아래에 제3도체층을 잔존형성하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명에서 제공하는 반도체장치를 이용하면, 사이드 에치부가 작기 때문에, 접촉불량을 완전히 회피할 수 있으므로 범프전극의 전기적 특성이 향상된다. 또, 본발명에서 제공하는 수단을 이용하면, 장벽금속의 패터닝을 범프전극 형성전에 행하고, 더욱이 범프전극과 장벽금속의 사이에 장벽금속을 피복하도록 금속박막을 형성하고 있기 때문에, 에칭공정에서 장벽금속이 제거되는 일이 없다.
그 결과, 안정한 전기적 특성을 갖는 미세화된 범프전극을 갖춘 반도체장치의 제조방법을 제공할 수 있다.
이하, 본발명의 각 실시예를 도면을 참조하여 설명한다.
제1도는 본 발명의 제1실시예로서, 반도체장치의 단면을 나타내고 있다.
또, 제2도-제12도는 그 제조방법을 나타낸 공정단면도이다.
제1도로부터, 반도체 집적회로기판(1)상에는 전극패드(7)가 형성되어 있고, 전극패드(7)의 윗면에는 패시베이션막(4)이 형성되어 있으며, 그 소정 부분에 전극패드(7)가 노출하도록 패시베이션 개구부가 설치되어 있다. 이 개구부는 패시베이션막(4)의 전극패드(7)측의 단부의 측벽과, 전극패드(7)의 패시베이션막(4)에 접하지 않는 윗면으로 구성되어 있다. 더욱이, 이 패시베이션 개구부와 패시베이션막(4)의 상기 단부 윗면은 장벽금속(3)으로 피복되어 있다. 본 실시예에서는, 장벽금속(3)은 제1장벽금속(3a)과 제2장벽금속(3b)의 2층 구조로 되어 있지만, 1층 및 3층 이상의 경우도 있을 수 있다. 장벽금속(3)으로서는, 예컨대 제1장벽금속(3a)으로는 Ni, 제2장벽금속(3b)으로는 Ti가 이용된다. 3층 구조로 하는경우는, 제1장벽금속(3a)상에 제3장벽금속으로서 Pd를 형성한다. 장벽금속(3) 및 그 주위의 영역은 금속박막(2)으로 피복되어 있다. 금속박막(2)의 두께는 장벽금속(3)버다도 얇게 되어 있다. 더욱이, 금속박막(2)상에 범프전극(6)으로서 Au가 형성된다. 금속박막(2)의 종류에 대해서는 후술한다.
다음에, 제1실시예에서 나타낸 반도체장치의 제조방법에 대해 상세히 설명한다.
제2도는 전극패드(7)를 형성하는 공정을 나타내고 있다. 전극패드(7)로 되는 금속, 예컨대 A1-Cu-Si 합금을 반도체 집적회로기판(1)상의 전면에 형성한다.
제3도는 전극패드(7)를 패터닝하는 공정을 나타내고 있다. 반도체 집적회로기판(1)상의 전면에 형성되어 있는 전극패드(7)를 도시하지 않은 레지스트를 이용해서 에칭하여 패터닝한다.
제4도는 패시베이션막(4)을 형성하는 공정을 나타내고 있다. 반도체 집적회로기판(1)상의 전면에 전극패드(7)을 완전히 피복하도록 패시베이션막(4)을 형성한다.
제5도는 패시베이션 개구부를 형성하는 공정을 나타내고 있다. 전극패드(7)의 소정 표면이 노출하도록 패시베이션막(4)을 에칭한다. 이 노출한 전극패드(7)의 표면과, 패시베이션막(4)의 전극패드(7)측의 단면으로 둘러싸인 부분이 패시베이션 개구부이다.
제6도는 장벽금속(3)을 형성하는 공정을모든 나타내고 있다. 패시베이션막(4)상과 패시베이션 개구부에 장벽금속(3)을 스퍼터법에 의해 형성한다. 장벽금속(3)은 2층 구조로 되어 있는 바, 제1장벽금속(3a)과 제2장벽금속(3b)을 갖는다. 이때, 장벽금속(3)은 몇층 구조라도 좋다. 이후의 공정에서 장벽금속(3)상에 형성하는 도시하지 않은 범프전극이 Au인 경우, 장벽금속(3)의 일례로서 제1장벽금속(3a)으로는 두께가 300nm인 Ni, 제2장벽금속(3b)으로는 두께가 100nm인 Ti의 스퍼터링 박막을 이용하면 좋다. 더욱이, 3층 구조로 하는 경우는, 제1장벽금속(3a)상에 제3장벽금속으로서 Pd박막을 스퍼터링법에 의해 형성하면 좋다.
제7도는 장벽금속(3)을 패터닝하는 공정을 나타내고 있다. 장벽금속(3)은 습식 에칭에 의해 패터닝하지만, 이후의 공정에서 장벽금속(3) 상부에 형성하는 도시하지 않은 범프전극으로부터 비어져 나오지 않도록 패시베이션 개구부와 패시베이션막(4)의 단부에 잔존형성한다. 본 실시예의 경우, 제1장벽금속(3a)의 Ni는 HNO3, HC1, CH3COOH의 혼합액으로, 제2장벽금속(3b)의 Ti는 HF 수용액으로 에칭한다.
제8도는 금속박막(2)을 형성하는 공정을 나타내고 있다. 제1장벽금속(3a)과 패시베이션막(4)상에 금속박막(2)을 형성한다. 이때, 금속박막(2)의 막두께는 장벽금속(3)보다도 얇게 형성한다.
제9도는 레지스트(5)를 패터닝하는 공정을 나타내고 있다. 먼저, 금속박막(2)상의 전면에 레지스트(5)를 도포하고, 다음에 전극패드(7) 상부의 금속박막(2)의 표면이 노출하도록 전극패드(7)상의 레지스트(5)를 노광법에 의해 제거하여 개구한다. 노출한 금속박막(2)의 표면과 레지스트(5)의 개구단면으로 둘러싸인 부분이 레지스트 개구부이다.
제10도는 범프전극(6)을 형성하는 공정을 나타내고 있다. 범프전극(6)은 금속박막(2)을 도금전극으로 하여 레지스트 개구부에 전해도금에 의해 형성한다. 범프전극(6)의 높이는 10-20㎛이다.
제11도는 레지스트(5)를 제거하는 공정을 나타내고 있다. 금속박막(2)상에 범프전극(6)이 돌출하도록 레지스트(5)를 제거한다.
제12도는 금속박막(2)을 제거하는 공정을 나타내고 있다. 범프전극(6)을 마스크로 하여 범프전극(6) 바로 아래의 금속박막(2)이 잔존형성되도록 습식에칭에 의해 금속박막(2)을 제거한다. 습식 에칭은 부식액을 이용한 등방성 에칭이기 때문에, 종래의 경우와 마찬가지로 사이드 에치부가 생긴다. 여기에서 말하는 사이드 에치부란 범프전극(6)과 금속박막(2)의 단부와 패시베이션막(4)으로 둘러싸인 부분이다. 사이드 에치부는 범프전극(6) 주위로부터 중심으로 향하여 진행해 간다. 금속박막(2)의 두께는 장벽금속(3)보다도 얇게 형성하고 있기 때문에, 사이드 에치부는 종래의 경우에 비해 작아진다. 금속박막(2)은, 범프전극(6)과 패시베이션막(4)과의 사이의 밀착강도를 확보하는 역할도 담당하고 있다. 또, 금속박막(2)은 장벽금속(3)상 전체를 전부 피복하고 있으므로, 장벽금속(3)이 에칭되는 것을 방지하고 있다.
금속박막(2)의 종류로서는, 범프전극(6)과 같은 종류의 금속을 이용하는 것을생각할 수 있다. 본 실시예의 경우, 금속박막(2)으로서 Au박막을 이용한다. 금속박막(2)을 제거하는 공정에서, 금속박막(2)이 에칭제거됨과 동시에 거의 같은 에칭속도로 범프전극(6)도 약간 에칭제거된다. 그 때문에, 사이드 에치부는 금속박막(2)과 범프전극(6)을 다른 종류의 금속으로 형성하는 경우보다도 작아진다. 또, 금속박막(2)을 제거하는 공정의 직전에 어닐(anneal)을 실시하면, 범프전극(6)과 금속박막(2)의 내부에서 재결정화가 진행하여 서로의 미세조직이 비슷한 것으로 되고, 더욱이 에칭속도가 근사(近似)한다. 그렇게 함으로써, 사이드에치부를 더 작게 할 수 있다.
그런데, 금속박막(2)으로서 장벽금속(3)과의 범프전극(6)과도 다른 금속을 이용하는 것도 가능하다. 예컨대, 장벽금속(3)과 범프전극(6)이 앞의 예와 같은 경우, 금속박막92)으로서 Cu를 이용할 수 있다. Cu를 에칭할 때의 부식액으로 수산화암모늄(NH4OH·H2O2)을 선택하면, 설령 Cu의 에칭이 장벽금속의 단부에까지 진행한 경우에 있어서도, 장벽금속(3)이 수산화암모늄과 반응하지 않기 때문에, 접촉불량을 일으키는 일은 없다.
제13도는 본 발명의 제2실시예로서, 반도체장치의 단면을 나타내고 있다. 또, 제14도-제19도는 그 제조방법을 나타낸 공정단면도이다.
제13도로부터, 본 실시예에 있어서는, 금속박막(2)은 제1금속박막(2a)과 제2금속박막(2b)으로 이루어진 2층 구조를 갖추고, 장벽금속(3)은 1층 구조로 되어 있다. 또, 제1금속박막(2a)으로 Pd, 제2금속박막(2b)으로 Ni, 장벽금속(3)으로 Ti, 범프전극(6)으로 Au를 이용한다.
다음에, 제2실시예에서 나타낸 반도체장치의 제조방법에 대해 설명한다. 제1실시예와 다른 점은, 제6도에 나타낸 장벽금속(3)을 형성하는 공정과, 제8도에 나타낸 금속박막(2)을 형성하는 공정에 있어서, 본 실시예에서는 장벽금속(3)을 1층구조, 금속박막(2)을 2층구조로 하고, 제2금속박막(2b)상에 제1금속박막(2a)을 형성시키는 점이다. 이하, 장벽금속(3)에 관한 공정으로부터 설명한다.
제14도는 장벽금속(3)을 패터닝하는 공정을 나타내고 있다. 장벽금속(3)은 습식 에칭에 의해 패터닝하지만, 이후의 공정에서 장벽금속(3) 상부에 형성하는 도시하지 않은 범프전극으로부터 비어져 나오지 않도록 패시베이션 개구부와 패시베이션막(4)의 단부에 잔존형성한다. 장벽금속(3)으로 Ti를 이용하는 경우는 HF 수용액으로 에칭한다.
제15도는 제1금속박막(2a)과 제2금속박막(2b)을 형성하는 공정을 나타내고 있다. 먼저, 장벽금속(3)과 패시베이션막(4)상의 전면에 제2금속박막(2b)을 형성한다. 다음에, 이 제2금속박막(2b)상의 전면에 제1금속박막(2a)을 형성한다. 이때의 막두께는, 이후의 공정인 금속박막(2a)과 금속박막(2b)을 제거하는 공정에 있어서, 사이드 에치부의 축소와 에칭시간단축을 위해서도 가능한 얇게 하는 것이 바람직하다.
제16도는 레지스트(5)를 패터닝하는 공정을 나타내고 있다. 먼저, 제1금속박막(2a)상의 전면에 레지스트(5)를 도포하고, 다음에 전극패드(7) 상부의 제1금속박막(2a)의 표면이 노출하도록 전극패드(7)상의 레지스트(5)를 PEP법에 의해 제거하여 개구한다. 노출한 제1금속박막(2a)의 표면과 레지스트(5)의 개구단면으로 둘러싸인 부분이 레지스트 개구부이다.
제17도는 범프전극(6)을 형성하는 공정을 나타내고 있다. 범프전극(6)은 제1금속박막(2a)을 도금전극으로 하여 레지스트 개구부에 전해도금에 의해 형성한다. 범프전극(6)의 높이는 10-20㎛이다.
제18도는 레지스트(5)를 제거하는 공정을 나타내고 있다. 제1금속박막(2a)상에 범프전극(6)이 돌출하도록 레지스트(5)를 제거한다.
제19도는 제1금속박막(2a)과 제2금속박막(2b)을 제거하는 공정을 나타내고 있다. 범프전극(6)을 마스크로 하여 범프전극(6) 바로 아래의 제1금속박막(2a)과 제2금속박막(2b)이 잔존형성되도록 습식 에칭에 의해 제1금속박막(2a)과 제2금속박막(2b)을 제거한다. 습식 에칭은 부식액을 이용한 등방성 에칭이기 때문에, 종래의 경우와 마찬가지로 사이드 에치부가 생긴다. 여기에서 말하는 사이드 에치부란 범프전극(6)과 제1금속박막(2a) 및 제2금속박막(2b)의 단부와 패시베이션막(4)으로 둘러싸인 부분이다. 사이드 에치부는 범프전극(6) 주위로부터 중심으로 향하여 진행해 간다. 제1금속박막(2a)과 제2금속박막(2b)은 범프전극(6)과 패시베이션막(4)과의 사이의 밀착강도를 확보하는 역할도 담당하고 있다. 또, 제2금속박막(2b)은 장벽금속(3)상 전체를 전부 피복하고 있으므로, 장벽금속(3)이 에칭되는 것을 방지하고 있다.
그런데, 제2실시예에 있어서는, 사이드 에치부의 구성에 제1금속박막(2a)과 제2금속박막(2b)의 쌍방을 반드시 필요로 하지 않는다. 한쪽의 금속박막이 구성에 포함되어 있으면 된다. 예컨대, 제20도에 나타낸 바와 같이 제1금속박막(2a)과 제2금속박막(2b)을 완전히 피복하여 제1금속박막(2a)의 단부를 노출시키는 경우, 또는 제21도에 나타낸 바와 같이 제1금속박막(2a)이 제2금속박막(2b)의 단부 이외를 피복하여 이 제2금속박막(2b)의 단부를 노출시키는 경우가 있다. 이와 같이, 노출시키는 금속박막수를 최소한으로 하면, 금속박막이 몇층구조이더라도 사이드 에치부를 작게 할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명을 이용하면, 사이드 에치부가 극히 작아 안정한 전기적 특성을 갖는 미세화된 범프전극을 갖춘 반도체장치와 그 제조방법을 제공할 수 있다.

Claims (19)

  1. 기판(1)과, 이 기판상의 소정부분에 형성된 제1도체층(7), 상기 기판과 상기 제1도체층상에 형성되며 상기 제1도체층의 소정 부분이 노출하는 개구부를 갖춘 절연층(4), 상기 제1도체층과 상기 개구부 주변의 상기 절연층과 싱그러 개구부 측벽상에 형성된 제2도체층(3, 3a, 3b), 상기 제1도체층상의 상기 절연층과 상기 제2도체층과 그 단부 측벽상에 형성된 제3도체층(2, 2a,2b) 및, 이 제3도체층상에 형성된 제4도체층(6)을 갖춘 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2도체층(3, 3a,3b)이 장벽금속으로 형성되어 있는 것을 특징으로 하늰 반도체장치.
  3. 제1항에 있어서, 상기 제2도체층(3, 3a, 3b)이 다층 구조를 이루고 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제3도체층(2, 2a, 2b)이 다층 구조를 이루고 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제3도체층(2, 2a, 2b)과 상기 제4도체층(6)이 동일재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제3도체층(2, 2a, 2b)과 상기 제4도체층(6)의 미세조직이 다른 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제4도체층(6)이 돌기모양으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 제4도체층(6)의 단부가 상기 제2도체층(3, 3a, 3b)의 단부보다도 상기 개구부에 대해 외측에 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 기판상의 소정 부분에 제1도체층을 형성하는 공정과, 기판과 제1도체층상에 절연층을 형성하는 공정, 제1도체층상의 소정 부분이 노출하는 개구부를 갖추도록 제1도체층상의 절연층의 일부를 제거하는 공정, 제1도체층과 개구부 주변의 절연층과 개구부 측벽상에 제2도체층을 형성하는 공정, 절연층과 제2도체층과 그 단부 측벽상에 제3도체층을 형성하는 공정, 제1도체층상에 위치하는 제3도체층상에 제4도체층을 형성하는 공정 및, 제4도체층 아래에 제3도체층을 잔존형성하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제3도체층을 도금전극으로 하여 상기 제4도체층을 전해도금에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 제3도체층을 상기 제2도체층보다도 얇게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 제2도체층을 장벽금속으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 제2도체층을 다층 구조로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제9항에 있어서, 제3도체층을 다층 구조로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제9항에 있어서, 상기 제3도체층과 상기 제4도체층을 동일 재료로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제9항에 있어서, 상기 제3도체층과 상기 제4도체층을 서로의 미세조직이 다르도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제9항에 있어서, 제4도체층을 돌기 모양으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제9항에 있어서, 상기 제4도체층의 단부를 상기 제2도체층의 단부보다도 상기 개구부에 대해 외측에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제9항에 있어서, 상기 제3도체층을 상기 제2도체층과 상기 제4도체층에 대해 선택적으로 제거함으로써 잔존형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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