KR0168894B1 - 적층 세라믹 캐패시터 제조 방법 - Google Patents

적층 세라믹 캐패시터 제조 방법 Download PDF

Info

Publication number
KR0168894B1
KR0168894B1 KR1019940027816A KR19940027816A KR0168894B1 KR 0168894 B1 KR0168894 B1 KR 0168894B1 KR 1019940027816 A KR1019940027816 A KR 1019940027816A KR 19940027816 A KR19940027816 A KR 19940027816A KR 0168894 B1 KR0168894 B1 KR 0168894B1
Authority
KR
South Korea
Prior art keywords
ceramic capacitor
rhodium
titanium
paste
organic
Prior art date
Application number
KR1019940027816A
Other languages
English (en)
Inventor
마사유끼 구라노
마사또 시라까따
Original Assignee
가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 니뽄 덴끼 가부시끼 가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR0168894B1 publication Critical patent/KR0168894B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H01G4/0085—Fried electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Conductive Materials (AREA)

Abstract

본 발명은 적층 세라믹 캐페시터를 제조하는 방법을 제공하며, 이 방법은 연계 복합 퍼로브스카이트 산화물로 구성된 그린시트 상에 전기적 전도성 페이스트를 형성하는 단계를 포함한다. 상기 페이스트는 적어도 은 분말, 유기 티타늄화합물, 유기 로듐 화합물 및 유기 결합제를 포함하는 금속 분말이 분포되어 있는 용제를 함유한다. 양호하게 페이스트의 티타늄의 양은 금속 분말의 중량을 기초해서 0.02% 내지 0.09% 범위에 있으며, 또한 양호하게 페이스트의 로듐의 양은 금속 분말의 중량을 기초해서 0.10% 내지 0.60% 범위에 있다.

Description

적층 세라믹 캐패시터 제조방법
제1a도는 유기 티타늄(Ti)화합물을 부가적으로 함유하는 종래의 페이스트를 이용해서 제작된 적층 세라믹 캐패시터의 확대 개요 단면도.
제1b도는 유기 로듐(Rh)화합물을 부가적으로 함유하는 종래의 페이스트를 이용해서 제작된 적층 세라믹 캐패시터에 포함되는 소결된 은을 도시하는 확대 개요 단면도.
제2a도는 종래의 전기적 전도성 페이스트를 이용하여 제작된 적층 세라믹 캐패시터의 소결된 은을 기술하는 확대 개요 단면도.
제 2b도는 세라믹과 내부 전극 사이에 박리(delamination)가 발생하는 경우에 적층 세라믹 캐패시터의 확대 개요 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부 전극 2 : 티타늄
3 : 세라믹
[발명의 배경]
[발명의 분야]
본 발명은 적층 세라믹 캐패시터를 제조하는 방법에 관한 것으로, 특히 연계 복합 퍼로브스카이트 산화물(lead system composite perovskite oxide)을 유전체로서 이용하는 적층 세라믹 캐패시터의 내부 전극을 형성하는데 사용되는 전기적으로 전도된 페이스트(paste)를 이용해여 캐패시터를 제조하는 방법에 관한 것이다.
[관련기술]
상술한 바와 같은 적층 세라믹 캐패시터는 일반적으로 다음 단계로 제작된다. 처음에, 세라믹 유전체 분말 같은 합성 퍼로브스카이트 산화물 분말을 유기 결합제 및 용매와 혼합하고 그런 다음 그 혼합물을 주조 공정(casting process)에 의해 시트로 형성한다. 그런 다음, 내부 전극으로 동작하는 전도성 페이스트 층을 스크린 인쇄 공정(screen printing process)에 의해 상기 그린 시트 상에 형성한다. 소정 수의 층을 증착한 후에 이 층들을 압축하여 서로 결합시킨다. 그리고 나서, 적층된 층을 개개의 캐패시터로 절단한다. 그런 다음, 페이스트내의 세라믹 유전체와 페이스트의 금속 분말이 동시에 소결되도록 개개의 캐패시터를 소성한다.
최종적으로 외부 전극를 형성한다.
설명한 바와 같이, 시트 형태의 세라믹 유전체와 전기적 전도성 페이스트의 금속 분말을 소결하기 위해 동시에 소성하는 단계는 적층 세라믹 캐패시터를 제작하는 방법에 필수적이다.
적층 세라믹 캐패시터는 상술한 소성 단계에 의해 세라믹 유전체 및 내부 전극을 서로 밀접하게 통합 형성함으로써 캐패시터로서 소정 특성을 가질 수 있다. 따라서, 소성 단계에서 매우 중요한 것은 소위 층의 박리(delamination of layers)를 피하는 것인데, 층의 박리란 세라믹 유전체가 소성 단계 후에 적층 구조재의 내부 전극으로부터 이탈하는 현상을 의미하며, 이 결과 캐패시터로서의 안정성 및 신뢰성을 얻게 된다. 금속(내부 전극) 및 세라믹(유전체)의 경계면에서 반응하는 응력이 그것들의 결합력보다 클 때 박리가 발생한다. 이런 관점에서, 소성 단계에서 다음의 문제가 고려된다.
1. 세라믹은 금속과 약한 결합력만을 가질 수 있기 때문에 세라믹이 금속에 강하게 결합될 수없다.
2. 세라믹과 금속간에는 소성으로 인한 체적 수축에 차이가 있기 때문에, 온도가 소성 단계에서 상승되는 동안에 특별히 그들의 경계면에서 응력이 발생된다.
3. 세라믹과 금속간의 열 팽창계수에서 상당한 차이가 있기 때문에, 소성 동안에 높아지거나 낮아지는 온도로 인해 체적 팽창 및 수축은 큰 응력을 가져올 수 있다.
그러므로, 적층 세라믹 캐패시터에서 내부 전극 및 유전체간의 층리 박리를 피하기 위해서, 내부 전극에 이용되는 전기적 전도성 페이스트는 세라믹 유전체와 상당한 결합력을 가져야 하고 응력이 작게 발생할 필요가 있다.
적층 세라믹 캐패시터에 이용되는 종래의 전기적 전도성 페이스트는 적어도 은 분말을 함유하는 금속 분말 혼합물이며 예를 들면 은 분말, 팔라듐(Pd)분말및, 유기 결합제 및 용매를 포함하는 용액의 혼합물이다.
상술한 바와 같이, 적층 세라믹 캐패시터를 제작하는 종래의 단계에서, 은 분말을 함유하는 금속 분말과 유기 결합제 및 용매를 함유하는 용매와의 혼합물을 포함하는 전기적 전도성 페이스트가 내부 전극을 형성하는데 이용되어 왔다. 그러나, 전기적 전도성 페이스트는 캐패시터 특성 발현(revelation of capacitorchracteristic) 의 안정성과 신뢰성을 향상시키기 위해, 내부 전극 및 세라믹 유전체 사이에서 생성되는 비교적 강한 결합력과, 내부 전극 및 세라믹 유전체 사이의 경계면에서 비교적 작은 응력이 발생하여야 하는 특징을 필요로 한다.
이러한 수요의 관점에서 적층 세라믹 캐패시터를 위해서만 제조되는 전기적 전도성 페이스트가 제안되지 않았다. 그러나, 다른 목적을 위해 변형되는 전기적 전도성 페이스트를 이용함으로써 약한 결합력과 응력 크기의 문제를 해결할 수 있다.
예를 들어, 미심사 중의 일본 특허 공개 공보 제 63-115691호에는 향상된 결합력을 갖는 전기적 전도성 페이스트가 AIN 같은 비 산화물(non-oxide)세라믹과 함께 기재되어 있다. 이 문헌에서, 유기 티타늄족 접착 촉진제 혹은 티타늄 결합제는 종래의 활성은 솔더 페이스트(active silver solder paste)에 첨가되며, 세라믹 기판의 표면에 흡수되어 있는 수분과 티타늄 결합제의 가수분해는 결합력을 촉진하는데 이용된다. 전기적 전도성 페이스트는 고열 전고성 세라믹판들간의 결합력 혹은 세라믹 판과 금속간의 결합력을 강하게 하는 것이 목적이며, 상기 전기적 전도성 페이스트는 내부 전극으로서 사용될 수 있으며 이에 의해 내부 전극과 세라믹 유전체 사이의 결합력을 종래의 전기적 전도성 페이스트에 의해서 얻는 것이보다 더 크게 얻을 수 있다.
미심사 중의 일본 특허 공개 공보 제 63-283184호는 은 분말 및 팔라듐 분말을 필수 성분으로 포함하는 전도성 화합물과, 로듐 분말 및/또는 유기 로듐 화합물을 함유하는 전기적 전도성 페이스트를 제안하였다. 이들 원료는 용액에 분포된다. 이 공보의 목적은 소성된 판 글라스 기판이나 소성된 글라스 세라믹 기판에 전기적 전도성 패턴을 형성하는데 이용될 수 있고, 솔더에 양효한 젖음성(wettability)을 보이고, 전도성 화합물과 기판 사이의 접착력을 감소시키지 않는 페이스트를 제공하는 것이다. 나중에 상세히 설명되는 바와 같이, 상기 문헌에 제안된 페이스트는 로듐을 함유하며, 그래서 페이스트가 적층 세라믹 캐패시터의 내부 전극을 형성하는데 이용될 때, 소성 단계에서의 소성으로 인한 체적 수축이 세라믹 유전체의 체적 수축과 유사하다. 결과적으로 내부 전극과 세라믹 유전체 사이의 소성으로 인해 발생된 체적 수축의 차이로 생성된 응력의 출현을 피할 수 있는 유리한 효과를 얻게 된다.
그러나, 상기 언급된 두 문헌에서 기재된 페이스트가 사용될 지라도 적층 세라믹 캐피시터를 소성하는 단계에서 층의 박리를 일으키는 두 요소, 즉 결합력과 응력 중 한 요소만이 개선될 수 는 있으며 그래서 층의 박리를 충분히 피하는 것이 불가능하다.
예를 들어, 처음 언급된 문헌에 기재된 전기적 전도성 페이스트는 세라믹 유전체와 내부 전극간의 결합력을 강화할 수 있으나, 응력은 소성이나 열팽창 계수의 차이로 인한 체적 수국의 차이 때문에 생성된 응력의 세기에 따라서 결합력 보다 더 커질 수 있다.
한편, 두 번째 문헌에 기재된 전기적 전도성 페이스트는 소성으로 인한 체적 수축의 차이로 생기는 응력의 생성 가능성은 작아질 수 있다. 그러나, 결합력은 그대로 남으며, 그래서 열 팽창 계수의 차이로 인해 생성된 응력이 결합력 보다 더 커지면, 온도가 소성 단계에서 더 낮아지는 동안 층의 박리가 발생할 수 있고, 내부 전극과 세라믹 유전체간의 결합력에서의 분산으로 인한 응력의 국부 집중과, 응력의 국부 집중으로 인한 미세한 균열이 발생할 수도 있다.
부가해서, 처음 언급된 문헌에서 전기적 전도성 페이스트는 진공이나 불활성 기체 대기에서 소성되어야 한다. 한편, 본 발명이 지향하는 적층 세라믹 캐패시터에 이용되는 연계 복합 퍼로브스카이트 산화물이 진공이나 불활성 기체 대기에서 소성되면, 유전체 특성이 산소 결핍으로 인해 영향을 받게 되고, 이에 의해 유전 상수는 작아진다. 결론적으로, 처음 언급된 문헌에 기재된 전기적 전도성 페이스트는 전기적 페이스트와 세라믹 유전체를 동시에 소성해야 하는 적층 세라믹 캐패시터를 제조하는 데 실제로 적용할 수 없다.
[발명의 요약]
본 발명의 목적은 종래의 전기적 전도성 페이스트에서보다는 세라믹 유전체와 내부 전극 사이에서 더 큰 결합력을 야기하고, 또한 소성 단계에서 응력의 출력을 억제하는 전기적 전도성 페이스트를 이용하여, 연계 복합 퍼로브스카이트 산화물을 절연체로서 갖는 적층 세라믹을 제조하는 방법을 제공하는 것이다.
본 발명은 연계 복합 퍼로브스카이트 산화물로 구성된 그린 시트(green sheet)에 전기적 전도성 페이스트 층을 형성하는 단계를 포함하는 적층 세라믹 캐패시터를 제조하는 방법을 제공하는 것이다. 상기 페이스트는 적어도 은 분말, 유기 티타늄 화합물, 유기 로듐 화합물, 및 유기 결합제를 함유하는 금속 분말이 분포된 용제를 포함한다.
양호한 실시예에서, 페이스트내의 티타늄 양은 금속 분말의 무게에 기초해서 0.02% 내지 0.09%의 범위에 있으며, 페이스트내의 로듐의 양은 금속 분말의 무게에 기초해서 0.10% 내지 0.60% 의 범위에 있다.
다른 양호한 실시예에서, 연계 복합 퍼로브스카이트 산화물은 티타늄을 함유하여 화학식Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-Pb(Ni⅓Nb⅔)O3-PBTiO3로 표현된다.
또다른 양호한 실시예에서, 연계 복합 퍼로브스카이트 산화물은 화학식Pb(Fe, W) O3-Pb(Fe, Nb)O3-Pb(Zn,Nb)O3로 표현된다.
또다른 양호한 실시예에서, 유기 티타늄 화합물은 티타늄 알콜염이다.
또다른 양호한 실시예에서, 유기 티타늄 화합물은 티타늄의 킬레이트 화합물이다.
또다른 양호한 실시예에서, 유기 로듐 화합물은 로듐 수지염이다.
또다른 양호한 실시예에서, 유기 로듐 화합물은 로듐 알콜염이다.
또다른 양호한 실시예에서, 유기 로듐 화합물은 티타늄족 결합제이다.
또다른 양호한 실시예에서, 유기 로듐 화합물은 로듐 아세틸 아세톤,(CH3COCHOCH3)3Rh이다.
상술 본 발명에 의해 얻어지는 이점을 후술하고자 한다.
위에서 언급한 바와 같이, 적층 세라믹 캐패시터의 내부 전극을 형성하기 위해 이용되는 종래의 전기적 전도성 페이스트는 최소한 은 분말을 함유하는 금속분말을 포함하며, 유기 결합제 및 용매를 함유하는 용제에 분배된다. 다른 한편으로, 본 발명에 따른 전기적 전도성 페이스트는 티타늄 알콜염과 티타늄의 킬레이트 화합물과 같은 유기 티타늄 화합물을 부가적으로 함유하며, 또한 로듐 수지과 로듐 알콜염과 같은 유기 로듐 화합물을 함유한다. 이런 유기 금속 화합물은 소성단계에 다음과 같이 작용한다.
일반적으로 전기적 전도성 페이스트에 함유된 대개의 금속 분말은 은 분말을 주로 함유하고 팔라듐 분말을 부가적으로 함유하는 혼합 분말이다. 팔라듐이 부가되는 이유는 은을 은 팔라듐 합금으로 변화시켜서 페이스트의 융해점을 상승시키기 위해서이다. 그러나, 소결, 은-팔라듐 합금의 형성, 세라믹으로의 금속의 확산으로 인한 체적 수축과 같이 페이스트에서 발생된 현상은 소결된 은 입자의 통태에 의해 주로 영향을 받는다. 다음의 설명에서 명확해 지는 바와 같이, 본 발명에 따라서 전기적 전도성 페이스트에 함유된 유기 티타늄 화합물과 유기 로듐 화합물의 모두의 작용은 팔라듐에 의해 영향받지 않는다. 따라서 , 본 발명을 쉽게 이해하기 위해서, 은 분말을 구성하는 금속 분말을 함유하는 전기적 전도성 페이스트를 예를 들어 기술한다. 이후, 은 분말, 유기 결합제 및 용매를 함유하는 전기적 전도성 페이스트를 종래의 전기적 전도성 페이스트 혹은 간단히 종래의 페이스트로 언급한다.
제1a도는 유기 티타늄 화합물을 부가적으로 함유하는 종래의 페이스트를 이용하여 제조된 적층 세라믹 캐패시터의 확대 개요 단면도이다. 유기 티타늄 화합물은 결합제 소거 단계와 소성 단계에서 분해되고 이에 의해 티타늄은 은 분말 표면에 침전된다. 결합제 소거 단계란 전기적 전도성 페이스트가 인쇄된 적층 세라믹 그린 시트에 함유된 유기 결합제가 열분해되고 이에 의해 소성 단계 이전에 증발산되는 단계를 말한다. 그리고 나서, 침전된 티타늄은 은과 결합하여 내부 전극(1)의 표면에 티타늄-은 합금(2)이 형성된다. 티타늄-은 합금은 임의의 산소의 양과 결합하기 때문에, 세라믹(3)에 존재하는 산화물(4)은 티타늄-은 합금(2)과 결합하여 은-티타늄 산화물(5)이 형성된다. (이 경우에, 산화물(4)은 납(lead) 산화물이고, 산화물(4)은 세라믹(3)이 티타늄을 함유하면, 티타늄 산화물을 함유한다).
결과적으로 세라믹(3), 은-티타늄 산화물(5), 티타늄-은 합금(2)및 내부 전극(1)을 포함하는 연속적인 층을 통해 세라믹(3)은 고결합력으로 내부 전극(1)에 강하게 결합된다. 따라서, 내부 전극(1)으로부터 세라믹은 분리되지 않는다.
제 1b도는 유기 로듐 화합물을 부가적으로 함유하는 종래의 페이스트를 이용하여 제조된 적층 세라믹 캐패시터에 포함된 소결된 은을 도시하는 확대 개요 단면도이다. 기술한 바와 같이, 유기 로듐 화합물은 결합제 소거와 소성 단계에서 분해되고, 그래서 로듐(6)이 소결된 은(7)의 표면에 침전된다. 위상 다이어그램으로부터 알 수 있는 바와 같이, 로듐은 은에 대해 아주 작은 고체 용해율과 고융해점을 갖는다. 따라서, 소결된 은(7)의 표면에 침전되는 로듐(6)은 은이 세라믹(3)으로 확산하는 것을 억제하며, 또한 은 분말이 입자로 성장하는 것을 억제한다. 결과적으로 유기 로듐 화합물을 함유하는 전기적 전도성 페이스트는 내부 전극이 형성되는 동안에 소결된 은의 체적 수축을 억제할 수 있고, 따라서 소성 단계로 인해 생기는 페이스트와 세라믹 간의 체적 수축의 차이가 작아질 수 있으며, 이에 의해 상기 차이로 인해 발생되는 응력은 더 작아지거나 제로로 될 수 있다.
제2a도는 종래의 전기적 전도성 페이스트를 이용하여 제조된 적층 세라믹 캐패시터의 소결된 은을 기술하는 확대 개요 단면도이다. 이 경우에, 은 분말이 입자로 성장하는 것을 억제할 수 없으며, 따라서, 체적은 소성으로 인해 매우 수축된다. 소성으로 인한 전기적 전도성 페이스트의 체적 수축은 페이스트에 함유된 분말의 직경을 변화시키거나 용제에 대한 금속 양의 비율을 변화시켜서 통상적으로 제어된다. 그러나 이런 제어는 문제를 일으킨다. 예로써, 세라믹 시트 상의 페이스트의 스크린-프린팅의 양이 낮아진다. 즉, 상술한 제어는 페이스트의 다른 특성을 희생시킬 수 있다. 달리 말해서, 유기 로듐 화합물을 함유하는 본 발명에 따른 전기적 전도성 페이스트는 페이스트의 인쇄 양이 감소하지 않는 동안 소성으로 인한 체적 수축이 억제될 수 있는 장점을 제공한다.
제2b도는 세라믹(3)과 내부 전극(1) 사이에서 박리가 발생하는 경우의 적층 세라믹 캐패시터의 확대 개요 단면도이다. 앞에서 기술한 바와 같이, 유기 티타늄 화합물이 첨다되어 있는 전기적 전도성 페이스트는 티타늄-은 합금(2)을 형성해서 세라믹(3)과 내부 전극(1)간의 결합력을 증진시킨다. 그러나, 유기 타타늄 화합물이 단독으로 부가되어 있는 페이스트에서, 세라믹(3)은 은을 구성한 내부 전극(1)이 체적 수축을 시작하는 온도보다 더 낮은 온도에서 체적 수축을 시작한다. 결국, 세라믹(3)과 내부 전극(1)사이의 소성으로 인한 체적 수축의 차이 때문에, 티타늄-은 합금(2)이 형성되기 전에 세라믹(3)과 내부 전극(1)사이에 다수의 갭(8)이 형성된다. 소결이 발생하기 때문에, 다수의 갭(8)이 확대되고 그런 다음 서로 결합해서 더 큰 갭으로 된다. 내부 전극(1)의 체적 수축이 세라믹(3)의 체적 수축보다 항상 더 먼저 발생하기 때문에, 한번 생성된 갭(8)은 결코 없어지지 않으며 따라서 세라믹(3)은 내부 전극(1)으로부터 분리되고 만다. 다른 한편으로, 유기 로듐 화합물을 함유하는 전기적 전도성 화합물은 로듐이 존재하기 때문에 체적 수축을 억제할 수 있고 따라서, 온도가 소성 단계에서 상승되는 동안에 갭(8)은 형성되지 않는다. 그러나, 온도가 더 낮아지는 경우의 단계를 고려하면, 금속의 열팽창 계수는 세라믹 계수 크기의 약 10배이므로, 내부전극의 체적 수축은 온도를 낮추는 단계에서 세라믹의 체적 수축보다 더 크다. 따라서, 체적 수축의 차이 때문에 세라믹과 내부 전극간의 경계면에서 응력이 발생된다. 지금까지 설명한 바와 같이, 예를 들어 유기 로듐 화합물만을 함유하는 페이스트와 같이, 세라믹과의 결합력이 향상되지 않은 페이스트에서, 온도를 낮추는 단계에서 열팽창 계수의 차이로 인해 일어나는 체적 수축의 차이 때문에 갭(8)이 발생되며, 상기 갭(8)은 세라믹과 내부 전극 사이의 박리를 야기한다.
다른 한편으로, 유기 티타늄 화합물 및 유기 로듐 화합물을 함유하는 본 발명에 따른 전기적 전도성 페이스트는 소성으로 인한 로듐의 체적 수축을 억제 할 수 있는 로듐이 존재하기 때문에 온도 상승 단계에서 갭(8)이 생기는 것을 피할 수 있다. 온도가 상승하는 단계에서, 티타늄은 티타늄-은 합금을 형성하기 위해 내부 전극의 표면에 침전된다. 상기 페이스트가 팔라듐을 함유하는 경우에서 은과 티타늄 산화물간의 고체 확산 속도는 은과 실버 사이에서의 확산 속도 및 은과 팔라듐 사이에서의 확산 속도보다 더 느리기 때문에, 부가된 유기 티타늄 화합물은 내부 전극의 소결 온도를 더 낮아지지 않도록 하며, 이에 따라 소성으로 인해 생기는 체적 수축이 억압되는 로듐에 의한 효과가 저하되지 않는다.
부가해서, 온도를 낮추는 단계에서, 세라믹(3) 및 내부 전극(1)사이에서 형성되며, 세라믹(3), 은-티타늄 산화물(5), 티타늄-은 합금(2) 및 내부 전극(1)을 포함하는 화학 결합 구조에서는 열 팽창 계수의 차이에 의해 차례로 야기되는 체적수축의 차이 때문에 발생될 수 있고 발생하지 않을 수도 있는 갭(8)을 일으킨다. 로듐은 아주 작은 양에 의해 은으로 용해되기 때문에, 부가된 로듐은 티타늄-은 합금의 형성 및 은-티타늄 산화물 형성에 영향을 미치지 못한다.
본 발명의 상기 목적 및 다른 목적 그리고 양호한 특징이 첨부 도면을 참고로 행해진 다음 설명으로부터 명확해질것이며, 여기서 도면에서 동일한 참조 부호는 동일하거나 유사한 부분을 지시하고 있다.
본 발명에 따른 양호한 실시예를 후술한다.
표 1 및 표 2는 본 발명에 따른 적층 세라믹 캐패시터에 이용되는 전기적 전도성 페이스트의 구성도이다. 페이스트에 함유된 금속 분말은 70%의 은과 30%의 팔라듐을 포함하는 혼합분말이다. 은 분말은 0.2 내지 0.5그러므로 마이크로미터 범위의 직경을 가지며, 팔라듐 분말은 0.1 내지 0.3 마이크로미터 범위의 직경을 갖는다.
유기 티타늄 화합물로는 상표명이 브리넥트(Blenact)인 에지노모토 가부시끼가이샤의 상업적으로 이용 가능한 티타늄족 결합제를 이용하며, 유기 로듐 호합물로는 와꼬 쥬니아꾸 고교 가부시끼 가이샤의 상업적으로 이용 가능한 로듐 아세틸 아세톤(CHCOCHOCH)Rh 을 이용하고 있다.
본 실시예에 이용되는 세라믹 유전체는 화학식 Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-PbTiO3로 표현되는 연계 복합 퍼로브스카이트 산화물 유전체이다.
실시예에서, 은 분말은 팔라듐 분말과 미리 혼합되는데 각각 70% 와 30%로 구성되며 이에 의해 실버-팔라듐 혼합 분말을 조제하게 된다.
그런 다음, 유기 티타늄 화합물 및 유기 로듐 화합물은 용제와 혼합된다.
이 혼합물에 은-팔라듐 혼합 분말을 첨가한다. 결과적인 혼합물은 3개의 롤(roll)에서 잘 혼합되어, 전기적 전도성 페이스트 번호 1 내지 16이 표 1 및 표 2에 도시된 바와 같이 구해진다.
10 마이크로미터의 두께를 갖는 그린 시트가 상술한 연계 복합 퍼로브스카이트 산화물로부터 제조된다. 페이스트 번호 1 내지 16을 각각 이용해서 상기 그린 시트 상에 소정 패턴을 스크린 인쇄한다. 60개의 페이스트가 적층되고 서로 결합하기 위해 압축되며 그런 다음 이 적층 구조는 절단되어 비소성된 적층 세라믹 캐패시터로 된다.
그런 다음, 비 소성된 적층 세라믹 캐패시터는 열처리되어 함유된 결합제를 분해한 후, 비 소성된 세라믹 캐패시터는 적층 세라믹 캐패시터를 얻기 위해 소성된다. 온도가 시간당 100도의 속도로 증가되다가, 섭씨 1000도의 온도가 4시간동안 유지되고 그런 다음 시간당 100도의 속도로 낮아지는 조건하에서 소성이 실시된다.
모든 적층 세라믹 캐패시터는 세라믹 유전체와 내부 전극 사이에서 발생되는 다수의 박리와 관련해서 그리고, 세라믹 유전체에서 생성되는 다수의 크랙(cracks)에 관련해서 페이스트의 각 성분에 대해 검사된다. 신뢰성 테스트가 또한 수행된다. 다수의 박리 및 크랙에 대한 테스트는 각 성분에 대해 100,000 캐패시터 이상을 수행한다. 신뢰성 테스트는 온도가 섭씨 85도이고 습도는 85%Rh이며, 인가된 전압은 25DCV 이고, 샘플 수는 각 성분마다 500인 조건하에서 습도를 테스트하였다. 1000시간 경과 후 다수의 결함이 검사된다. 표 3 및 표4는 테스트의 결과를 나타낸다. 표 3 및 표4에 기술된 바와 같이, 금속의 분말의 중량을 기초로 0.02% 내지 0.09% 중량의 범위에서 티타늄을 함유하며, 금속 분말의 중량을 기초로 0.10% 내지 0.60% 범위의 중량인 로듐을 함유하는 전기적 전도성 페이스트로부터 제조된 적층 세라믹 캐패시터는 신뢰성 테스트에서 박리 및 크랙이 발생되지 않았고, 또한 결함을 발견되지 않았다. 따라서 본 발명의 이로운 효과가 확인되었다.
실시예에서, 본 발명은 티타늄을 함유하는 연계 복합 퍼로브스카이트 산화물을 유전체로서 갖는 적층 세라믹 캐패시터에 적용되지만, 본 실시예의 것과 같은 동일 결과가 티타늄을 함유하지 않으면서, 연계 퍼로브스카이트 산화물, Pb(Fe,W)O-Pb(Fe, Nb)O-Pb(Zn, Nb)O을 유전체로서 함유하는 적층 세라믹 캐패시터에 대해서도 얻어진다.
지금까지 기술한 바와 같이, 본 발명에 따른 방법은 유기 티타늄 화합물 및 유기 로듐 화합물을 함유함으로써 특징 지워진 전기적 전도성 페이스트를 이용한다.
이 특징 때문에, 본 발명은 적층 세라믹 캐패시터의 형성으로 세라믹 유전체 및 내부 전극간의 결합력을 강화할 수 있으며, 부가해서 열팽창 계수의 차이로 인해 야기되는 체적 수축의 차이로 인해 생성되는 응력을 감소하거나 제로가 되게한다.
부가적으로, 본 발명을 실행하기 위해 이용되는 전기적 전도성 페이스트는 진공 혹은 불활성 기체 대기에서 소성되지 못하지만 산소가 존재하는 즉 대기에서는 소성될 수 있다. 따라서, 본 발명은 세라믹을 유전체로서 이용하는 적층 세라믹 캐패시터에 적용할 수 있으며, 이런 유전체 특성은 소성하는 대기에 존재하는 산소에 의해 영향을 받는다.
따라서, 본 발명에 따른 방법은 세라믹 유전체와 내부 전극간의 분리가 소성 단계에서 발생하지 않으며, 전기적 특성이 안정적으로 나타나는 적층 세라믹 캐패시터를 제공하며, 이 방법은 매우 신뢰할 수 있다.
본 발명이 소정의 양호한 실시예에 따라 기술되는 반면에, 본 발명에 의한 주요 요지는 특정 실시예에 한정되지 않음을 이해하여야 한다. 대조적으로, 다음의 청구항의 사상과 범위 내에서 이와 상당하는 모든 변경, 수정이 가능하다는 것이 본 발명의 요지이다.

Claims (9)

  1. 적층 세라믹 캐패시터를 제조하는 방법에 있어서, 연계 복합 퍼로브스카이트 산화물로 구성된 그린 시트 상에 전기적 전도성 페이스트 층을 형성하여 비 소성된 적층 세라믹 캐패시터를 만만드는 단계로서, 상기 페이스트는 적어도 은 분말과, 티타늄 알콜염과 티타늄족 결합제로 구성되는 그룹으로부터 선택된 유기 티타늄 화합물과, 유기 로듐 화합물 및, 유기 결합제를 포함하는 금속 분말이 분표되어 있는 용제를 함유하며, 상기 페이스트내의 티타늄 양은 상기 금속 분말의 중량에 기초해서 0.02% 내지 0.09% 의 범위에 있으며, 상기 페이스트내의 로듐의 양은 상기 금속 분말의 중량에 기초해서 0.10% 내지 0.60% 의 범위에 있는, 상기 비 소성된 적층 세라믹 캐패시터를 만드는 단계와, 상기 비 소성된 적층 세라믹 캐패시터를 소성하는 단계를 포함하는 적층 세라믹캐패시터 제조 방법.
  2. 적층 세라믹 캐패시터를 제조하는 방법에 있어서, 티타늄을 포함하는 화학식이 Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-PbTiO3로 표현되는 연계 복합 퍼로브스카이트 산화물로 구성된 그린 시트 상에 전기적 전도성 페이스트 층을 형성하여 비 소성된 적층 세라믹 캐패시터를 만드는 단계로서, 상기 페이스트는 적어도 은 분말과, 티타늄의 킬레이트 화합물인 유기 티타늄 화합물과, 로듐 수지염, 로듐 알콜염, 로듐 아세틸아세톤(CH3COCHOCH3)3Rh으로 구성되는 그룹으로부터 선택된 유기 로듐 화합물 및 유기 결합제를 포함하는 금속 분말이 분포되어 있는 용제를 함유하며, 상기 페이스트내의 티타늄 양은 상기 금속 분말의 중량에 기초해서 0.02% 내지 0.09%의 범위에 있으며, 상기 페이스트내의 로듐의 양은 상기 금속 분말의 중량에 기초해서 0.10% 내지 0.60%의 범위에 있는, 상기 비 소성된 적층 세라믹 캐패시터를 만드는 단계와, 상기 비 소성된 적층 세라믹 캐패시터를 소성하는 단계를 포함하는 적층 세라믹 캐패시터 제조 방법.
  3. 제1항에 있어서, 상기 연계 복합 퍼로브스카이트 산화물은 티타늄을 함유하며, 화학식 Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-PbTiO3로 표현되는 것을 특징으로 하는 적층 세라믹 제조 방법.
  4. 제1항에 있어서, 상기 연계 복합 퍼로브스카이트 산화물은 화학식 Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-PbTiO3로표현되는 것을 특징으로 하는 적층 세라믹 제조 방법.
  5. 적층 세라믹 캐패시터를 제조하는 방법에 있어서, 티타늄을 포함하고 화학식이 Pb(Mg½W½)O3-Pb(Ni⅓Nb⅔)O3-PbTiO3로 표현되는 연계 복합 퍼로브스카이트 산화물로 구성된 그린 시트 상에 전기적 전도성 페이스트 층을 형성하여 비 소성된 적층 세라믹 캐패시터를 만드는 단계로서, 상기 페이스트는 적어도 은 분말과, 티타늄의 킬레이트 화합물인 유기 티타늄 화합물과, 로듐 아세틸아세톤(CH3COCHOCH3)3Rh인 유기 로듐 화합물 및, 유기 결합제를 포함하는 금속 분말이 분포되어 있는 용제를 함유하며, 상기 페이스트내의 티타늄 양은 상기 금속 분말의 중량에 기초해서 0.02% 내지 0.09% 의 범위에 있으며, 상기 페이스트내의 로듐의 양은 상기 금속 분말의 중량에 기초해서 0.10% 내지 0.60%의 범위에 있는, 상기 비 소성된 적층 세라믹 캐패시터를 소성하는 단계를 포함하는 적층 세라믹 캐패시터 제조 방법.
  6. 적층 세라믹 캐패시터를 제조하는 방법에 있어서, 티타늄을 호함하고 화학식이 Pb(Fe,W)O3-Pb(Fe,Nb)O3-Pb(Zn,Nb)O3로 표현되는 연계 복합 퍼로브스카이트 산화물로 구성된 그린 시트 상에 전기적 전도성 페이스트 층을 형성하여 비 소성된 적층 세라믹 캐패시터를 만드는 단계로서, 상기 페이스트는 적어도 은 분말과, 티타늄의 킬레이트 화합물인 유기 티타늄 화합물과, 로듐 아세틸아세톤(CH3COCHOCH3)3Rh인 유기 로듐 화합물 및, 유기 결합제를 포함하는 금속 분말이 분포되어 있는 용제를 함유하며, 상기 페이스트내의 티타늄 양은 상기 금속 분말의 중량에 기초해서 0.02% 내지 0.09%의 범위에 있으며, 상기 페이스트내의 로듐의 양은 상기 금속 분말의 중량에 기초해서 0.10% 내지 0.60%의 범위에 있는, 상기 비 소성된 적층 세라믹 캐패시터를 만드는 단계와, 상기 비 소성된 적층 세라믹 캐패시터를 소성하는 단계를 포함하는 적층 세라믹 캐패시터 제조 방법.
  7. 제1항에 있어서, 상기 유기 로듐 화합물은 로듐 수지염인 적층 세라믹 캐패시터 제조 방법.
  8. 제1항에 있어서, 상기 유기 로듐 화합물은 로듐 알콜염인 적층 세라믹 캐패시터 제조 방법.
  9. 제1항에 있어서, 상기 유기 로듐 화합물이 로듐 아세틸아세톤(CH3COCHOCH3)3Rh인 적층 세라믹 캐패시터 제조 방법.
KR1019940027816A 1993-10-29 1994-10-28 적층 세라믹 캐패시터 제조 방법 KR0168894B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27111293 1993-10-29
JP93-271112 1993-10-29

Publications (1)

Publication Number Publication Date
KR0168894B1 true KR0168894B1 (ko) 1999-01-15

Family

ID=17495508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940027816A KR0168894B1 (ko) 1993-10-29 1994-10-28 적층 세라믹 캐패시터 제조 방법

Country Status (3)

Country Link
US (1) US5632833A (ko)
EP (1) EP0651408A3 (ko)
KR (1) KR0168894B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5698015A (en) * 1995-05-19 1997-12-16 Nikko Company Conductor paste for plugging through-holes in ceramic circuit boards and a ceramic circuit board having this conductor paste
TW505685B (en) * 1997-09-05 2002-10-11 Mitsubishi Materials Corp Transparent conductive film and composition for forming same
US6853074B2 (en) * 1999-12-27 2005-02-08 Matsushita Electric Industrial Co., Ltd. Electronic part, an electronic part mounting element and a process for manufacturing such the articles
TWI223291B (en) * 2001-10-25 2004-11-01 Matsushita Electric Ind Co Ltd Laminated ceramic electronic component and method of manufacturing the same
US7615939B2 (en) * 2003-03-17 2009-11-10 C&D Zodiac, Inc. Spectrally calibratable multi-element RGB LED light source

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3562008A (en) * 1968-10-14 1971-02-09 Ppg Industries Inc Method for producing a ruthenium coated titanium electrode
US3852074A (en) * 1970-04-02 1974-12-03 Du Pont Photopolymerizable compositions containing organic noble metal compounds
CA1217927A (en) * 1983-04-15 1987-02-17 Tsutomu Nanao Inorganic composite material and process for preparing the same
US4757235A (en) * 1985-04-30 1988-07-12 Nec Corporation Electroluminescent device with monolithic substrate
JPS6287456A (ja) * 1985-10-11 1987-04-21 日本碍子株式会社 誘電体磁器用セラミツク組成物
JPS63115691A (ja) * 1986-10-31 1988-05-20 Fujitsu Ltd 活性銀鑞ペ−スト
JPS63283184A (ja) * 1987-05-15 1988-11-21 Tanaka Massey Kk 導体組成物を被覆した回路基板
US5001598A (en) * 1989-04-20 1991-03-19 Engelhard Corporation Sinter control additive
US4954926A (en) * 1989-07-28 1990-09-04 E. I. Du Pont De Nemours And Company Thick film conductor composition
WO1991015018A1 (fr) * 1990-03-19 1991-10-03 Asahi Kasei Kogyo Kabushiki Kaisha Pate pour la cuisson a haute temperature
US5348805A (en) * 1990-07-05 1994-09-20 Saint-Gobain Vitrage International Formation of a layer of aluminum and tin or titanium oxides on a glass substrate
US5288430A (en) * 1991-04-12 1994-02-22 Nec Corporation Conductive pastes
US5162062A (en) * 1991-06-17 1992-11-10 E. I. Du Pont De Nemours And Company Method for making multilayer electronic circuits
US5378408A (en) * 1993-07-29 1995-01-03 E. I. Du Pont De Nemours And Company Lead-free thick film paste composition
JPH07176209A (ja) * 1993-10-29 1995-07-14 Nec Corp 導電性ペースト並びに積層セラミックコンデンサ及びそ の製造方法

Also Published As

Publication number Publication date
US5632833A (en) 1997-05-27
EP0651408A3 (en) 1997-07-30
EP0651408A2 (en) 1995-05-03

Similar Documents

Publication Publication Date Title
Wang et al. Silver‐palladium thick‐film conductors
US5835339A (en) Monolithic ceramic capacitor
JPH11124602A (ja) ニッケル粉末及びその製造方法
JP2002260951A (ja) 積層型誘電素子及びその製造方法，並びに電極用ペースト材料
KR100346660B1 (ko) 니켈복합입자 및 그 제조방법
KR0168894B1 (ko) 적층 세라믹 캐패시터 제조 방법
EP0492518B1 (en) A ceramic substrate for electronic circuit and a method for producing the same
KR100693119B1 (ko) 세라믹 부품 요소, 세라믹 부품 및 그 제조 방법
US7083745B2 (en) Production method for laminate type dielectric device and electrode paste material
JP2005501795A (ja) セラミック基板の製造方法及びセラミック基板
JP3596743B2 (ja) 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP4844317B2 (ja) セラミック電子部品およびその製造方法
JPH11214240A (ja) 積層セラミック電子部品およびその製造方法
JPH11102835A (ja) 積層型セラミック電子部品およびその製造方法
JP2001122660A (ja) 導電性ペースト、積層セラミック電子部品及びその製造方法
JPH07176209A (ja) 導電性ペースト並びに積層セラミックコンデンサ及びそ の製造方法
JPH0348415A (ja) ペースト組成物および積層セラミックコンデンサの製造方法
JP3142013B2 (ja) 積層型電子部品
JP2005317776A (ja) セラミック電子部品の製造方法
JP2001307941A (ja) 端子電極ペーストおよび積層セラミックコンデンサの製造方法
JPH05275271A (ja) 積層セラミックコンデンサ
JP2987995B2 (ja) 内部電極用ペーストおよびそれを用いた積層セラミックコンデンサ
KR20230109095A (ko) 적층 세라믹 전자 부품 및 그 제조 방법
JPH1116766A (ja) 積層セラミック電子部品の製造方法
JPH01236513A (ja) 積層セラミック体用内部電極ペースト

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020917

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee