KR0148070B1

KR0148070B1 - 전압-주파수 변환기

Info

Publication number: KR0148070B1
Application number: KR1019950004420A
Authority: KR
Inventors: 타다시 누꾸이
Original assignee: 사또 후미오; 가부시끼가이샤 도시바
Priority date: 1994-03-04
Filing date: 1995-03-04
Publication date: 1998-12-01
Also published as: US5495193A; JP3532237B2; KR950027412A; JPH07245555A; EP0670499A1; DE69531752T2; EP0670499B1; DE69531752D1

Abstract

입력전압을 수신하여 제어신호에 따라 입력전류를 생성하는 제1선택기를 포함하는 전압-주파수 변환기로서, 입력전류는 제어신호가 플러스 또는 마이너스 적분기를 나타낼 때 입력전압 또는 역극성 입력전압에 비례하며, 상기 변환기는 기준전류가 선택신호에 따라 온/오프제어되며, 또한 기준전류의 극성이 제어신호에 의해 결정되도록 기준전류를 생성하는 제2선택기와 적분전압을 얻도록 상기 입력전류와 기준전류의 합성전류를 적분하는 적분기를 더 포함하며, 상기 적분기는 순방향 또는 역방향으로 상보적으로 상기 합성전류를 적분하며, 상기 변환기는 또한 비교출력신호를 생성하도록 적분전압과 기준전압을 비교하는 비교기와, 상기 비교출력신호와 제어신호에 따라 선택신호를 생성하는 선택신호 발생기와, 상기 선택신호에 따라 상기 제어신호를 생성하는 제어신호 발생기와, 입력전압에 상응하는 주파수를 갖는 변환기의 출력신호로서 선택신호를 생성하는 출력회를 포함한다.

Description

전압-주파수 변환기

제1도는 본 발명의 일실시예에 의한 전압-주파수 변환기의 회로도.

제2도는 제1도에 보인 실시예의 각부의 파형의 타임 챠트도.

제3도는 본 발명의 다른 실시예에 의한 전압-주파수 변환기의 회로도.

제4도는 제3도에 보인 실시예의 각부의 파형의 타임 챠트도.

제5도는 본 발명의 또 다른 실시예에 의한 전압-주파수 변환기의 회로도.

제6도는 제5도에 보인 실시예의 각부의 파형의 타임 챠트도.

제7도는 종래의 전압-주파수 변환기의 일시예의 회로도.

제8도는 제7도에 보인 장치의 각부의 파형의 타임챠트도.

제9도는 제7도에 보인 장치의 선형에러의 특성구성을 나타내는 그라프.

제10도는 본 발명의 또 다른 실시예에 의한 전압-주파수 변환기의 회로도.

제11도는 본 발명의 또 다른 실시예에 의한 전압-주파수 변환기의 회로도.

본 발명은 전압-주파수 변환기에 관한 것이며, 특히 적산전력계등에서 사용되는 입력전압을 그에 상응하는 주파수로 변환하는 전압-주파수 변환기에 관한 것이다.

제7도는 입력전압을 그에 상응하는 주파수로 변환하는 전압-주파수 변환기의 종례예를 나타내며, 제8도는 제7도의 각부의 파형을 나타낸다. 제7도에는 입력전압(E)에 상응하는 입력전류(I1)과 기준전류(I2)의 합성전류(I3)를 얻기 위한 선택기(8)가 구비되어 있다.

또한 이 선택기(8)의 합성전류(I3)를 적분하여 적분전압을 얻는 적분기(1)가 구비되어 있다. 그다음 적분전압(A)가 기준전압(AG)을 비교하여 적분전압(A)이 기준전압(AG)보다 클 때 저레벨을 출력하고, 작을 때 고레벨을 출력하는 비교기(2)가 구비되어 있다. 또한 펄스신호(CLK)가 저레벨에서 고레벨로 변동할 때 선택신호(K)를 출력하는 JK 플립플롭을 갖는 선택 신호 발생기(3)가 구비되어 있다.

이 선택신호(K)는 상술한 선택기(8)의 기준전류(I2)의 통과를 허용하는 스위치(SW)를 제어한다. 또한 상술한 펄스신호(CLK)를 발생하기 위한 펄스신호 발생기(5)가 구비되어 있다.

그러한 회로 배열에서 선택신호 발생기(3)의 JK 플립플롭(31)의 출력신호(K)가 시간(to)에서 고레벨일 때, 스위치(SW)는 폐쇄되고, 적분기(1)의 캐패시터(C1)에 흐르는 합성전류(I3)는

I3 = I1 - I2 (0), I1 I2

가 되며, 적분기(1)는 플러스 방향으로 적분을 개시한다. 적분기(1)의 출력전압(A)이 시간(t1)에서 기준전위(AG)보다 높아지면 비교기(2)의 출력신호(J)는 저레벨이 된다. 비교기(2)의 출력신호(J)가 저레벨일 때, JK 플립플롭(31)의 입력들은

J : 저레벨

K : 고레벨 (=Q출력)

이 되며, 그 결과로서, JK 플립플롭(31)의 출력신호(K)는 제8도에 보인바와 같이 시간(t2)에서 펄스신호(CLK)의 상승연부에서 저레벨이 된다.

JK 플립플롭(31)의 출력신호(K)가 저레벨일 때 스위치(SW)는 개방되고 캐패시터(C1)내로 흐르는 합성전류(I3)는

I3 = I1 (0)

이 되고, 또한 적분기(1)는 마이너스 방향으로 적분을 시작한다. 적분기(1)의 출력전압(A)은 시간(t3)에서 기준전압(AG)보다 낮아질 때 비교기(2)의 출력신호(J)는 고레벨이 된다. JK 플립플롭(31)의 입력은

J : 고레벨

K : 저레벨 (=Q 출력)

이 되고, 또한 JK 플립플롭(31)의 출력신호(K)는 제8도에 보인바와 같이, 시간(t4)에서 펄스신호(CLK)의 상승연부에서 고레벨이 된다. JK 플립플롭(31)의 출력신호(K)가 고레벨이 될 때, 스위치(SW)는 폐쇄되고, 초기 조건으로 복귀한다.

결국 스위치(SW1)가 폐쇄될 때, 적분기(1)의 캐패시터(C1)에 기억된 전하량(Q1)은

Q1 = (I2 - I1) × T1

이다.

반대로 스위치(SW)가 개방될 때 적분기(1)의 캐패시터(C1)로부터 방출된 전하량(Q2)은

Q2 = I1 × T2

이다.

여기서, 제8도에 보인 바와같이 T1은 출력신호(K)가 고레벨일 때의 시간주기이고, T2는 출력신호(K)가 저레벨일때의 시간주기이다.

따라서 축적된 전하량(Q1)과 방출된 전하량(Q2)는 동일하기 때문에 하기식이 성립된다.

(I2 - I1) × T1 = I1 × T2

I1 × (T1 + T2) = I2 × T1

1/(T1 + T2) = I1/(I2 × T1)

T1은 펄스신호 발생기(5)의 펄스신호(CLK)의 주파수(fCLK)로부터 T1 = 1/fCLK에 의해 주어지므로 일정하다.

만일 적분기(1)의 연상증폭기(OP1)의 입력 옵세트 전압이 0일 경우, 연산증폭기(OP1)의 마이너스 입력전위는 통상 0볼트인 기준전위(AG)이다. 마이너스 기준전위(VSS)와 저항(R2)으로부터 기준전류(I2)는 I2 = VSS/R2에서 고정된다. 저항(R1)과 전압-주파수 변환기의 입력전압(E)으로부터 입력전류(I1)는 I1=E/R1으로서 구한다. 결과적으로, 전술한 식에서 치환시 출력단자(Tout)에서 얻어지는 전압-주파수 변환기의 출력주파수(f)는 다음과 같다.

f = 1/(T1 + T2) = I1/(I2×T1)=(E×R2×fCLK)/(VSS×R1)

따라서 출력 주파수(f0는 입력전압(E)에 비례하는 값을 갖는다.

상기 설명에서는 연산증폭기(OP1)의 입력옵세트 전압이 0인 것으로 가정했지만, 통상적으로 입력옵세트 전압은 일정값(V)를 갖는다.

이 경우에 연산증폭기(OP1)의 마이너스 입력전위는 V이다. 이 경우에 전압-주파수 변환기의 출력주파수(fE)는 하기식에 의해 구한다.

fE = 1/(T1 + T2) = ((E-V)×R2×fCLK)/((VSS+V)×R1)

이 경우에 전압-주파수 변환기의 출력주파수(fE)와 입력전압(E)의 선형성이 불량하다. 연산증폭기(OP1)가 입력 옵세트 전압(V)을 가질 때 선형에러(ERR)와 입력전압(E)간의 관계가 하기식으로 주어지며 또한 제9도에 보인 특성을 갖는다.

ERR = (fE - f) × 100/f(%)

따라서, 본 발명의 목적은 적분기의 연산증폭기가 입력 옵세트 전압을 갖더라도 선행에러가 극히 작은 그러한 입력전압을 그에 상응하는 주파수로 변환하는 전압-주파수 변환기를 제공하는데 있다.

본 발명의 상술한 목적과 기타 목적은 플러스 적분주기와 마이너스 적분주기를 결정하는 제어신호와 입력전압을 수신하고 또한 제어신호가 플러스 적분주기를 나타낼 때 입력전류가 입력전압에 비례하고, 제어신호가 마이너스 적분주기를 나타낼 때 입력전류가 입력전압과 극성이 반대인 반대극성 입력전압에 비례하도록 제어신호에 의하여 입력전류를 발생시키기 위한 제1 선택기를 포함하는 전압-주파수 변환기를 제공함으로써 달성될 수 있다. 전압-주파수 변환기는 또한 기준전류가 선택신호에 의하여 온/오프 제어되고 또한 기준전류의 극성이 제어신호에 의해 결정되도록 기준전류를 발생하기 위한 선택신호와 제어신호를 수신하도록 접속되는 제2선택기와, 적분 전압을 얻기위해 입력전류와 기준전류의 합성전류를 적분하기 위한 적분기를 더 포함한다. 적분기는 플러스 적분주기와 마이너스 적분주기 중 하나동안 선택신호의 극성에 따라 제각기 순방향과 역방향으로 상보적으로 합성전류를 적분한다. 전압-주파수 변환기는 또한 적분전압과 기준전압을 비교하여 비교출력신호를 발생하는 비교기와, 비교출력신호와 제어신호에 근거하여 선택신호를 발생하는 선택신호 발생기와 선택신호에 근거하여 플러스 적분주기와 마이너스 적분주기를 결정하는 제어신호를 발생하기 위한 선택신호를 수신하도록 접속된 제어신호 발생기와, 입력전압에 상응하는 주파수를 갖는 전압-주파수 변화기의 출력신호로서 선택신호를 발생시키는 출력회로를 포함한다.

입력전압과 마이너스 기준전압에 의해 생성된 합성전류의 전하는 입력전압(플러스 전분주기)에 의해 원인이 되는 입력전류에 의해 방출되고, 역극성 입력전압과 플러스 기준전압에 의해 생성된 합성전류의 전하는 연극성 입력전압(마이너스 적분주기)에 의해 원인이 되는 입력전류에 의해 방전된다. 이 플러스 적분주기와 마이너스 적분주기는 상보형으로 정해진 횟수·반복된다. 이러한 충전과 방전에 소요되는 시간은 입력전압과 역극성입력전압에 각각 정비례하기 때문에 이 동작의 반복에 의해 얻은 선택신호(K)의 출력신호는 입력전압에 정비례한다.

그러한 수단의 채용에 의해 입력전압과 역극성입력전압 모두는 적분기의 연상증폭기가 입력옵세트 전압을 갖더라도 선형에러가 극소화할 수 있으므로 사응하는 주파수로 변환될 수 있다.

이하 본 발명에 좀더 구체적으로 잘이해할 수 있도록 첨부도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명한다.

도면에서 동일참조번호는 동일부분을 나타낸다.

제1도는 본 발명의 일실시예에 의한 전압-주파수 변환기를 나타내는 회로도이다. 여기서 Tin은 주파수로 변화할 입력전압(E)이 입력되는 전압입력 단자이다.

적분기(1)은 선택기(8A)로부터 공급된 전류를 적분하여 얻은 적분전압(A)을 출력하며 또한 연산증폭기(OP1)와 캐패시터(C1)로 구성된다. 비교기(2)는 적분기(1)의 출력전압(A)이 기준전압(AG)과 비교하여 적분기(1)의 출력전압(A)이 기준전압(AG)보다 높을 때 저레벨이고 또한 기준전압(AG)보다 낮을 때 고레벨인 신호(B)를 출력한다.

선택신호 발생기(3A)는 XOR 게이트(32)와 JK 플립플롭(31)으로 구성된다. XOR 게이트(32)는 후술 할 제어신호 발생기(4)로부터의 제어신호(Sa)로서 비교기(2)의 출력신호(B)의 불일치를 검출하여 출력하는 불일치검출기로서 기능한다. JK 플립플롭(31)은 입력신호들을 각각 입력단자(J)에서 불일치 검출기(32)의 출력신호(J), 입력단자(CK)에서 펄스신호 발생기(5)로부터의 펄스신호(CLK), 입력단자(K)에서 출력단자(Q)의 출력신호(K)로 하는 JK 플립플롭(31)이다.

제어신호 발생기(4)는 선택신호 발생기(3A)의 JK 플립플롭(31)의 출력신호(K)를 입력하고 또한 제어신호들(Sa, Sb 및 Sc)을 발생하는 회로이다. 제어신호 발생기(4)는 선택신호 발생기(3A) 의 출력신호(K)를 반전시키는 인버터(41)와, 인버터(41)의 출력신호를 입력단자(CK)에서 입력하고 출력단자(QN)가 입력단자(D)에서 접속된 D 플립플롭(42)과, 입력신호들을 입력단자(D)에서 D 플립플롭의 출력신호(Sb)와 입력단자(CK)에서 선택신호 발생기(3A)의 출력신호(K)로 하는 D 플립플롭(43)으로 구성된다. 제어신호들(Sa, Sb, Sc)은 D 플립플롭의 출력단자(QN)와 D 플립플롭의 출력단자(Q)에서 제각기 발생된다.

7은 전압입력단자(Tin)로부터 입력된 입력전압(E)의 극성을 반전시켜 얻은 역극성 입력전압(EN)을 발생하는 반전증폭기이다. 반전증폭기(7)는 연산증폭기(OP1)와 저항(R3, R4)으로 구성된다.

제7도에서의 선택기(8)와 달리, 선택기(8A)는 제어신호 발생기(4)로부터 제어신호(Sc)의 제어하여서 반전증폭기(7)의 출력인 역극성 입력 전압(EN)과 전압 입력단자(Tin)에서 입력전압(E)을 상보형으로 절환된 입력으로서 얻어서 입력전류(I1)를 발생한다. 선택기(8A)는 또한 선택신호 발생기(3A)로부터의 선택신호(K)와 제어신호 발생기(4)로부터의 제어신호(Sb)에 의해 특정되는 바와같이 플러스 기준전압(VDD) 또한 마이너스 기준전압(VSS)를 접속하여 기준전류(I2)를 발생한다.

선택기(8A)는 또한 적분기(1)에 입력전류(I1)와 기준전류(I2)의 합성전류(I3)를 공급한다.

선택기(8A)는 입력신호를 제어신호(Sb)로하는 인버터(83)와, 입력신호를 제어신호(Sb)와 선택신호(K)로하는 AND게이트(81)와, 입력신호를 인버터(83)의 출력신호와 선택신호(K)로 하는 AND 게이트(82)와, AND 게이트(81)의 출력신호가 고레벨 또는 저레벨일 때 개방 또는 폐쇄되는 스위치(SW1)와, AND 게이트(82)의 출력신호가 고레벨 또는 저레벨일 때 개방 또는 폐쇄되는 스위치(SW2)와, 입력신호가 제어신호(Sc)인 인버터(84)와, 제어신호(Sc)가 고레벨 또는 저레벨일 때 폐쇄 또는 개방되는 스위치(SW3)와, 인버터(84)의 출력신호가 고레벨 또는 저레벨일 때 폐쇄 또는 개방되는 스위치(SW4)와, 저항(R1, R2)로 구성된다. 펄스 신호 발생기(5)는 소정의 주기를 갖는 펄스신호(CLK)를 발생하고 크리스탈 발진기등으로 구성된다.

그다음 제1도에 보인 바와같이 구성된 회로를 갖는 전압-주파수 변환기의 동작을 제2도에 보인 각부의 파형의 타임챠트를 참조하여 설명한다. 여기서 제어신호 발생기(4)의 제어신호(Sc)가 고레벨인 동안의 기간을 플러스 펄스적분주기이라고 하는 반면 제어신호(Sc)가 저레벨인 동안의 기간을 마이너스 펄스적분주기라고 한다.

플러스 적분주기에서 제어신호(Sc)가 고레벨이므로 선택기(8A)의 스위치(SW3)는 폐쇄되고 입력전압(E)은 저항(R1)에 입력된다. 또한 선택신호 발생기(3A)의 JK 플립플롭(31)의 출력신호(K)가 고레벨일 때 플립플롭(42)의 출력인 제어신호(Sb)가 고레벨이므로 스위치(SW1)는 선택기(8A)내의 AND 게이트(81)의 출력에 의해 폐쇄된다. 결과적으로 마이너스 기준전압(VSS)은 저항(R2)에 접속된다.

결과적으로 적분기(1)이 캐패시터(C1)에 흐르는 전류(I3)는

I3=I1-I2(0) I1I2

이고 또한 적분기(1)는 시간(t5)후 플러스 방향으로 적분을 개시한다.

적분기(1)의 출력전압(A)이 기준전위(AG)보다 높으면 비교기(2)의 출력신호(B)는 저레벨이다. 비교기(2)의 출력신호(B)가 저레벨일 때, 제어신호(Sa)는 저레벨이 되어 불일치성 검출기(32)의 출력신호(J)는 저레벨이 된다. 출력신호(K)가 고레벨을 유지할 때 JK 플립플롭(31)의 입력들은

J : 저레벨

K : 고레벨(=Q출력)

이 된다.

따라서 JK 플립플롭(31)의 출력신호(K)는 시간(t6)에 펄스신호(CLK)의 상승연부에서 저레벨이 된다. JK 플립플롭(31)의 출력신호(K)가 저레벨이 될 때 스위치(SW1)는 개방된다 스위치(SW2)가 개방상태를 유지할 때 적분기(1)의 캐패시터(C1)에 흐르는 전류(I3)는

I3=I1(0)

이다.

따라서, 적분기(1)는 시간(t6)후 마이너스 방향으로 적분을 개시한다.

플러스적분주기에서,

I1=E/R1

I2=VSS/R2

결과적으로 플러스 적분주기내에 출력단자(Tout)에서 얻어지는 전압-주파수 변환기의 출력 주파수(fp)는 하기 식으로 주어진다.

fp=1/(T1+T2)=(E×R2×fCLK)/(VSS×R1)

여기서 제2도에 보인 바와 같이 T1은 출력신호(K)가 고레벨일 때의 시간주기이고, T2는 출력신호(k)가 저레벨일때의 시간주기이다.

적분기(1)의 출력전압(A)이 시간(t7)에서 기준전위(AG)보다 낮아지면 비교기(2)의 출력신호(B)는 고레벨이 된다. 제어신호(Sa)가 저레벨일 때 비교기(2)의 출력신호(B)가 고레벨이 되면 불일치성 검출기(32)의 출력신호(J)는 고레벨이 된다. 출력신호(k)가 저레벨을 유지하면 JK 플립플롭(31)의 입력들은

J : 고레벨

K : 저레벨(=Q출력)

이 된다.

따라서 JK 플립플롭(31)의 출력신호(K)는 시간(t8)에서 펄스신호(CLK)의 선연부에서 고레벨이된다. 이 지점에서 제어신호(Sc)는 고레벨에서 저레벨로 변동하므로 마이너스 적분주기로 이동한다.

마이너스 적분주기에서 제어신호(Sc)가 저레벨이므로 스위치(SW4)는 폐쇄되고 반전증폭기(7)에서 입력전압(E)의 극성을 반전시켜 얻은 역극성 입력전압(EN)이 저항(R1)에 입력된다. JK 플립플롭(31)의 출력신호(K)가 고레벨일때,제어신호(Sb)가 저레벨이므로 스위치(SW2)는 선택기(8A)내의 AND 게이트(82)의 출력에 의해 폐쇄된다. 결과적으로 플러스 기준전위(VDD)는 저항(R2)에 접속된다. 결과적으로 적분기(1)의 캐패시터(C1)에 흐르는 전류(I3)는

I3=I1(0)1112

이다.

따라서, 적분기(1)는 시간(t8)후 마이너스 방향으로 적분을 개시한다. 적분기(1)의 출력전압(A)이 기준전압(AG)보다 낮으면 비교기(2)의 출력신호(B)는 고레벨이다. 비교기(2)의 출력신호(B)가 고레벨일 때, 제어신호(Sa)는 고레벨이 되므로 불일치성 검출기(32)의 출력신호(J)는 저레벨이 되다. 출력신호(K)가 고레벨을 유지할 때 JK 플립플롭(31)의 입력들은

J : 저레벨

K : 고레벨(=Q출력)

이 된다.

따라서 JK 플립플롭(31)의 출력신호(K)는 시간(t9)에서 펄스신호(CLK)의 선연부에서 저레벨이된다. JK 플립플롭(31)의 출력신호(K)가 저레벨이 될 때 스위치(SW2)는 개방된다. 스위치(SW1)가 개방상태를 유지할 때 적분기(1)의 캐패시터(C1)에 흐르는 전류(I3)는

I3=I1(0)

이 되므로 적분기(1)는 시간(t9)후 플러스 방향으로 적분개시한다.

마이너스 적분기간에서

I1=EN/R1=-E/R1

I2=VDD/R2=-VSS/R2

여기서 음기준전위(VSS)와 양기준전위(VDD)의 절대치는 통상적으로 서로 동일하게 설정된다.

결과적으로, 마이너스 적분주기내에 출력단자(Tout)에서 얻은 전압-주파수 변환기의 출력주파수(fm)는 하기식으로 주어진다.

fm=1/(T1+T2)=(-E×R2×fCLK)/(-VSS×R1)

적분기(1)의 출력전압(A)의 시간(t10)에서 기준전위(AG)보다 높아질 때 비교기(2)의 출력신호(B)는 저레벨이 된다. 비교기(2)의 출력신호(B)가 저레벨이 될 때, 제어신호(Sa)가 고레벨이 되므로 불일치성 검출기(32)의 출력신호(J)는 고레벨이 된다. 출력신호(K)가 저레벨을 유지할 때 JK 플립플롭(31)의 입력들을

J : 고레벨

K : 저레벨(=Q출력)

이 된다.

따라서 JK 플립플롭(31)의 출력신호(K)는 시간(t11)에서 펄스신호(CLK)의 선연부에서 저레벨이된다. 이 지점에서 제어신호(Sc)는 저레벨에서 고레벨로 변동하므로 플러스 적분주기로 이동한다.

상술한 바와같이 플러스 적분주기와 마이너스 적분주기간에 상보적으로 절환하여 얻은 바와 같은 전압-주파수 변환기의 평균출력 주파수(f)는 하기식으로 주어진다.

f =((fp + fm)/2 = (E × R2)(VSS × R1) + (-E × R2)/(-VSS × R1))×FCLK/2

= (E × R2 × FCLK)/(VSS × R1)

결과적으로 입력전압(E)에 정비례하는 주파수(f)가 얻어진다.

이제 적분기(1)의 연산증폭기(OP1)가 입력옵세트전압(V)을 갖는 경우를 생각해보자. 이 경우에 연산증폭기(OP1)의 마이너스 입력단자에서 입력전위는 전압(V)이다. 이 경우에 전압-주파수 변환기의 출력주파수(fE)는 하기식을 주어진다.

fE = [(E - V) × R2]/[(VSS + V) × R1] + [(-E - V) × R2].[(-VSS + V)×R1]×fCLK/2

= (E×VSS+V²)/(VSS²-V²)×(R2)/(R1)×fCLK

이 식으로부터 볼 수 있는 바와 같이 마이너스 기준전위(VSS)와 플러스 기준전위(VDD)를 동일하게 그러나 연산증폭기(OP1)의 입력옵세트전압(V)보다 충분히 크게 만들어줌으로써 전압-주파수 변환기의 출력주파수(f)에 대한 입력옵세트전압(V)의 영향을 작게 할 수 있다.

따라서 이 실시예에 의하면 입력전압(E)의 극성을 반전시켜 얻은 역극성 입력전압(EN)은 상응하는 주파수(fm)로 변환될 수 있다. 마찬가지로 적분기(1)의 연산증폭기(OP1)가 입력옵세트전압(V)을 갖더라도 극히 작은 선형에러를 갖는 정확한 전압-주파수 변환기가 얻어질 수 있다.

제1 및 제2도에 보인 실시예에서는 제어신호 발생기(4)내에 D 플립플롭(42,43)을 설비함으로써, 플러스 적분주기와 마이너스 적분주기가 신호(K)에 의해 한 펄스가 출력될 때 마다 절환되었었다. 그러나 본 발명은 이 실시예로만 제한되지 않는다. 제3 및 제4도는 제어신호발생기(4)내에 D 플립플롭(42,43,44)을 설비함으로써 플러스 적분주기와 마이너스 적분주기가 신호(K)에 의해 2펄스가 출력될 때마다 절환되는 본 발명의 또다른 실시예에 의한 전압-주파수 변환기를 나타낸다.

본 발명의 또다른 실시예에 의한 전압-주파수 변환기는 제5 및 제6도에 나타낸다. 제5도에 보인 회로에서 절환신호 발생기(6)는 소정된 기간을 갖는 절환신호(CNT)를 발생하며, 또한 펄스신호(CLK)가 소정된 횟수로 입력될 때마다 교호로 고레벨신호와 저레벨신호를 출력하는 분주기 등에 의해 구성된다. 절환신호(CNT)는 제어신호 발생기(4B)의 D 플립플롭(42)의 D입력에 입력된다.

제어신호(Sa, Sb, Sc)를 발생하는 제어신호 발생기(4B)는 입력신호를 선택신호 발생기(3A)의 출력신호(K)로 하는 인버터(41)와, 입력신호들을 제각기 입력단자(D)에서 절환신호발생기(6)의 출력신호(CNT)와 입력단자(CK)에서 인버터(41)의 출력신호로 하는 D 플립플롭(42)과, 입력신호들을 제각기 입력단자(D)에서 D 플립플롭(42)의 출력신호(Sb)와 입력단자(CK)에서 선택신호 발생기(3A)의 출력신호(K)로 하는 D 플립플롭(43)으로 구성된다.

이 실시예에서는 플러스 적분주기와 마이너스 적분주기가 소정된 시간 기간에 교호로 절환되므로 제1도에 보인 실시예와 동일한 장점이 얻어질 수 있다.

상술한 3 실시예들에서는 입력전압(E)의 극성을 반전시켜 얻은 역극성 입력전압(EN)이 입력될 경우, 전압-주파수 변환기에 대한 입력전압(E)과 더불어 반전증폭기(7)는 필요없다.

이 3 실시예들에서는 인버터(83)와 선택기(8A)의 AND 게이트(81)와 인버터(83)의 입력들에 제어신호(Sb)가 입력된다. 그러나 본 발명은 이 실시예들로 제한되지 않는다. 이 실시예들에서는 인버터(83)와 AND 게이트(81)의 입력들에 제어신호(Sb)대신 제어신호(Sc)가 입력되는 다른 실시예들을 제공할 수도 있다. 이 3 실시예들에서는 반전증폭기(7)과 역극성 입력전압(EN)을 얻기 위해 사용되지만 반전증폭기(7) 대신 차동증폭기를 사용하는 다른 실시예들을 제공할 수도 있다. 이 실시예들중 제1도의 실시예에 상응하는 실시예를 제10도에 나타낸다. 제10도에서 7A는 플러스 출력단자에서 입력전압(E)에 상응하는 전압과 마이너스 출력단자에서 역극성 입력전압(EN)에 상응하는 전압을 생성하는 차동증폭기이다. 이 전압들은 스위치들(SW3, SW4)에 제각기 입력된다.

본 발명의 다른 실시예는 주파수 산출기(9)가 더 구비된 제11도에 나타낸다. 주파수 산출기(9)는 입력된 선택신호(K)를 근거로 하기식에서와 같이 편균출력주파수(f)를 산출하여 전압-주파수 변환기의 출력으로서 입력전압(E)에 상응하는 평균출력 주파수(f)를 출력한다.

f=(fp+fm)/2

상술한 바와 같이 본 발명에 의하면, 적분기의 연산증폭기가 옵세트 전압을 갖더라도 전압신호가 플러스와 마이너스 적분주기 내에서 제각기 상보형으로 입력되므로 옵세트가 제거될 수 있다. 고정밀성과 아주적은 선형에러를 갖는 전압-주파수 변환기가 얻어질 수 있다.

본 발명의 상술한 설명에 비추어 여러 다른 수정 변경이 가능하다. 그러므로 첨부된 청구범위내에서 본 발명을 다른 방법으로 실시할 수도 있다.

Claims

플러스 적분 주기와 마이너스 적분주기를 결정하는 제어신호와 입력전압을 수신하고 또한 제어신호가 플러스 적분주기를 나타낼 때 입력전류가 입력전압에 비례하고, 제어신호가 마이너스 적분주기를 나타낼 때 입력전류가 입력전압과 극성이 반대인 반대극성 입력전압에 비례하도록 제어신호에 의하여 입력전류를 발생시키기 위한 제1선택기와, 기준전류가 선택신호에 의하여 온/오프 제어되고 또한 기준전류의 극성이 제어신호에 의해 결정되도록 기준전류를 발생하기위한 선택신호와 제어신호를 수신하도록 접속되는 제2선택기와, 적분전압을 얻기위해 입력전류와 기준전류의 합성전류를 적분하기 위한 적분기와, 상기 적분기는 플러스 적분주기와 마이너스 적분주기중 하나동안 선택신호의 극성에 따라 제각기 순방향과 역방향으로 상보적으로 합성전류를 적분하며, 적분전압기과 기준전압을 비교하여 비교출력신호를 발생하는 비교기와, 비교출력신호와 제어신호에 의하여 선택신호를 발생하는 선택신호 발생기와, 선택신호에 의하여 플러스 적분주기와 마이너스 적분주기를 결정하는 제어신호를 발생하기 위한 선택신호를 수신하도록 접속된 제어신호 발생기와, 입력전압에 상응하는 주파수를 갖는 전압-주파수 변환기의 출력신호로서 선택신호를 발생시키는 출력회로를 포함하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 선택신호 발생기는 상기 제어신호와 상기 플러스 적분주기를 나타낼 때 상기 입력 전압 제1 주파수를 갖는 제1선택신호와 상기 제어신호가 상기 마이너스 적분주기를 나타낼 때 상기 역극성 입력 전압의 제2주파수를 갖는 제2 선택신호로 구성되는 상기 선택신호를 발생하며, 또한 상기 선택신호의 상기 제1주파수와 제2주파수에 따라 평균주파수를 산출하기 위해 상기 선택신호를 수신하도록 접속된 주파수 산출기를 더 포함하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 제1선택기는 상기 연극성 입력 전압을 얻기 위해 상기 입력전압의 극성을 반전시키기 위해 상기 입력전압을 수신하도록 접속된 발전증폭기를 포함하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 제1선택기는 상기 입력전압과 상기 역극성 입력전압을 발생시키기 위해 상기 입력전압을 수신하도록 접속된 차동증폭기를 포함하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 제1선택기는 상기 전압-주파수 변환기의 외부에서 상기 역극성입력 전압을 수신하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 제1선택기는 상기 제어신호에 의해 제어되는 스위치 : 상기 제어신호에 의해 제어되는 제4 스위치와 제1저항을 포함하며, 상기 입력전압이 상기 제3 스위치의 제1단자에 입력되며, 상기 역극성입력 전압이 상기 제4 스위치의 제1단자에 입력되며, 상기 제3 및 제4 스위치의 제2단자들은 상기 제1저항의 제1단자에 공통으로 접속되며, 상기 제1 저항의 제2단자는 상기 제1 선택기의 출력단자에 접속되며, 상기 제3 스위치는 상기 제1선택기의 상기 출력단자로부터 상기 제1저항을 통해 상기 입력 전압에 비례하는 상기 입력전류를 흘리도록 상기 제어신호와 상기 플러스 적분주기를 나타낼 때 폐쇄되며, 상기 제4 스위치는 상기 제1 선택기의 상기 출력단자로부터 상기 제1저항을 통해 상기 역극성 입력 전압에 비례하는 상기 입력전류를 흘리도록 상기 제어 신호가 상기 마이너스 적분주기를 나타낼 때 폐쇄되는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 상기 제2선택기는 상기 제어신호와 상기 선택신호에 의해 제어된 제1 스위치, 상기 제어신호와 상기 선택신호에 의해 제어된 제2 스위치 및 제2 저항을 포함하며, 상기 제1 스위치의 제1단자는 마이너스 기준전위에 접속되며, 상기 제2 스위치의 제1단자는 플러스 기준전위에 접속되며, 상기 제1 및 제2 스위치의 제2단자들은 상기 제2 저항의 제1 단자에 공통으로 접속되며, 상기 제2 저항의 제2 단자는 상기 제2 선택기의 출력단자에 접속되며, 상기 제1 스위치는 상기 제어신호가 상기 플러스 적분주기를 나타내고 또한 상기 선택기의 상기 출력단자로부터 상기 제2 저항을 통해 제1 극성의 상기 기준전류가 흐르도록 상기 선택신호가 입력될 때 폐쇄되고, 또한 상기 제2 스위치는 상기 제어신호가 상기 마이너스 적분주기를 나타내고 또한 상기 선택기의 상기 출력단자로부터 상기 제2 저항을 통해 제1 극성의 역극성인 제2극성의 상기 기준전류가 흐르도록 상기 선택신호가 입력될 때 폐쇄되는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 제1소정주기를 갖는 펄스신호를 발생하는 펄스신호 발생기를 더 포함하며, 상기 선택신호 발생기는 상기 제어신호가 소정조건에 있을 때 동안 상기 비교출력신호와 변동직후 상기 펄스신호의 변동시간에 상기 선택신호를 발생하는 것이 특징인 전압-주파수 변환기.
제1항에 있어서, 제1소정주기를 갖는 펄스신호를 발생시키는 펄스신호 발생기와, 제2소정주기를 갖는 절환신호를 발생시키는 절환신호 발생기를 포함하며, 상기 선택신호 발생기는 상기 제어신호가 소정조건에 있을 때 동안 상기 비교출력신호의 변동직후 상기 펄스신호의 변동시간에 상기 선택신호를 발생하며, 상기 제어신호 발생기는 상기 절환신호를 수신하도록 접속되며, 또한 상기 절환신호의 상기 제2소정주기에 의해 결정된 시간에 상기 제어신호를 발생하는 것이 특징인 전압-주파수 변환기.