KR0132786B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법

Info

Publication number
KR0132786B1
KR0132786B1 KR1019890000525A KR890000525A KR0132786B1 KR 0132786 B1 KR0132786 B1 KR 0132786B1 KR 1019890000525 A KR1019890000525 A KR 1019890000525A KR 890000525 A KR890000525 A KR 890000525A KR 0132786 B1 KR0132786 B1 KR 0132786B1
Authority
KR
South Korea
Prior art keywords
conductor film
palladium
conductor
semiconductor device
film
Prior art date
Application number
KR1019890000525A
Other languages
English (en)
Other versions
KR890012377A (ko
Inventor
오누끼진
Original Assignee
가부시기가가이샤히다찌세이사뀨쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63059451A external-priority patent/JPH01233737A/ja
Application filed by 가부시기가가이샤히다찌세이사뀨쇼 filed Critical 가부시기가가이샤히다찌세이사뀨쇼
Publication of KR890012377A publication Critical patent/KR890012377A/ko
Application granted granted Critical
Publication of KR0132786B1 publication Critical patent/KR0132786B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219—Aluminium alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12611—Oxide-containing component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12625—Free carbon containing component

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 반도체 장치의 도전체막에 대한 단면도.
제2도는 종래의 반도체 장치의 도전체막의 단면도.
제3도는 본 발명의 제 1 실시예에 따른 반도체 장치의 사시 단면도.
제4도는 본 발명의 또 다른 실시예에 따른 수지 몰드된 반도체 장치의 부분 단면도.
제5a도와 제 5b도는 열처리로부터 발생되는 도전체막의 결정 구조도.
제6도는 결정 입계 3중점의 A1과 Pd의 화합물의 석출 비율과 전기 이동에 의한 단선에 대한 수명과의 관계를 나타낸 그래프.
제7도는 도전체막 재료내에 포함된 Pd 농도와 전기이동에 의한 단선에 대한 수명과의 관계를 나타낸 그래프.
제8도는 A1 결정입자의 분산각과 전기이동에 의해 단선되는 수명과의 관계를 나타낸 그래프.
제9도는 A1 결정입자의 분산각과 어닐링 온도와의 관계를 나타낸 그래프.
제10a도 내지 제 10d도는 다른 조건에서 제 2 열처리로부터 발생되는 도전체막의 메트릭스 구조를 나타내는 도면.
제11도는 본 발명의 또 다른 실시예에 따른 반도체 장치의 주요 부분의 단면도.
제12a, 12b, 12c도는 본 발명에 따른 제 2 열처리로부터 발생되는 도전막과 확산층과의 접촉부 구조 변화를 나타낸 단면도.
제13도는 200℃, 2시간의 제 2 열처리를 수행한 후 A1 합금막을 에칭 제거한 후에 Si 접촉홀에 대해 XPS 분석 결과를 나타낸 그래프.
제14도는 제 13 도에서 Pd3d에 대해 상세한 측정한 결과를 나타낸 그래프.
제15도는 200℃ 2시간의 제 2 열처리를 수행한 후에 Pd3d에 대해 제 14도와 같은 과정을 실시한 XPS 스펙트럼 측정 결과를 나타낸 그래프.
제16도는 도전체막 재료의 각종 조성과 전기 이동 단선으로 인한 도전체 수명과의 관계를 나타낸 도면.
제17a도 내지 제 17d도는 본 발명에 의한 열처리를 실시한 경우 및 종래의 열처리를 실시한 경우의 도전체막 조직을 나타낸 도면.
제18도는 본 발명 및 종래 기술에 의한 드라이 에칭후의 도전체막의 치수를 비교한 도면.
제19도는 본 발명 및 종래 기술에 의한 스트레스 이동 단선으로 인한 불량율을 비교한 도면.
제20도는 첨가 원소 및 스트레스 이동 단선으로 인한 도전체 수명과의 관계를 나타내는 그래프.
제21도는 PdO 피막에 포함된 C의 함유량과 도전체의 내식성과의 관계를 나타낸 그래프.
제22도는 본 발명을 LSI회로 장치에 적용한 것을 나타낸 도면.
＊도면의 주요부분에 대한 부호의 설명
1, 181 : 반도체기판 2 : 도전체막
3 : 팔라듐 산화물층 4,5 : 절연막
6, 183 : 금속 와이어 7 : 리드프레임
8 : 수지 9, 22 : 페시베이션막
23 : 열산화 SiO2막 24 : Si 확산층
25 : 실리사이드 185 : 금속판
184 : 전기적 절연성캡
본 발명은 반도체 장치 특히 도전체막에 관한 것으로, 특히 대규모 집적회로(LSI)장치에 적합한 반도체 장치의 제조 방법에 관한 것이다.
집적 회로 장치에 사용된 공지된 도전체막 재료 중에는 소량의 구리가 첨가된 알루미늄 및 소량의 실리콘이나 귀금속이 첨가된 알루미늄이 있다. 미국 특허 제372509호에 기재된 바에 의하면 소량의 구리를 첨가시킨 알루미늄 도전체막은 전기 이동 억제 즉, 전기 이동으로 인한 도전체막의 단선 방지 효과에 우수한 것으로 기술되어 있다.
반도체 장치의 도전체는 실리콘을 수% 첨가시킨 알루미늄이 일반적으로 사용되고 있다. 상기 장치가 고온상태에서 많은 전류를 전도시키기 위하여 동작되면, 알루미늄 도전체막내에 흐르는 전류가 막의 원자들이 이동하게 하여 도전체막의 한 구간에 힐로크(Hillock) 및 다른 구간에 보이드(void) 형성을 초래한다. 상기 힐로크가 성장하면 도전체 상호 접속 사이에서 단락의 원인이 되고, 보이드가 성장하면 보이드 부분에서 도전체막의 저항이 증대하고 열 발생으로 인하여 도전체 고장이 초래되고, 상기 양 경우는 반도체 장치의 고장을 유발한다.
사기 미국 특허에 의하면 상기 전기 이동문제를 피하기 위하여 0.1∼54중량%(wt%)의 구리를 알루미늄에 첨가시키고, CuAl2입자의 석출구조를 형성하게 한다. 상기 입자들은 알루미늄 메트릭스의 결정 입계 및 결정 입계 3중점에서 석출시켜, 알루미늄 원자의 원자 이동을 방지하고 따라서 전기이동에 대하여 반도체 장치의 수명이 연장될 수 있다. 그러나 CuAl2는 분리될 가능성이 매우 높고, CuAl2가 석출될 수 없는 부분에서 전기 이동에 의한 조기 고장이 발생하는 문제점이 있다.
Al-Cu 합금은 드리이 애칭을 사용하여 정밀한 패턴 형성에 어려움이 있고 가공중에 사용되는 Cl과 잔여 Cl-이온에 의해 심각하게 부식되며, 그러므로 1㎛ 이하의 정밀한 패턴 형성에 어려움이 있다. 반도체 소자의 가공에 또 다른 문제점은 습기가 있는 경우의 신뢰성 문제이다.
알루미늄 도전체막상에 표면 보호를 위해 페시베이션막으로 코팅되거나 이렇게 하면 도전체막상에 인장응력이 가해져서 막이 단선되어 소위 스트레스 이동이라고 하는 상기와 같은 단점 또한 문제가 된다. 특히, 패턴 정밀도가 낮은 Al-Cu 도전체는 좁은 부분에서 단선되기 쉽다.
일본 특개 소60-26640호에서는 알루미늄, 귀금속(Pt, Pd, Rh, Ir), 실리콘으로 구성된 도전체 재료에 대해 개시하고 있고 또 다른 일본 특개 소61-144847호에서는 도전체막이 Pd와 Pt 중 적어도 하나가 0.1∼2wt% 포함하는 금속 또는 화합물 형태로 석출된 도전체막을 갖는 반도체 장치에 대해 개시하고 있다. 이러한 도전체막 재료는 반도체 기판상에 증착 또는 스퍼터링 등의 방법으로 증착되고 주로 습식 에칭에 의해 소정의 패턴으로 형성된다.
종래 기술에서, Al도전체막은 Al에 Cu를 첨가시켜 개선된 전기 이동 억제를 가지나 Cu의 분리를 고려하지 않아서 제품 수명이 변하는 결과를 초래한다. Al-Cu 합금은 내식성이 떨어지기 때문에, Al-Cu 합금은 드라이 에칭 또는 습식 에칭으로 정밀한 패턴 형성에는 적당치 않으며 에칭 처리중에 발생된 결합부분은 패시베이션막에 의해 발생된 스트레스하에서 막이 파괴되는 소위 스트레스 이동 문제를 격게된다.
상기 언급한 일본 특개소JP-A-60-26640호와 61-144847호에서의 재료 및 장치는 전기 이동과 스트레스 이동을 억제하도록 개선할 필요가 있다.
상기 종래의 기술은 드라이 에칭에 의한 도전체막 재료의 패턴화 및 상기 공정에서 발생하는 문제점에 대해서는 고려되어 있지 않다. 일본 특개소 JP-A-61-144847호 공보에는 드라이 에칭에 관하여 언급하고 있으나 이에 관련된 문제점에 대해서는 전혀 언급되어 있지 않다.
본 발명의 발명자는 알루미늄에 첨가된 소량의 귀금속, 실리콘, 동 등을 포함하는 알루미늄 도전체막 또는 합금 도전체막을 드라이 에칭할 때, 도전체막은 경사지게 에칭된 측벽(측면 에칭으로 칭할 것임)을 가지고, 그 결과 상부 및 하부 선폭 사이에 패턴 형태의 차이를 야기시키는 것을 알았다. 습식 에칭은 상기와 같은 측면 에칭 문제가 발생하지는 않으나 가공된 선폭은 기껏해야 수㎛까지만 가능하며 1㎛ 이하의 정밀 패턴 형성에는 적당치 않다.
LSI 장치의 집적도를 더욱 증가시키려는 의도에서, 도전체막의 선폭은 더욱 협소해지는 경향이 있고, 1.3㎛ 이하의 선폭으로 패턴 형성을 할 수 있는 에칭기술이 점차적으로 중요해질 것이다.
본 발명의 목적은 반도체 기판상에 도전체막을 가지며 도전체막의 드라이 에칭시 측면 에칭이 발생하는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 기판상에서 측면 에칭 발생이 억제되는 도전체막을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 측면 에칭이 방지 또는 현저히 억제된 도전체막을 갖는 반도체 장치를 제공하여 정밀한 도전체 형성을 이룩하는 것이다.
본 발명의 또 다른 목적은 Al 도전체막의 개선된 정밀 패턴 형성 특성을 가지고, 전기이동 및 스트레스 이동을 억제하는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명은 반도체 기판상에 알루미늄 합금으로된 도전체막을 갖는 반도체 장치에 관한 것이고, 상기 도전체막 재료내에 포함된 원자를 포함하는 물질 층을 도전체막의 측벽상에 형성시키는데 있다.
본 발명에 따라서 정밀하게 형성된 Al 도전체 치수의 정밀성을 보장하기 위해, 내식성을 증진시키기 위한 합금 성분인 팔라듐, 플라티늄 또는 팔라듐과 실리콘을 Al 도전체막내에 균일하게 분산시킨다.
이러한 전처리는 Al 도전체막의 정밀 패턴 형성을 편리하게 한다. 팔라듐, 프라티늄 또는 팔라듐과 실리콘을 5% 이하로 첨가시킴으로써 전기 이동 억제를 증진시킬 수 있다. 스트레스 이동 억제를 개선하기 위해서는 팔라듐 또는 플라티늄 외에 리튬, 베릴튬, 마그네슘, 망간, 철, 코발트, 니켈, 동, 란탄, 크롬, 하프늄, 지르코늄, 카드뮴, 티타늄, 텅스텐, 바나듐, 탄탈륨, 니오븀, 세륨 중 적어도 하나를 5% 이하로 첨가시킴이 바람직하다.
공지의 화학기상증착(CVD), 전자빔증착, 스퍼터링 방법으로 반도체 기판상에 상기 언급한 성분의 Al 합금으로 된 박막이 증착된 후, 소정의 열처리를 수행한다. 결과적으로 도전체 패턴을 형성하기 위한 드라이 에칭 처리 다음에, 도전체막 재료내에 포함된 성분을 포함하는 물질 층이 도전체막의 측벽상에 재성장되고 도전체 패턴상의 측면 에칭이 방지 또는 억제된다. 상기 층은 주로 Pd 또는 Pt의 산화물과 드라이 에칭에 사용되는 가스 또는 레지스트내에 포함된 C를 포함하는 물질로 만들어지고 바람직하게 100㎜ 이하의 두께를 가진다.
도전체막의 측벽상에 측면 에칭을 방지하는 보호층을 형성하기 위하여 알루미늄 합금 중의 특정한 첨가 원소의 함유량은 중요치 않다. 중요한 것은 그 특정한 첨가 원소가 알루미늄 합금에 포함시키고, 상기 첨가원소가 에칭분위기중의 산소 또는 다른 가스와 반응하여 알루미늄합금과는 다른 물질층을 생성시키는 것이다. 표 1 에 나타낸 바와 같이 알루미늄 합금내에 포함된 첨가원소량은 실제로는 소량으로 충분하다.
본 발명의 반도체 제조방법에 따라서 상기 언급된 성분의 알루미늄 합금의 도전체막 재료는 반도체 기판상에 증착되고, 그후에 열처리가 수행된 뒤, 최종으로 소정의 도전체 패턴을 형성하기 위하여 드라이 에칭을 수행한다. 드라이 에칭 처리중에 도전체막 재료의 성분인 Pd 또는 Pt의 산화물과 C를 포함하는 보호층은 도전체 패턴의 측벽상에 형성되어 도전체 패턴의 측면 에칭이 방지 또는 억제된다.
반도체 기판상에 증착된 도전체막 재료에 대한 열처리로는 어닐링이 적합하다. 어닐링은 두 단계로 함이 바람직하다. 기판을 200∼500℃로 가열하고 실온으로 급냉시킨다. 그리고 또 다시 350℃를 넘지 않는 온도 즉, 150∼350℃로 가열시킨다. 나중 단계인 350℃ 이하의 온도로 가열하는 열처리를 복수회로 나누어 실시할 수도 있다. 가열유지시간은 전단계인 200∼500℃의 열처리에 대해선 3 내지 180분간이 좋고, 후단계인 350℃ 이하의 열처리에 대해서는 10 내지 600분이 바람직하다. 후단계의 열처리를 복수회로 나누어 행할 떼에 그 전체의 가열시간은 10∼600분의 범위로 하는 것이 바람직하다.
어닐링과 연이은 드리이 에칭을 통해 도전체 패턴의 측벽상에 생성된 층은 단락회로를 발생시킬 수 있는 힐로크를 방지하는 작용을 한다. 또한 상기 층은 몰딩수지에 대해 내식성이 있으며, 도전체막을 덮는 패시베이션막이 수지내 성분에 의한 부식으로 파괴될 때 보호층으로서 작용한다.
알루미늄 합금의 첨가성분으로서 팔라듐, 플라티늄 또는 팔라듐 및 실리콘을 포함할 때, 팔라듐 또는 팔라티늄의 산화물을 포함하는 층 및 탄소는 드라이 에칭 처리중에 도전체막의 측벽상에 생성되며 상기 층은 100㎚ 이하의 두께를 가짐이 확인된다.
Pd 또는 Pt를 포함하는 알루미늄 합금이 어닐링 과정을 거치지 않고 드라이 에칭을 실시할 때, 에칭된 표면에는 PdO 또는 PtO외에도, Pd 또는 Pt를 갖는 알루미늄과의 화합물이 생성되고 상기 화합물은 에칭 가스내의 염소(Cl)에 의해 부식되어 측면 에칭을 일으킴이 확인되다.
Pd 또는 Pt를 포함하는 알루미늄 금속막을 어닐링하고 이 때 Pd 또는 Pt를 갖는 알루미늄 화합물을 석출시킨 후에 드라이 에칭을 실시하여 드라이 에칭중 Pd 또는 Pt를 갖는 알루미늄 화합물이 석출됨을 방지하고 측면 에칭은 억제될 수 있다. 이러한 이유로 상기 언급한 두 단계의 열처리는 어닐링으로서 바람직하다.
Pd 또는 Pt를 포함하는 알루미늄 합금은 5wt%의 Pd 또는 Pt를 포함하는 알루미늄합금 또는 0.01∼3wt%의 Pd와 0.1∼3wt%의 실리콘을 포함하는 알루미늄합금이 바람직하다.
반도체 기판상에 도전체막 물질을 증착시키는 적합한 방법은 이미 언급한 화학 기상증착(CVD), 전자빔 증착과 스퍼터링 방법을 포함한다. 특히 스퍼터링 방법은 알루미늄 합금 중에 Pd 또는 Pt를 강제적으로 고용체로 형성하여 그후의 열처리에서 Pd 또는 Pt를 갖는 알루미늄 화합물 석출을 편리하게 한다.
본 발명의 반도체 장치는 도전체막을 구비한 반도체 기판을 리드 프레임(lead frame)에 배치시키고, 금속 와이어를 사용하여 리드 프레임과 도전체막과의 사이에 전기적 접속이 만들어지는 구조 또는 상기 언급한 어셈블리가 수지로 밀봉된 구조에 유용하다. 본 발명의 반도체 구조는 직접회로(IC) 및 하이브리드 IC 및 대규모 집적회로(LSI)에 유용하다.
본 발명은 드라이 에칭에 의한 도전체막의 측면 에칭을 방지할 수 있다. 이와 같이 도전체막의 보다 적은 선폭을 가능하게 하고 궁극적으로 IC와 LSI의 고집적화를 가능케한다.
도전체막이 단면에서 직각이기 때문에, 선폭을 1.3㎛ 이하로 할 수 있고, 선폭/선간격 비가 1 이하로 할 수 있어 고집적화를 실현할 수 있다. Pd 또는 Pt를 포함하는 알루미늄 합금 도전체로서 이동 억제 및 반도체 기판과 도전체막과의 접촉성을 동시에 개선시킬 수 있다.
본 발명의 반도체 장치는 대형컴퓨터, 퍼스널 컴퓨터, 워드프로세서 등에 응용가능하며 물론 이것에 한정되는 것은 아니다.
이하, 팔라듐을 포함하는 알루미늄 합금 도전체를 예로 들어 도전체막의 정밀 패턴 형성, 전기 이동 억제 특성 및 반도체 기판과의 접촉특성을 개선할 수 있는 이유를 설명한다.
(1) 정밀 패턴 형성 특성
알루미늄 도전체막중에 팔라듐을 Al에 대한 고용한도 이상의 양, 구체적으로는 0.01wt% 이상을 포함할 때, 알루미늄 합금 도전체막상의 표면 알루미늄 산화막에 팔라듐 산화물의 얇고 균일한 막이 형성된다. 팔라듐 산화물은 드라이 에칭에 사용되는 Cl 가스에 대하여 내식성이 극히 높아 드라이 에칭시에 에칭 표면이외의 부분이 AlCl3으로서 승화됨을 방지한다.
드라이 에칭 과정에서, Cl을 포함하는 에칭 가스가 도전체막 위의 알루미늄 피막을 파괴시키고 Al과 결합하여 AlCl3로 승화된다. Al 도전체중에 팔라듐(Pd)이 존재하기 때문에, 알루미나 막에 Pd 산화물층이 생성되고 에칭가스에 대하여 에칭 부분이 아닌 부분을 보호하는 역할을 한다.
도전체막에서 Pd를 갖는 Al 화합물을 석출시키기 위한 열처리를 실시함으로써, 화합물은 알루미늄 합금의 결정립계에서 주로 석출되고 Al과 결합하지 아니한 Pd는 알루미늄 결정 입자에 정밀하게 분산된다. 드라이 에칭 동안에 잔류 Pd는 분위기속에서의 산소와 결합하여 에칭 표면의 측벽에 Pd 산화물의 박층을 생성하고 측면 에칭을 방지한다.
상기와 같이 측면 에칭을 방지할 수 있으므로 드라이 에칭의 장점인 정밀 패턴 형성을 실현할 수 있다. 본 발명에 따른 습식 에칭에서는 거의 불가능한 1.3㎛ 이하, 특히 0.5∼1.3㎛의 선폭을 가진 정밀도전체를 달성할 수 있다. 도전체막은 단면부에서 직각 또는 거의 직각 구조를 가지므로, 선폭/선간격의 비를 1이상으로 할 수 있다. 도전체막은 높이방향의 전역에 대해 실제 일정한 선폭을 갖고 있고 치수 오차는 일측상에서 0.05㎛이내이며 전체폭에 걸쳐 0.1㎛이내이다.
플라티늄, 금, 이리듐, 은과 같은 귀금속 및 크롬, 하프늄, 니켈, 코발트, 탄탈륨, 니오븀과 같은 천이금속과 비교해 볼 때 팔라듐은 Cl 가스에 의한 부식에 대하여 가장 우수한 보호 효과를 갖는다.
(2) 전기이동 억제 특성
전기이동은 Al도전체 내에 흐르는 전류가 Al도전체막의 결정 입계를 따라서 Al원자가 이동되게 하는 현상이며, 특히 결정 입계 3중점에서 보이드가 생겨 이것이 확장됨으로써 도전체가 파괴되게 한다. Al 도전체의 결정 입계, 특히 결정 입게 3중점을 강화함으로써, 전기이동 억제가 실현된다. Al에 팔라듐을 0.01∼3wt% 첨가시키고 열처리를 수행하면 Al 결정 입계상에 주로 미세한 Al-Pd 화합물로 구성된 석출물이 생성된다. 특히, 열처리 방법에 있어서 200∼500℃, 3∼180분간의 가열후 급냉하고 재차 350℃이하 10∼600분간의 재가열처리를 실시함으로써 결정 입계 3중점에 집중적으로 석출물을 생성시킬 수 있고, 따라서 전기이동억제를 달성할 수 있다.
결정 입계 3중점에 Al과 파라듐과의 화합물을 석출시키기 위해서는 알루미늄이 고용 한도 이상의 팔라듐을 포함하는 것이 바람직하다. 본 발명의 발명자는 상기 언급한 조건의 2단계 열처리를 수행함으로써 결정 입계 3중점의 30%이상의 영역에 Al3Pd를 성공적으로 석출시켰다.
(3) 반도체 기판과 도전체막과의 접촉특성
팔라듐을 포함하는 알루미늄 합금 도전체막을 실리콘 기판상에 증차 또는 스퍼터링으로 성장시키는 경우에, 기판과 도전체막과의 접촉홀 부분에 기판에서의 실리콘이 도전체막중에 확산시킴으로써 얼로이 피트(alloy pit)문제가 발생한다. 얼로이 피트는 Si 확산층을 침투하여 Al도전체와 확산층 밑의 Si 베이스와의 사이에 단락회로를 형성시키기 때문에 반도체 장치로서의 기능을 상실한다.
Al 도전체막으로 Si가 녹는 것을 방지하고 Al내의 Si의 석출됨을 억제하기 위해서, Si와 Al과의 인터페이스에 실리사이드 장벽층을 형성할 필요가 있다. 그러나 Al중에 첨가시킨 원소로부터 실리사이드를 만드는 방법은 아직 알려져 있지 않다. 천이금속 및 귀금속을 첨가시킨 Al합금막을 450℃로 어닐링한 결과 Si 접촉홀 상에서 Al-Pd로 된 합금에서만 실리사이드가 성공적으로 형성된다.
기판에서 Al합금 도전체에 실리콘이 녹는 것을 방지하기 위하여, 도전체막은 바람직하게 실리콘을 포함하여 만들어지고, 그 실리콘량은 0.1wt%이상일 때 특히 유효하다. 그러나 도전체막의 파괴를 방지하기 위하여 3wt%를 초과하지 않는 것이 효율적이다.
본 발명의 실시예를 첨부한 도면을 참조로 설명한다.
제1도는 본 발명에 의한 반도체 장치의 도전체막의 부분 확대도이다.
팔라듐을 포함하는 알루미늄 합금으로 된 도전체막(2)이 반도체 기판(1)위에 형성되어 있고, 드라이 에칭된 도전체막의 측벽에는 C를 포함하는 팔라듐 산화물층(3)이 생성되어 있다. 상기 층(3)은 도전체막 패턴을 형성하기 위하여 드라이 에칭 동안에 도전체막 측벽상의 측면 에칭을 방지한다.
제2도는 본 발명에 의해 제공되는 종래의 열처리 없이 드라이 에칭 처리로부터 도전체막의 측벽의 에칭에 대한 모델을 나타낸 것이다.
제3도는 본 발명의 일 실시예에 의한 반도체 장치, 예를 들면 4M DRAM, 또는 1M SRAM의 구조의 일부를 나타낸 단면도이다. 제3도에 있어서, (1)은 예를 들면 실리콘 기판으로 이루어진 반도체 기판, (4)는 예를들면 두께가 0.1∼0.5㎛인 SiO2막 또는 PSG막으로 형성되고 접촉홀을 형성시킨 절연물이고, 2는 일반적으로 LSI용으로 두께가 0.5∼1μ인 0.01∼4wt%의 Pd를 첨가시킨 Si를 포함하는 Al 또는 순수 Al으로 만들어진 Al 합금 도전체막이다.
Al합금 도전체막(2)은 접촉홀을 통해 반도체 기판(1)과 접촉한다. Al합금 도전체막(2)은 패시베이션막(도시안됨), 예를 들면 두께가 0.5∼2.0㎛의 PSG, PIQ막에 의하여 보호된 노출된 표면을 갖는다. Al합금 도전체막(2)은 결합 패드(bonding pad)를 가지며, 금속 와이어(6), 예를 들면 동 와이어, 알루미늄 와이어, 금 와이어 등을 사용한 볼 결합에 의해 접속되어 있다. 볼 형성은 비산화성 분위기에서 와이어 단부를 용융시키고, 표면장력을 이용하여 상기 용융된 것을 볼로 형성시킴으로서 만들어진다.
도전체 재료가 반도체 기판(1)상에 형성된 후에, 팔라듐과 알루미늄 화합물을 도전체막에 석출시키기 위해 열처리된다. 그 후에 드라이 에칭을 실시하고 소정의 도전체 패턴이 완성된다. 드라이 에칭 중에 도전체 패턴은 마스크, 예를 들면 레지스터 마스크로서 덮여진다.
제4도는 도전체막을 구비한 반도체 기판이 리드 프레임(7)에 배치되어 도전체막(2)과 리드 프레임(7)이 금속 와이어(6)에 의해 전기적으로 접속되고, 그후에 수지(8)로 밀봉된 수지 몰드된 반도체 장치를 나타낸 것이다. 제 4 도에 있어서 (9)는 패시베이션막을 나타낸다.
금속 와이어(6)에 있어서는 순동 즉 첨가원소를 포함하지 않는 실질적으로 동으로 이루어진 동와이어, 순수알루미늄 즉 첨가원소를 포함하지 않은 실질적으로 알루미늄으로 이루어진 알루미늄 와이어를 사용함이 바람직하다. 리드 프레임(7)은 동 또는 철-니켈 합금을 사용함이 바람직하다.
제22도는 4MB 이상의 용량을 지닌 DRAM 또는 1MB 이상의 용량을 지닌 SRAM과 같은 LSI회로 장치에 본 발명의 적용예를 나타낸 것이다. 장치는 LSI회로가 형성되는 반도체 기판(18)과, 예를 들면 MO로 만들어지며 상기 반도체 기판이 배치되는 금속판(185)과, 반도체 기판상에 고정된 도전체막(2)과, 리드 프레임(182)에 도선막을 전기적으로 연결시키기 위한 금속 와이어(183)와, 반도체 기판과 도전체막 및 금속 와이어를 용접 밀폐하기 위해 제공된 전기적 절연성 캡(184)을 포함한다. 도전체막(2)은 앞선 실시예에 설명한 바와 같은 방법으로 형성된다. 도전체막은 직각 또는 거의 직각으로 절단된 측벽을 가지고, 도전체막 재료에 포함된 Pd 산화물과 C를 포함하는 보호막이 상기 측벽 표면에 형성된다.
반도체 기판을 지지하는 금속판은 몰리브덴 판(185)과 금판의 동스텐드(186)로 구성된다. LSI(181)는 금판에 의한 Mo판상에 부착된다.
제5a도는 450℃, 30분동안 열처리를 실행하여 Al-1wt%, Si-0.5wt% Pd 합금으로 만들어진 도전체막의 메트릭스 구조를 나타낸 것이다. 제5b도는 300℃에서 1시간동안 제2열처리를 수행하고 상기 언급한 열처리 다음에 350℃에서 1시간 열처리로부터 발생한 동일 도전체막의 메트릭스 구조를 나타낸 것이다. 제 2 열처리는 상기와 같이 분할된 사이클로 수행될 수 있다. 제5a도에 있어서, 석출물이 통상의 결정 입계에 존재하는 것에 비해, 제5b에서는 결정 입계 3중점에 집중하여 존재하고 있음이 서로 다르다. 양자의 조직에 대한 결정 입계 석출 상황에 있어서 상세히 조사한 결과 제5a도의 조직에는 결정 입계 석출이 90℃이상을 차지하고 있는 반면 제 5B도는 조직에서는 결정 입계 3중점에서의 석출은 10%로 되어 있음이 판명되었다.
제6도는 결정 입계 3중점에서의 석출 비율과 상기와 동일한 로트의 스트라이프에 2×106A/㎠의 전류를 가하였을 때의 전기이동에 의해 도전체가 파괴될때 까지의 평균시간 t50과의 관계를 나타낸 것이다. 제7도는 결정 입계 3중점에서의 석출이 30%인 도전체에 대한 평균 수명 t50과 Pd 첨가량의 관계를 나타낸 것이다. 그래프로 나타낸 바와 같이 0.01wt%이상의 Pd첨가가 유효하다. 제 6 도 및 제 7 도로부터 Pd의 함유량은 0.01∼3wt%가 적당하고 본 발명에 의한 열처리에 의해 결정 입계 3중점에 석출물을 형성하는 비율을 증가시키면 전기이동 억제성 또한 증가시킬 수 있다.
제8도는 Al(111) 결정 입자의 우세한 방향의 분산각과 Al-0.5wt%, Pd-1wt%, Si 합금 도전체막이 어닐링한 후에 재가열처리(석출열 처리)할 때의 단선에 대한 평균수명 t50과의 관계를 나타낸 것이다. Al 결정 입자는 통상 가장 안정한 면(111)에 극화되고 있으나, 개개의 결정 입자는 서로 서로 약간 벗어난 면111을 향한다. 상기 차이를 X-선을 사용하여 측정하고 그 평균을 분산각이라 정의한다. 분산각이 크다고 하는 것은 결정 입계의 분열이 크다는 것을 의미한다. 제8도에 나타낸 바와 같이 분산각이 크면 클수록 단선에 대한 평균수명 t50이 짧아진다.
제9도는 분산각과 어닐링 온도와의 관계를 나타낸 것이며, 제10도는 어닐링 온도를 400℃ 30분간으로 했을 때의 석출 열처리와 결정조직과의 관계를 나타낸 것이다. 제9도로부터 어닐링 온도가 너무 낮으면 결정 입자의 재배열이 발생치 않고 너무 높은 어닐링 온도는 재결정이 발생하고 분산각이 더 작아지지 않는다. 따라서 3∼180분간 200∼450℃의 어닐링 조건에서는 이동억제 특성을 향진시킨다. 한편, 제 10도로부터 석출열처리의 온도가 너무 낮은 경우 결정 입계 석출이 발생치 않고 반면 너무 높은 온도는 석출된 입자가 너무 크게 되도록 하고 Al원자가 쉽게 이동하게 함으로써 이동억제 특성이 저하되는 결과를 초래한다. 따라서 석출열처리 조건을 150∼350℃로 10∼600분간으로 하면 석출물의 직경을 0.3㎛이하로 억제할 수 있고 이동억제 특성을 개선할 수 있음이 명백하다.
Al-0.5 wt%, Pd-1wt%, Si 합금의 도전체막이 상기 언급한 바와 같이 2단계의 열처리를 수행하고, 그후에 소정의 도전체 패턴 형성을 위해 드라이 에칭되고, 팔라듐 산화층은 제1도에 도시된 바와 같은 막의 측벽상에 형성된다. 이러한 팔라듐 산화물은 이미 언급한 대로 C를 포함하고, 포함된 C의 양은 에칭 분위기 가스 조성물, 에칭파워 및/또는 에칭 시간 간격과 같은 에칭조건을 조정함으로써 제어될 수 있다. 제 21도는 도전체막의 부식성을 나타내는 Cl이온의 100ppm 수용액 중에서의 자연 부식 전위에서 C함유량과 부식 전류와의 관계를 나타내는 도면이다. 상기 도면으로부터 알 수 있는 바와 같이 C함유량이 0.01% 이상으로 증가하게 되면 부식 전류는 1/100으로 감소한다.
각종 도전체막 재료에 있어서 두께 0.5㎛의 도전체막을 스퍼터링에 몇몇 도전막 재료를 스퍼터링에 의해 두께 0.5㎛의 도전막으로 형성시키고, 열처리 후에 드라이 에칭을 수행하면 선폭 1㎛로 가공할 때의 패턴 치수 감소량을 표 1에 나타내었다. 명백히 Al-0.5wt%(중량%), Pd-1wt%, Si 합금의 도전체막이 가장 최소의 치수로 축소된다.
Figure kpo00001
제11도는 본 발명의 일 실시예에 관한 것으로, 반도체 장치의 구조를 나타낸 개략적인 단면도이다. Al합금 도전체막(2)과 Si확산층(24)간에 부분적으로 팔라듐 실리사이드(25)가 형성되었다. (22)는 패시베이션막이며, (23)는 열-산화된 SiO2막을 나타낸다.
제12a-12c도는 본 발명의 반도체 장치의 제조공정의 일예를 나타낸 것이다. 처음에, 반도체 기판(1)상에 종래의 Al-1wt%, Si-1wt%, Pd 합금 도전체막을 스퍼터링하여 형성시키고, 포토-에칭공정을 거쳐 제12a도와 같이 도전체 패턴이 형성된다. 이 때 도전체막 재료에 대해 스퍼터링에 의해 생성된 격자 결함(27)이 확산층(24)의 내부에 남아 있게 되고, 확산층(24)의 표면에는 산화막(28)이 남아있게 된다. 다음에 어닐링은 400℃로 30분간 실시되고, 이 공정은 제12b도에 나타낸 바와 같이 스퍼터링의 결함(27)을 회복시켜 우수한 오믹 접촉을 형성한다. 증착시킬 때 Al 합금 도전체막 표면에 남아 있는 자연 산화물 막(28)이 Al에 의해 환원되고, 반도체 기판 표면은 깨끗한 Si 표면으로 된다. 그 후에 다른 열처리 과정이 200℃에서 2시간 동안 수행된다. Al합금중의 Pd가 Si 인터페이스상에 집중되고, 그럼으로써 제12c도에 나타낸 바와 같이 실리사이드(25)를 형성하기 위해 Si와 반응한다.
제13도는 덮여진 Al 합금박이 에칭된 후 Si 인터페이스 상에 X-선 광전자 분광(XPS) 분석을 수행한 결과를 나타낸 것이다. Al 합금과 Al 금속간 화합물은 에칭에 의해 제거되나, 다른 인터페이스에 대해 석출물이 남아 있고, XPS 분석으로 검출된다. 검출된 원소 Pd, Si, O, C 중에서, O와 C는 에칭공정에서 발생되는 Si 표면상의 오염에 기인한다. 검출된 첨두 Pd3d 5/2를 더욱 상세히 검토한 결과 제14도에 나타낸 바와 같이 Pd는 Pd2Si를 형성하고 있음을 알 수 있다. 400℃의 어닐링을 2시간이상 지속시켜도 제 14도의 첨두 Pd2Si의 강도가 증가되지 않으므로 Si 인터페이스는 이러한 조건의 어닐링에 의해 완전히 PdSi에 의해 완전히 덮여짐을 시사한다. Si 인터페이스에서 Si 석출은 검출되지 않는다. 그 후 200℃에서 60분의 추가 열처리를 수행하여도 Si 석출은 발생하지 않으며 접촉저항도 실제로 변화하지 않는다. 200℃로 열처리를 60분, 30분의 각각으로 단축시킨 경우의 Si 인터페이스를 덮는 PdSi의 면적비를 XPS 스펙트럼 강도로부터 구한 것을 표 2에 나타내었다.
Figure kpo00002
재가열시간 30분으로는 Si 인터페이스의 80%를 실리사이드화 하지 못하고, 그후의 450℃, 60분의 어닐링을 가하여도 인터페이스에 발생하는 Si석출물은 크게 성장하지 않는다. 결과적으로 접촉저항은 450℃ 60분의 어닐링의 전후에서 77%만이 증가하였다. 이것은 Al-1wt%, Si 합금을 사용한 종래 기술과 비교하여 1/2 이하의 저항이 증가한 것으로 본 발명의 효과를 나타내고 있다. 실리사이드 형성은 Si 인터페이스전체를 덮지 않는다 하더라도 효과적이다.
2시간 동안 200℃의 재가열처리온도를 150℃로 낮춘 경우의 열처리후 Si 인터페이스 상에 XPS 스펙트럼을 제 15도에 나타내었다. 이 경우, 순수 Pd 석출물이 PdSi 외에도 인터페이스에서 발생한다. 그 후에 450℃ 60분의 어닐링을 가하면 순수 Pd 석출물이 Al 합금막으로 다시 흡수되어, Si 석출물에 대하여 억제효과가 줄어든다. 그러나 이 경우에 있어서도 충분한 양의 PdSi는 표 3에 나타낸 바와 같이 Si 석출물을 효과적으로 억압하도록 인터페이스 상에 형성된다.
Figure kpo00003
본 실시예에서, 실리사이드는 저온에서 가능한 한 균일하게 형성할 필요가 있다. 표 4 는 비교적 저온에서 형성될 수 있는 다양한 실리사이드를 표한 것이다.
Figure kpo00004
가장 낮은 온도에서 실리사이드를 형성하는 Pd 외에도 저온에서 오직 한 종류의 실리사이드만을 형성하는 또 다른 원소는 Mg이다. 그러나 Mg를 Al로 첨가한 경우에 Al과 쉽게 고용체가 되고 Si 인터페이스상에 나타나지 않는다.
이상의 실시예에서 Al합금에 Pd, Si를 분산한 도전체막 재료를 사용하였으나, Al 합금에 Pt 또는 Pt와 Si를 분산한 도전체막 재료를 사용함으로써 동일한 효과가 얻어진다. 도전체막 재료는 화학기상증착(CVD), 전자빔(EB) 증착, 또는 스퍼터링에 의해 증착되는 것이 바람직하다. 스퍼터링 방법을 선택했을 때, 우수한 특성을 갖는 일정한 Al도전체막을 만들기 위하여 ±0.05% 이내로 제어된 첨가원소의 농도분포를 갖는 타겟을 사용하는 것이 추천된다.
다음에 알루미늄 또는 3wt%미만의 실리콘을 포함하는 알루미늄에 의한 도전체막 재료는 5wt%미만의 파라듐 또는 플라티늄을 첨가원소로서 포함하고, 더욱이 리튬, 베릴륨, 마그네슘, 망간, 철, 코발트, 니켈, 동, 란탄, 세륨, 크롬, 하프늄, 지르코늄, 카드뮴, 티타늄, 텅스텐, 바나듐, 탄탈, 니오븀 중의 하나를 첨가원소로써 5wt%미만 포함한 또 다른 실시예에 대해 설명한다.
상기 재료가 스퍼터링에 의해 반도체 기판상에 증착되고, 제 1 단계의 열처리로서 400∼500℃에서 10분 이상 어닐링 열처리가 수행되고 Al 메트릭스에 첨가원소의 고용체를 형성한다. 그러면 전체 기판은 10℃/sec의 비율로 급냉되어 Al 메트릭스가 첨가 원소의 과포화 고용체로 되게 한다. 다음에 350℃이하의 온도에서 20∼60분간 석출 열처리를 수행하여, 상기 과포화 고용체를 미세한 화합물로서 석출되게 하고 그후 동일 어닐링 온도에서 10분 이하의 시간 동안에 다른 열처리가 수행되어 첨가 원소가 Al 메트릭스에 다시 고용체가 되게 한다.
이와 같이 형성된 Al 도전체막은 처음에는 팔라듐 또는 플라티늄과 알루미늄간 금속 화합물의 석출물을 포함하고, 시간이 흐름에 따라서 상기 도전체에 흐르는 전류는 고용체의 다른 원소가 연속적으로 석출되도록 한다. 따라서 2㎛이하의 손폭을 갖는 정밀한 도전체막은 전기이동과 스트레스 이동 억제특성을 갖고 크게 개선된다.
제16도는 이상 설명한 본 발명에 의하여 형성된 도전체막과 종래 방법으로 형성된 도전체막의 전기 이동으로부터 발생되는 단선에 대한 수명을 비교하고, 그 테스트는 고온에서 전류 도전 상태를 근거로 하였다. 상기+ 도면에서 위부터 3개의 것은 종래 방법으로 형성된 도전체막에 대한 테스트 결과이다. 여기서 계산된 도전체 수명은 테스트 샘플의 1/2이 단선되는 시간 길이로 정의된다. 제16도에 명백히 나타낸 바와 같이, 본 발명의 Al 합금 도전체는 수명에 있어서 종래 도전체보다 우수하다.
제17a도는 상기 실시예의 열처리에 의한 Al합금 도전체막의 결정입계를 나타내고, 제17b도, 제17c도, 제17d도는 450℃, 1시간 동안 종래의 열처리 방법으로 수행한 Al-Si, Al-Pd-Si, Al-Pd-Cu-Si 도전체재료의 결정 입계 구조를 나타낸 것이다. 그 구조는 8×106A/㎠의 고전류 밀도에서 3시간동안 전류 인가후에 Al합금막 구조가 관찰된다. 본 발명에 따라서, 거친 석출물과 미세한 석출물이 혼합하여 결정 입계에 나타나고 정밀 석출 반응이 일어나고 있음을 알 수 있다. 한편, 또 다른 3개의 샘플에서는 석출물이 과성장되어 전위 피닝(pinning) 효과에 의한 결정 입계 확산의 억제가 상실된다.
제18도는 본 실시예에 의한 Al 합금 도전체와 종래의 Al 합금 도전체에 Si를 첨가시킨 염소로된 가스를 사용하여 드라이 에칭한 후 패턴 치수 정밀도를 나타낸 것이다. 제 18도에서 명백한 바와 같이, 종래의 Al 합금 도전체에 Si를 첨가시킨 것과 본 발명의 실시예의 Al 합금 도전체를 비교한 경우, 특히 4M DRAM이나 1M SRAM의 반도체 장치에 대하여 패턴 치수가 1㎛이하로 할 경우 본 실시예의 방법이 가공성에서 우수함을 알 수 있다.
제19도는 종래의 Al-Si 도전체와 Al-Pd-Si 도전체 및 본 실시예의 Al-Pd-Mg-Si 도전체에 대하여 스트레스 이동에 의한 누적불량률에 관하여 조사한 결과를 나타낸 것이다. 제 19도에서 명백한 바와 같이 Mg를 첨가시키면 스트레스 이동 억제성이 현저히 향상될 수 있다. 이에 대한 동일한 효과는 Mg이외의 이미 언급한 첨가 원소중 하나를 첨가시킴으로써 얻어질 수 있다.
제20도는 Al-Pd-Si 도전체막에 Mg을 첨가시키고 상기 기술된 열처리를 행하였을 때 결정 입자의 치수를 도전체 폭(0.8㎛)보다도 작게한 경우의 스트레스 이동에 의한 도전체 수명의 변화를 나타낸 것이다. 제20도에서 명백한 바와 같이 좀더 많은 Mg을 첨가시키고 좀더 작은 결정 입자에 의한 샘플은 안정도가 높고, 도전체 폭보다 큰 직경의 결정 입자를 갖는 샘플은 스트레스 이동에 대하여 수명이 짧다.
그 이유로는 스트레스 이동에 의한 단선은 인장 응력에 기인하는 Al원자의 결정 입계 확산에 의해 발생되고, 도전체와 Al 결정 입자의 치수를 비교할 경우 한 위치에서 일어나는 결정 입계 확산은 고장날 확률이 높다는 것이다. 결정 입자를 미세화하는 효과는 Mg이외의 전술한 첨가원소를 사용한 경우에도 얻어진다. 이와 같이 결정 입자 반경이 1㎛보다도 작게 된다는 이유로는 본 발명의 열처리중 어닐링 다음의 석출과정에서 단시간 재가열함으로써 발생되는 Al 메트릭스의 재결정화 때문이다.

Claims (47)

  1. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서,
    상기 각 도전체막은 팔라듐과 플라티늄중 선택된 한 원소를 포함하는 알루미늄 합금으로 만들어지고, 상기 도전체막의 측벽에 상기 팔라듐과 플라티늄중 선택된 한 원소의 산화물을 포함하는 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 보호막은 상기 팔라듐과 플라티늄중 선택된 한 원소의 산화물과, 탄소를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 알루미늄 합금은 알루미늄을 주성분으로 하고 5wt% 이하의 팔라듐을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 보호막은 팔라듐 산화물과, 탄소를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 알루미늄 합금은 알루미늄을 주성분으로 하고 5wt% 이하의 팔라듐과 0.1∼3wt%의 실리콘을 포함하고, 상기 보호막은 팔라듐 산화물과, 탄소를 포함하는 것을 특징으로 하는 반도체 장치
  6. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 팔라듐과 플라티늄으로부터 선택된 한 원소를 포함하는 알루미늄 합금으로 만들어지고, 1.3㎛ 이하의 선폭을 가지며, 상기 도전체막의 측벽에 상기 팔라듐과 플라티늄중 선택된 한 원소의 산화물을 포함하는 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기알루미늄 합금은 알루미늄을 주성분으로 하고 5wt% 이하의 팔라듐을 포함하며, 상기 보호막은 팔라듐 산화물과, 탄소를 포함하는 것을 특징으로 하는 반도체장치
  8. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 5wt% 이하의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 1.3㎛ 이하의 선폭을 갖고, 선폭/선간격의 비가 1이상이며, 상기 도전체막의 측벽에는 팔라듐 산화물과 탄소를 포함하는 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 5wt% 이하의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 상기 도전체막의 측벽에는 팔라듐 산화물과 탄소를 포함하는 막을 가지며, 상기 도전체막은 상기 도전체막의 높이 방향의 전역에 걸쳐 일정한 1.3㎛ 이하의 선폭을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 도전체막은 도전체막의 높이 방향을 따라 측정한 선폭의 치수 오차가 0.1㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 파라듐과 플라티늄중 선택된 한 원소를 0.01∼3wt% 포함하는 알루미늄 합금으로 만들어지고, 상기 도전체막의 측벽에 도전체 형성시 드라이 에칭에 의해 생성된 상기 팔라듐과 플라티늄 중 선택된 한 원소의 산화물을 포함하는 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 팔라듐과 플라티늄중 선택된 한 원소를 0.01∼3wt% 이하인 알루미늄 합금의 스퍼터링된 막으로 형성되고, 상기 도전체막의 측벽에 드라이 에칭에 의해 형성된 팔라듐과 플라티늄중 선택된 한 원소의 산화물을 포함하는 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 5wt% 이하의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 상기 합금의 결정 입계 및 결정 입자에 순수 팔라듐 또는 금속 화합물의 석출물이 분산되고, 상기 도전체막의 측벽에는 팔라듐 산화물과, 탄소를 포함하는 보호막을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 결정 입계 3중점의 30% 이상의 영역에 순수 팔라듐 또는 금속 화합물의 석출물이 분산되는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서, 상기 석출물은 0.3㎛ 이하의 입자 직경을 갖는 것을 특징으로 하는 반도체 장치.
  16. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 팔라듐과 플라티늄중 선택된 한 원소가 5wt% 이하인 알루미늄 합금으로 만들어지고, 상기 도전체막의 측벽에 팔라듐과 플라티늄중 선택된 한 원소의 산화물을 포함하는 막이 형성되고, 상기 도전체막과 상기 실리콘 기판 사이의 인터페이스에 실리콘을 가진 팔라듐 화합물의 석출물이 포함되는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 5wt% 이하의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 도전체 형성시 드라이 에칭에 의해 생성된 팔라듐 산화물을 포함하는 보호막이 상기 도전체막의 측벽에 형성되고, 상기 실리콘 기판과 상기 도전체막의 팔라듐이 결합할 때 생성된 알루미늄 실리사이드 석출물이 상기 도전체 막과 상기 실리콘 기판의 인터페이스상에 포함되는 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판과 상기 반도체 기판상에 형성된 다수의 도전체막을 갖는 반도체 장치에 있어서, 상기 각 도전체막은 5wt% 이하의 팔라듐을 포함하는 알루미늄 합금으로 만들어지고, 상기 합금의 결정 입계 3중점의 30% 이상의 영역에 순수 팔라듐 또는 금속 화합물의 석출물이 포함되고, 상기 도전체막에서의 팔라듐과 실리콘이 결합할 때 발생된 팔라듐 실리사이드의 석출물이 상기 도전체 막과 상기 실리콘 기판 사이의 인터페이스에 포함되고, 도전체 형성시 드라이 에칭에 의해 생성된 팔라듐 산화물을 포함하는 보호막이 상기 도전체막의 측벽에 형성되는 것을 특징으로 하는 반도체 장치.
  19. 반도체 장치 제조방법에 있어서, 팔라듐과 플라티늄으로부터 선택된 한 원소가 5wt% 이하로 포함된 알루미늄 합금의 도전체막 재료층을 반도체 기판상에 성장시키는 단계; 알루미늄 및 팔라듐과 팔라티늄중 선택된 한 원소와의 금속 화합물이 석출되도록 증착된 도전체막 재료층에 열처리를 수행하는 단계; 및 열처리된 도전체막 재료층이 소정의 도전체막 패턴을 형성하기 위하여 드라이 에칭이 수행되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 19 항에 있어서, 상기 도전체막 재료는 알루미늄을 주성분으로하고 5wt% 이하의 팔라듐을 포함하는 알루미늄을 포함하는 알루미늄 합금을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제 19 항에 있어서, 상기 도전체막 재료는 알루미늄을 주성분으로 하고 5wt% 이하의 팔라듐과 0.1∼3wt%의 실리콘을 포함하는 알루미늄 합금을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제 19 항에 있어서, 상기 도전체막 재료는 스퍼터링에 의해 증착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제 19 항에 있어서, 상기 도전체막 재료는 0.5∼1㎛의 두께로 증착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 반도체 장치 제조방법에 있어서, 팔라듐과 플라티늄중 선택된 한 원소가 5wt% 이하로된 알루미늄 합금의 도전체막 재료층을 반도체 기판상에 증착시키는 단계; 증착된 도전체막 재료층에 어닐링의 제 1 단계 열처리를 수행하는 단계; 상기 제 1 단계에서 열처리된 도전체막 재료층에 제 2 단계 열처리를 수행하여 알루미늄 및 팔라듐과 플라티늄중 선택된 한 원소와의 금속 화합물이 석출되도록 하는 단계;상기 제 2 단계에서 열처리된 도전체막 재료층이 소정의 도전체막 패턴을 형성하기 위하여 드라이 에칭 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제 24 항에 있어서, 상기 제 1 단계 열처리는 200∼500℃의 어닐링 온도로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 제 24항에 있어서, 상기 제 2 단계 열처리는 상기 제 1 단계 열처리가 수행되는 도전체막 재료에 대해 350℃ 이하 바람직하게는 150∼350℃의 온도로 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제 24 항에 있어서, 상기 드라이 에칭 처리에서, 팔라듐과 플라티늄 중 선택된 한 원소의 산화물로된 보호막은 상기 형성된 도전체막 패턴을 구성하는 도전체막의 측벽에 형성되는 것을 특징으로 하는 반도체 제조 방법.
  28. 수지-몰드된 반도체 장치에 있어서, 반도체 기판; 상기 반도체 기판상에 형성된 다수의 도전체막; 상기 반도체 기판을 장착시키는 리드 프레임; 상기 도전체막과 상기 리드 프레임 사이에 전기적 연결을 하기 위한 금속 와이어; 상기 도전체막이 형성되는 반도체 기판 및 상기 금속 와이어의 주위를 밀봉하는 수지를 포함하며, 상기 각 도전체막은 팔라듐이 5wt% 이하로 포함되는 알루미늄 합금으로 만들어지고, 상기 합금에는 팔라듐과 알루미늄의 화합물이 석출되고, 상기 도전체막의 측벽에는 도전체 형성시 드라이 에칭에 의하여 생성된 팔라듐 산화물을 포함하는 보호막이 형성되는 것을 특징으로 하는 수지-몰드된 반도체 장치.
  29. 제 28 항에 있어서, 상기 알루미늄 합금은 알루미늄을 주성으로하여 0.01∼3wt%의 팔라듐을 포함하는 것을 특징으로 하는 수지-몰드된 반도체 장치.
  30. 제 28 항에 있어서, 상기 알루미늄 합금은 알루미늄을 주성분으로하여 0.01∼3wt%의 팔라듐과 0.1∼3wt%의 실리콘을 포함하는 것을 특징으로 하는 수지-몰드된 반도체 장치.
  31. 제 28 항에 있어서, 상기 반도체 기판은 시리콘으로 만들어지고, 상기 기판에서의 실리콘 및 상기 도전체막의 팔라듐이 결합할 때 생성되는 금속 화합물의 석출물이 상기 기판과 도전체막 사이의 인터페이스에 나타나는 것을 특징으로 하는 수지-몰드된 반도체 장치.
  32. 반도체 장치는 반도체 기판; 상기 반도체 기판상에 형성된 다수의 도전체막; 상기 반도체 기판을 장착시키는 리드 프레임; 상기 도전체막과 상기 리드 프레임간의 전기적 연결을 하기 위한 금속 와이어를 포함하며, 상기 각 도전체막은 0.01∼3wt%의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 팔라듐과 알루미늄간의 화합물로된 석출물이 상기 합금에 포함되고, 상기 도전체 형성시 드라이 에칭에 의해 형성된 팔라듐 산화물을 포함하는 보호막이 도전체막의 측벽에 형성되는 것을 특징으로 하는 반도체 장치.
  33. 제 32 항에 있어서, 상기 금속 와이어는 실질적으로 동 또는 알루미늄으로 만들어지는 것을 특징으로 하는 반도체 장치.
  34. 제 32 항에 있어서, 상기 리드 프레임은 동 또는 철-니켈 합금으로 만들어지는 것을 특징으로 하는 반도체 장치.
  35. 제 32 항에 있어서, 상기 금속 와이어의 일 단부에 비산화성 분위기내에서 용융되어 형성된 볼을 갖고, 상기 볼은 상기 도전체막과 전기적으로 접속되며, 상기 금속 와이어는 웨지 결합(wedge-bonding)에 의하여 상기 리드 프레임에 접속되는 다른 단부를 갖는 것을 특징으로 하는 반도체 장치.
  36. 반도체 장치 제조 방법에 있어서, 리드 프레임상에 장착된 반도체 기판에 팔라듐을 포함하는 알루미늄 합금의 도전체막 재료층을 증착시키는 단계; 알루미늄과 팔라듐의 화합물이 석출되도록 증착된 도전체막 재료층에 열처리를 수행하는 단계; 도전체막 재료의 열처리된 층에 드라이 에칭 처리를 수행하여 소정의 도전체막 패턴을 형성하고 상기 형성된 도전체막 패턴을 구성하는 상기 도전체막의 측벽에 팔라듐 산화물을 포함하는 보호막을 형성하는 단계; 금속 와이어를 사용하여 상기 도전체막을 상기 리드 프레임에 접속시키고, 상기 와이어의 단부에 볼을 형성하고, 상기 볼을 상기 도전체막에 압축 접속시킴으로써 상기 금속 와이어가 상기 도전체막과 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
  37. 제 36 항에 있어서, 상기 열처리 수행 단계는 상기 도전체막 재료로된 증착층을 200∼500℃로 가열하고 급냉하는 제 1 단계 열처리; 상기 제 1 단계 열처리후에 상기 층을 350℃이하, 바람직하게는 150∼350℃로 가열하여 팔라듐과 알루미늄의 화합물이 석출되는 제 2 단계 열처리를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  38. 반도체 기판; 상기 기판상에 형성된 다수의 도전체막을 포함하고, 상기 각 도전체막은 첨가 원소를 포함하는 알루미늄 합금으로 만들어지며, 상기 도전체막의 측벽 표면을 따라 형성된 상기 첨가 원소의 산화물을 포함하는 재료층을 갖는 것을 특징으로 하는 반도체 장치.
  39. 반도체 기판; 상기 기판상에 형성된 다수의 도전체막을 포함하고, 상기 각 도전체막은 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 상기 도전체막의 측벽상에 형성된 팔라듐 산화물과 탄소를 포함하는 보호막을 갖는 것을 특징으로 하는 반도체 장치.
  40. 제 39 항에 있어서, 상기 보호막은 100㎚ 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  41. 반도체 기판; 상기 반도체 기판상에 형성된 다수의 도전체막을 포함하고, 상기 각 도전체막은 소량의 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 상기 도전체막의 측벽상에 형성된 팔라듐 산화막과 탄소를 포함하는 보호막을 갖는 것을 특징으로 하는 반도체 장치.
  42. 반도체 기판; 상기 반도체 기판상에 형성된 4M비트 이상의 기억소자를 갖는 DRAM 구성의 집적회로; 상기 기억소자와 접속된 다수의 도전체막을 포함하고, 상기 각 도전체막은 팔라듐을 포함하는 알루미늄 합금으로 만들어지고, 상기 도전체막 측벽에 팔라듐 산화물을 포함하는 보호막이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  43. 반도체 기판; 상기 반도체 기판상에 형성된 1M비트 이상의 기억 소자를 갖는 SRAM 구성의 집적회로; 상기 기억소자에 접속된 다수의 도전체막을 포함하고, 상기 각 도전체막은 팔라듐을 포함하는 알루미늄 합금으로 만들어지며, 상기 도전체막 측벽에는 팔라듐 산화물을 포함하는 보호막이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  44. 반도체 기판; 상기 기판상에 형성된 다수의 도전체막을 포함하고, 상기 각 도전체막은 5중량% 이하로 팔라듐과 플라티늄중 선택된 제 1 첨가 원소 및 5중량% 이하로 리튬, 베릴륨, 마그네슘, 망간, 철, 코발트, 니켈, 동, 란탄, 세륨, 크롬, 하프늄, 지르코늄, 카드늄, 티타늄, 텅스텐, 바나듐, 탄탈, 니오븀 중 선택된 적어도 하나의 제 2 첨가 원소를 포함하는 알루미늄 합금으로 만들어지고, 상기 도전체막의 측벽에 상기 제 1 첨가 원소의 산화물을 포함하는 보호막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  45. 제 44 항에 있어서, 상기 제 1 첨가원소는 알루미늄과 금속간의 화합물을 형성하고, 입자 직경이 0.3㎛ 이하의 석출물이 알루미늄의 결정 입계에 분산되고, 상기 제 2 첨가 원소중 적어도 하나는 알루미늄 메트릭스에 고용체를 형성하는 것을 특징으로 하는 반도체 장치.
  46. 제 45 항에 있어서, 상기 제 2 첨가원소중 선택된 적어도 한 원소의 석출물은 결정 입계 상에 또는 알루미늄 메트릭스에 나타나는 것을 특징으로 하는 반도체 장치.
  47. 반도체 장치 제조방법에 있어서, 5wt% 이하로 팔라듐과 팔라티늄중 선택된 제 1 첨가 원소 및 5wt% 이하로 리튬, 베릴륨, 마그네슘, 망간, 철, 코발트, 니켈, 동, 란탄, 세륨, 크롬, 하프늄, 지르코늄, 카드늄, 티타늄, 텅스텐, 바나늄, 탄탈, 니오븀 중 선택된 적어도 하나의 제 2 첨가 원소를 포함하는 알루미늄 합금의 도전체막 재료층을 반도체 기판상에 증착시키는 단계; 200∼500℃에서 10분 동안 증착된 도전체막 재료층을 어닐링하는 제 1 단계 열처리를 수행하고 그후 상기 층을 10℃/sec의 비율로 급냉시키는 단계; 상기 제 1 단계 열처리에서, 상기 열처리된 도전체막 재료층을 350℃이하의 온도로 가열하는 단계 및 상기 어닐링 온도에서 10분 이내 상기 층을 재가열하는 단계; 상기 제 2 단계에서, 열처리된 도전체막 재료층을 소정의 도전체막 패턴을 형성하기 위하여 드라이 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
KR1019890000525A 1988-01-20 1989-01-19 반도체장치및그제조방법 KR0132786B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP63-8349 1988-01-20
JP834988 1988-01-20
JP63-59451 1988-03-15
JP63059451A JPH01233737A (ja) 1988-03-15 1988-03-15 集積回路装置及びその製造方法並びに該装置における配線膜を製造するためのターゲット

Publications (2)

Publication Number Publication Date
KR890012377A KR890012377A (ko) 1989-08-26
KR0132786B1 true KR0132786B1 (ko) 1998-04-16

Family

ID=26342845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890000525A KR0132786B1 (ko) 1988-01-20 1989-01-19 반도체장치및그제조방법

Country Status (4)

Country Link
US (1) US5019891A (ko)
EP (1) EP0326018B1 (ko)
KR (1) KR0132786B1 (ko)
DE (1) DE68928448T2 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0256557B1 (en) * 1986-08-19 1993-01-07 Fujitsu Limited Semiconductor device having thin film wiring layer and method of forming thin wiring layer
US5243221A (en) * 1989-10-25 1993-09-07 At&T Bell Laboratories Aluminum metallization doped with iron and copper to prevent electromigration
JP2891432B2 (ja) * 1989-12-27 1999-05-17 田中電子工業株式会社 半導体材料の接続方法，それに用いる接続材料及び半導体装置
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
US5173354A (en) * 1990-12-13 1992-12-22 Cornell Research Foundation, Inc. Non-beading, thin-film, metal-coated ceramic substrate
US5500301A (en) * 1991-03-07 1996-03-19 Kabushiki Kaisha Kobe Seiko Sho A1 alloy films and melting A1 alloy sputtering targets for depositing A1 alloy films
US5565378A (en) * 1992-02-17 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution
TW232079B (ko) * 1992-03-17 1994-10-11 Wisconsin Alumni Res Found
US5709958A (en) * 1992-08-27 1998-01-20 Kabushiki Kaisha Toshiba Electronic parts
DE69333966T2 (de) * 1992-08-27 2006-09-14 Kabushiki Kaisha Toshiba, Kawasaki Elektronisches Bauteil mit metallischen Leiterbahnen und Verfahren zu seiner Herstellung
US6001461A (en) * 1992-08-27 1999-12-14 Kabushiki Kaisha Toshiba Electronic parts and manufacturing method thereof
KR0131179B1 (ko) * 1993-02-22 1998-04-14 슌뻬이 야마자끼 전자회로 제조프로세스
US5448113A (en) * 1993-03-08 1995-09-05 Ricoh Company, Ltd. Micro metal-wiring structure having stress induced migration resistance
JPH0737706A (ja) * 1993-07-19 1995-02-07 Murata Mfg Co Ltd 半導体セラミック素子
DE4337209A1 (de) * 1993-10-30 1995-05-04 Abb Management Ag Abschaltbarer Thyristor
US5434104A (en) * 1994-03-02 1995-07-18 Vlsi Technology, Inc. Method of using corrosion prohibiters in aluminum alloy films
US5711858A (en) * 1994-04-12 1998-01-27 International Business Machines Corporation Process for depositing a conductive thin film upon an integrated circuit substrate
KR960028689A (ko) * 1994-12-26 1996-07-22 이형도 센서용 히터전극 및 이를 사용한 세라믹 히터
US6075278A (en) * 1997-04-24 2000-06-13 Micron Technology, Inc. Aluminum based alloy bridge structure and method of forming same
KR100231838B1 (ko) * 1997-05-20 1999-12-01 유무성 집적회로용 리드프레임 및 그 제조방법
US6339026B1 (en) 1998-04-24 2002-01-15 Micron Technology, Inc. Semiconductor processing methods of polishing aluminum-comprising layers
US6522010B2 (en) 1998-06-30 2003-02-18 Micron Technology, Inc. Semiconductor constructions comprising aluminum-containing layers
JP2000150652A (ja) * 1998-09-03 2000-05-30 Seiko Epson Corp 半導体装置およびその製造方法
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2003089864A (ja) * 2001-09-18 2003-03-28 Mitsui Mining & Smelting Co Ltd アルミニウム合金薄膜及びその薄膜を有する配線回路並びにその薄膜を形成するターゲット材
US6955980B2 (en) * 2002-08-30 2005-10-18 Texas Instruments Incorporated Reducing the migration of grain boundaries
JP2005086118A (ja) * 2003-09-11 2005-03-31 Renesas Technology Corp 半導体装置
US7656045B2 (en) * 2006-02-23 2010-02-02 Freescale Semiconductor, Inc. Cap layer for an aluminum copper bond pad
JP5524905B2 (ja) * 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL87258C (ko) * 1969-01-15
US4065781A (en) * 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
US4127424A (en) * 1976-12-06 1978-11-28 Ses, Incorporated Photovoltaic cell array
JPS6026640A (ja) * 1983-07-25 1985-02-09 Hitachi Ltd 耐食性アルミニウム電子材料
JPS61144847A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 半導体装置およびその製造法
US4843453A (en) * 1985-05-10 1989-06-27 Texas Instruments Incorporated Metal contacts and interconnections for VLSI devices
JPS6379950A (ja) * 1986-09-22 1988-04-09 Hitachi Ltd 耐食性保護膜を有する物品及びその製造方法
US4800419A (en) * 1987-01-28 1989-01-24 Lsi Logic Corporation Support assembly for integrated circuits
US4827326A (en) * 1987-11-02 1989-05-02 Motorola, Inc. Integrated circuit having polyimide/metal passivation layer and method of manufacture using metal lift-off

Also Published As

Publication number Publication date
EP0326018B1 (en) 1997-11-19
EP0326018A2 (en) 1989-08-02
DE68928448T2 (de) 1998-03-12
EP0326018A3 (en) 1991-04-17
DE68928448D1 (de) 1998-01-02
KR890012377A (ko) 1989-08-26
US5019891A (en) 1991-05-28

Similar Documents

Publication Publication Date Title
KR0132786B1 (ko) 반도체장치및그제조방법
US5459353A (en) Semiconductor device including interlayer dielectric film layers and conductive film layers
US4725877A (en) Metallized semiconductor device including an interface layer
US7247946B2 (en) On-chip Cu interconnection using 1 to 5 nm thick metal cap
KR100187601B1 (ko) 반도체장치 및 그 제조방법
US5623166A (en) Al-Ni-Cr conductive layer for semiconductor devices
US20100032797A1 (en) Electrical fuse and semiconductor device
US4319264A (en) Nickel-gold-nickel conductors for solid state devices
US6066891A (en) Electrode for semiconductor device including an alloy wiring layer for reducing defects in an aluminum layer and method for manufacturing the same
JP2004517496A (ja) 自己不動態化Ｃｕレーザーヒューズ
EP0082012B1 (en) Multilayer electrode of a semiconductor device
JP2810076B2 (ja) 半導体装置およびその製造方法
JPH0250432A (ja) 半導体装置
US6111318A (en) Semiconductor device comprising Cu--Ta and method for forming the semiconductor device
US5565380A (en) Semiconductor device and process for production thereof
JP3128961B2 (ja) 半導体装置及びその製造方法
KR100327092B1 (ko) 반도체 소자의 구리 합금배선 형성방법
JPH01233737A (ja) 集積回路装置及びその製造方法並びに該装置における配線膜を製造するためのターゲット
JPH0239535A (ja) 半導体集積回路装置
US4902582A (en) Aluminum metallized layer formed on silicon wafer
DE102018210725B4 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
JPS59131B2 (ja) 半導体装置
JP2658556B2 (ja) 半導体装置およびその製造方法
JPH07111970B2 (ja) 低い割合のバナジウムを含むアルミニウムの相互接続層を有した半導体装置及び方法
JPH06208999A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021203

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee