JP2658556B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関し、特に
Al−Si−Cu合金膜と高融点金属シリサイド膜との積層膜
からなる半導体装置の配線およびその製造方法に関す
る。
Al−Si−Cu合金膜と高融点金属シリサイド膜との積層膜
からなる半導体装置の配線およびその製造方法に関す
る。
Al系合金膜は、半導体装置の配線材料として古くから
広く用いられている。古くは、Al膜のみが用いられてい
た。拡散層の深さが浅くなるに従って、いわゆるアロイ
スパイクに対処するため、Al−Si合金膜が用いられるよ
うになった。半導体装置の微細化とともに、まず、配線
に対する電流密度が増大し、エレクトロマイグレーショ
ンが、信頼性上の重要な問題となってきた。この現象
は、Si析出，マイクロ ボイドの成長等を伴ない、Al−
Si合金膜では対処できなかった。このため、Al−Si−Cu
合金膜が用いられるようになった。この合金膜を用いる
と、グレイン バウンダリーにCuAl2が析出し、このCuA
l2が電流によるアルミニウムの質量輸送を阻止する。半
導体装置の微細化により配線幅がグレイン サイズ程度
になるに伴ない、ストレスマイグレーションが顕在化し
てきた。Al−Si−Cu合金膜はストレスマイグレーション
に対して無力であることから、Al−Si−Cu合金膜と高融
点金属シリサイド膜との積層膜が用いられるようになっ
た。
広く用いられている。古くは、Al膜のみが用いられてい
た。拡散層の深さが浅くなるに従って、いわゆるアロイ
スパイクに対処するため、Al−Si合金膜が用いられるよ
うになった。半導体装置の微細化とともに、まず、配線
に対する電流密度が増大し、エレクトロマイグレーショ
ンが、信頼性上の重要な問題となってきた。この現象
は、Si析出，マイクロ ボイドの成長等を伴ない、Al−
Si合金膜では対処できなかった。このため、Al−Si−Cu
合金膜が用いられるようになった。この合金膜を用いる
と、グレイン バウンダリーにCuAl2が析出し、このCuA
l2が電流によるアルミニウムの質量輸送を阻止する。半
導体装置の微細化により配線幅がグレイン サイズ程度
になるに伴ない、ストレスマイグレーションが顕在化し
てきた。Al−Si−Cu合金膜はストレスマイグレーション
に対して無力であることから、Al−Si−Cu合金膜と高融
点金属シリサイド膜との積層膜が用いられるようになっ
た。
上述のAl−Si−Cu合金膜と高融点金属シリサイド膜と
の積層膜はストレスマイグレーションに対しては確に有
効である。しかるに、この積層膜はエレクトロマイグレ
ーションに対してはAl−Si−Cu合金膜より劣っている。
そのことは、アイ イー イー イー主催の1988 ブイ
エル エス アイ マルチレベル インターコネクシ
ョン カンファレンス予稿集477−483ページにおいて、
ティー・フジイ等らによりMoSi,TiN,あるいはTiW膜等と
Al−Si−Cu合金膜との積層膜におけるエレクトロマイグ
レーションに関する現象論として報告されている。この
報告では、シリコンの振舞を重点にして解析が行なわれ
ている。
の積層膜はストレスマイグレーションに対しては確に有
効である。しかるに、この積層膜はエレクトロマイグレ
ーションに対してはAl−Si−Cu合金膜より劣っている。
そのことは、アイ イー イー イー主催の1988 ブイ
エル エス アイ マルチレベル インターコネクシ
ョン カンファレンス予稿集477−483ページにおいて、
ティー・フジイ等らによりMoSi,TiN,あるいはTiW膜等と
Al−Si−Cu合金膜との積層膜におけるエレクトロマイグ
レーションに関する現象論として報告されている。この
報告では、シリコンの振舞を重点にして解析が行なわれ
ている。
上述の報告とは異なった観点から、本発明者はこの現
象の原因追究を行なった。
象の原因追究を行なった。
シリコン基板上にシリコン酸化膜を形成した後、膜厚
0.2μｍのWSiX膜（Ｘ＝2.5〜3.0）を堆積し、更に膜厚
1.0μｍのAl−１％Si−0.5％Cu膜を堆積する（なお、％
は重量ｔ％である）。SIMS測定による積層膜形成直後の
状態での深さ方向の相対濃度分布を第６図（ａ）に示
す。更に、450℃,H2＋N2雰囲気中で30分間のアニールを
行なう。SIMS測定によるアニール後の状態での深さ方向
の相対濃度分布を第６図（ｂ）に示す。測定試料のエッ
チングビームは酸素を用いた。縦軸はレファランスとし
て用いた酸素のカウント数／秒と各個のイオンのカウン
ト数／秒との比を示してある。ここでは、各個イオンと
レファランスとの相対的な変化が重要である。ここでCu
に着目する。Cuは積層膜形成直後の状態ではAl−Si−Cu
膜中にのみ存在する。しかるに、アニールを行なうと、
Al−Si−Cu膜中およびWSiX膜中にCuがほぼ均一に分布す
ることになる。これは、CuがAl−Si−Cu膜からWSiX膜へ
拡散することにより生じる。拡散するCuは、Al−Si−Cu
膜のグレイン中のものよりグレイン バウンダリー中の
CuAl2のものが支配的であると考察される。このため、
アニールを行なうことによりグレイン バウンダリー中
のCuAl2の濃度が低下し、エレクトロマイグレーション
におけるAlの質量輸送阻止能が低下すると考えられる。
0.2μｍのWSiX膜（Ｘ＝2.5〜3.0）を堆積し、更に膜厚
1.0μｍのAl−１％Si−0.5％Cu膜を堆積する（なお、％
は重量ｔ％である）。SIMS測定による積層膜形成直後の
状態での深さ方向の相対濃度分布を第６図（ａ）に示
す。更に、450℃,H2＋N2雰囲気中で30分間のアニールを
行なう。SIMS測定によるアニール後の状態での深さ方向
の相対濃度分布を第６図（ｂ）に示す。測定試料のエッ
チングビームは酸素を用いた。縦軸はレファランスとし
て用いた酸素のカウント数／秒と各個のイオンのカウン
ト数／秒との比を示してある。ここでは、各個イオンと
レファランスとの相対的な変化が重要である。ここでCu
に着目する。Cuは積層膜形成直後の状態ではAl−Si−Cu
膜中にのみ存在する。しかるに、アニールを行なうと、
Al−Si−Cu膜中およびWSiX膜中にCuがほぼ均一に分布す
ることになる。これは、CuがAl−Si−Cu膜からWSiX膜へ
拡散することにより生じる。拡散するCuは、Al−Si−Cu
膜のグレイン中のものよりグレイン バウンダリー中の
CuAl2のものが支配的であると考察される。このため、
アニールを行なうことによりグレイン バウンダリー中
のCuAl2の濃度が低下し、エレクトロマイグレーション
におけるAlの質量輸送阻止能が低下すると考えられる。
上述の事象に基ずき、Al−Si−Cu合金膜と高融点金属
シリサイド膜との積層膜のエレクトロマイグレーション
耐性の低下を抑える半導体装置として、本発明の半導体
装置は、高融点金属シリサイド膜の代りに高融点金属シ
リサイド−銅合金膜を用いた積層膜が配線として用いら
れている。
シリサイド膜との積層膜のエレクトロマイグレーション
耐性の低下を抑える半導体装置として、本発明の半導体
装置は、高融点金属シリサイド膜の代りに高融点金属シ
リサイド−銅合金膜を用いた積層膜が配線として用いら
れている。
本発明の半導体装置の製造方法は、Al−Si−Cu合金膜
と高融点金属シリサイド−銅合金膜とから形成された積
層膜からなる配線の製造方法において、以下の方法をと
る。
と高融点金属シリサイド−銅合金膜とから形成された積
層膜からなる配線の製造方法において、以下の方法をと
る。
第１の方法としては高融点金属シリサイド膜中に予じ
めCuを添加しておく方法であり、以下のように構成され
る。
めCuを添加しておく方法であり、以下のように構成され
る。
所定の半導体素子が半導体基板に形成され、前記半導
体基板表面に設けられた絶縁膜に前記半導体素子の所定
部分に達するコンタクトホールが設けられ、アルミニウ
ム−シリコン−銅合金膜と高融点金属シリサイド−銅合
金膜とからなる積層膜からなる積層配線を有する半導体
装置の製造方法であって、 前記コンタクトホールを設けた後、前記アルミニウム
−シリコン−銅合金膜，および高融点金属シリサイド−
銅合金膜からなる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマス
クにして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることに
より、前記積層膜よりなる前記積層配線を形成する工程
を有している。
体基板表面に設けられた絶縁膜に前記半導体素子の所定
部分に達するコンタクトホールが設けられ、アルミニウ
ム−シリコン−銅合金膜と高融点金属シリサイド−銅合
金膜とからなる積層膜からなる積層配線を有する半導体
装置の製造方法であって、 前記コンタクトホールを設けた後、前記アルミニウム
−シリコン−銅合金膜，および高融点金属シリサイド−
銅合金膜からなる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマス
クにして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることに
より、前記積層膜よりなる前記積層配線を形成する工程
を有している。
第２の方法としては、第１の方法において高融点金属
シリサイド膜中に予じめ添加するCuの濃度をAl−Si−Cu
合金膜中のCu濃度より高めておき、Cuの拡散が高融点金
属シリサイド膜側からAl−Si−Cu合金膜側に生じるよう
にする。
シリサイド膜中に予じめ添加するCuの濃度をAl−Si−Cu
合金膜中のCu濃度より高めておき、Cuの拡散が高融点金
属シリサイド膜側からAl−Si−Cu合金膜側に生じるよう
にする。
この場合の極端の例として、Al−Si合金膜とCuを添加
した高融点金属シリサイド膜との積層膜をannealするこ
とにより、Al−Si合金膜をAl−Si−Cu合金膜に変換する
方法がある。
した高融点金属シリサイド膜との積層膜をannealするこ
とにより、Al−Si合金膜をAl−Si−Cu合金膜に変換する
方法がある。
なお、Al−Si−Cu合金膜中のCu濃度を予じめ高めてお
く方法も考えられるが、この方法は、Cuの濃度が高くな
ることによりAl−Si−Cu合金膜のエッチングに支障を来
たすため、除外した。
く方法も考えられるが、この方法は、Cuの濃度が高くな
ることによりAl−Si−Cu合金膜のエッチングに支障を来
たすため、除外した。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は、本発明の第１の実施例を説
明するための工程順の断面図である。
明するための工程順の断面図である。
まず、第１図（ａ）に示すように、半導体素子（図示
せず）が形成されたシリコン基板10の表面にシリコン酸
化膜11を設け、半導体素子の所要部分に至るコンタクト
ホールがシリコン酸化膜11に開口される。次に、WSi
X（Ｘ＝2.5〜3.0）にCuを0.1重量％〜１重量％添加した
WSiX−Cu合金膜12が、スパッタリング法を用いて20〜20
0nmの膜厚で全面に堆積される。
せず）が形成されたシリコン基板10の表面にシリコン酸
化膜11を設け、半導体素子の所要部分に至るコンタクト
ホールがシリコン酸化膜11に開口される。次に、WSi
X（Ｘ＝2.5〜3.0）にCuを0.1重量％〜１重量％添加した
WSiX−Cu合金膜12が、スパッタリング法を用いて20〜20
0nmの膜厚で全面に堆積される。
次に、第１図（ｂ）に示すように、Al−Si−Cu合金膜
13がスパッタリング法により堆積される。これの膜厚は
0.3〜2.0μｍである。Al−Si−Cu合金膜13中のSiの濃度
は１重量％,Cuの濃度は0.3重量％〜１重量％である。
13がスパッタリング法により堆積される。これの膜厚は
0.3〜2.0μｍである。Al−Si−Cu合金膜13中のSiの濃度
は１重量％,Cuの濃度は0.3重量％〜１重量％である。
次に、第１図（ｃ）に示すように、配線と同一形状を
有するフォトレジスト膜（図示せず）をマスクにして、
Al−Si−Cu合金膜13およびWSiX−Cu合金膜12を順次エッ
チングし、配線と同一形状を有する積層膜が形成され
る。このエッチングは、Cl2＋BCl3（CF4を添加してもよ
い）からなる混合ガスを用いたRIE法である。続いて、
フォトレジスト膜が剥離された後、H2＋N2雰囲気中で30
分間のアニールを行なう。これにより、Al−Si−Cu合金
膜13aとWSiX−Cu合金膜12aとからなる積層配線が形成さ
れる。
有するフォトレジスト膜（図示せず）をマスクにして、
Al−Si−Cu合金膜13およびWSiX−Cu合金膜12を順次エッ
チングし、配線と同一形状を有する積層膜が形成され
る。このエッチングは、Cl2＋BCl3（CF4を添加してもよ
い）からなる混合ガスを用いたRIE法である。続いて、
フォトレジスト膜が剥離された後、H2＋N2雰囲気中で30
分間のアニールを行なう。これにより、Al−Si−Cu合金
膜13aとWSiX−Cu合金膜12aとからなる積層配線が形成さ
れる。
第２図（ａ），（ｂ）は本実施例における積層配線の
深さ方向の相対濃度分布を示すグラフである。ここで
は、Al−Si−Cu合金膜の膜厚は１μｍである。Al−Si−
Cu合金膜中のSi,Cuの濃度は１重量％,0.5重量％であ
る。また、WSiX−Cu合金膜の膜厚は0.2μｍである。WSi
X−Cu合金膜のCuの濃度は0.5重量％である。第２図
（ａ）に示されるように、積層膜形成直後の状態でのCu
の濃度は多少の高低はあるものの積層膜中で概略均一と
みなせる。第２図（ｂ）に示されるように、アニール後
の状態では、Cuの濃度は積層膜中でほぼ均一となる。
深さ方向の相対濃度分布を示すグラフである。ここで
は、Al−Si−Cu合金膜の膜厚は１μｍである。Al−Si−
Cu合金膜中のSi,Cuの濃度は１重量％,0.5重量％であ
る。また、WSiX−Cu合金膜の膜厚は0.2μｍである。WSi
X−Cu合金膜のCuの濃度は0.5重量％である。第２図
（ａ）に示されるように、積層膜形成直後の状態でのCu
の濃度は多少の高低はあるものの積層膜中で概略均一と
みなせる。第２図（ｂ）に示されるように、アニール後
の状態では、Cuの濃度は積層膜中でほぼ均一となる。
第３図（ａ），（ｂ）を用いて、本実施例により形成
された積層配線のエレクトロマイグレーション耐性に関
する説明を行なう。第３図（ｂ）は、エレクトロマイグ
レーション耐性の測定に用いた試料の断面図である。測
定試料は以下のように構成されている。シリコン基板の
上に膜厚0.3μｍのシリコン酸化膜が形成され、この上
に膜厚0.1μｍのWSiX−Cu合金膜が形成される。WSiX−C
u合金膜のCuの濃度はＹ重量％（Ｙ＝０〜５）である。
続いてその上に膜厚1.0μｍのAl−Si−Cu合金膜が形成
される。Al−Si−Cu合金膜中のSi,Cuの濃度は１重量％,
0.5重量％である。この積層膜をエッチング，アニール
して、積層配線が形成される。さらにその上に膜厚0.5
μｍのプラズマCVD法によるシリコン窒化膜が形成され
る。第３図（ａ）は、温度200℃，電流密度２×106A/cm
2の下でのエレクトロマイグレーションにより配線の半
数が断線するMTF（Mean Time of Failure）測定を示し
ている。同図において、縦軸はWSiX膜とAl−Si−Cu合金
膜とからなる積層配線のMTFによりWSiX−Cu合金膜とAl
−Si−Cu合金膜とからなる積層配線のMTFが規格化され
た値である。横軸はWSiX−Cu合金膜のCuの濃度を示して
いる。同図から以下のことが明かとなる。WSiX−Cu合金
膜のCuの濃度が0.06重量％ではほとんど改善されない
が、Cuの濃度が0.1重量％以上となると、エレクトロマ
イグレーション耐性は向上する。
された積層配線のエレクトロマイグレーション耐性に関
する説明を行なう。第３図（ｂ）は、エレクトロマイグ
レーション耐性の測定に用いた試料の断面図である。測
定試料は以下のように構成されている。シリコン基板の
上に膜厚0.3μｍのシリコン酸化膜が形成され、この上
に膜厚0.1μｍのWSiX−Cu合金膜が形成される。WSiX−C
u合金膜のCuの濃度はＹ重量％（Ｙ＝０〜５）である。
続いてその上に膜厚1.0μｍのAl−Si−Cu合金膜が形成
される。Al−Si−Cu合金膜中のSi,Cuの濃度は１重量％,
0.5重量％である。この積層膜をエッチング，アニール
して、積層配線が形成される。さらにその上に膜厚0.5
μｍのプラズマCVD法によるシリコン窒化膜が形成され
る。第３図（ａ）は、温度200℃，電流密度２×106A/cm
2の下でのエレクトロマイグレーションにより配線の半
数が断線するMTF（Mean Time of Failure）測定を示し
ている。同図において、縦軸はWSiX膜とAl−Si−Cu合金
膜とからなる積層配線のMTFによりWSiX−Cu合金膜とAl
−Si−Cu合金膜とからなる積層配線のMTFが規格化され
た値である。横軸はWSiX−Cu合金膜のCuの濃度を示して
いる。同図から以下のことが明かとなる。WSiX−Cu合金
膜のCuの濃度が0.06重量％ではほとんど改善されない
が、Cuの濃度が0.1重量％以上となると、エレクトロマ
イグレーション耐性は向上する。
第４図は本実施例におけるWSiX−Cu合金膜のCuの濃度
に対する積層配線の腐食寿命を示すグラフである。ここ
で、積層配線に腐食が発生するまでの時間（日）は、フ
ォトレジスト膜をマスクにしてシリコン基板上に形成さ
れた積層膜をエッチングした後、大気中に放置したとき
のデータである。この腐食は、Al−Si−Cu合金膜中のAl
とWSiX−Cu合金膜のCuとの間の局部電池効果によるもの
と推測される。同図から以下のことが明かになる。WSiX
−Cu合金膜のCuの濃度が１重量％より大きいと濃度の増
大に伴なって腐食寿命は短かくなる。例えば濃度が1.2
重量％では、24日となる。しかるに、WSiX−Cu合金膜の
Cuの濃度が１重量％以下の場合、200日程度放置しても
腐食の発生はみられない。腐食寿命が24日程度あれば、
製造上問題は無いが、信頼性上は大きな問題となる。こ
の場合には、半導体装置の耐湿性が低下することにな
る。したがって、WSiX−Cu合金膜におけるCuの濃度は１
重量％以下が好ましいことになる。
に対する積層配線の腐食寿命を示すグラフである。ここ
で、積層配線に腐食が発生するまでの時間（日）は、フ
ォトレジスト膜をマスクにしてシリコン基板上に形成さ
れた積層膜をエッチングした後、大気中に放置したとき
のデータである。この腐食は、Al−Si−Cu合金膜中のAl
とWSiX−Cu合金膜のCuとの間の局部電池効果によるもの
と推測される。同図から以下のことが明かになる。WSiX
−Cu合金膜のCuの濃度が１重量％より大きいと濃度の増
大に伴なって腐食寿命は短かくなる。例えば濃度が1.2
重量％では、24日となる。しかるに、WSiX−Cu合金膜の
Cuの濃度が１重量％以下の場合、200日程度放置しても
腐食の発生はみられない。腐食寿命が24日程度あれば、
製造上問題は無いが、信頼性上は大きな問題となる。こ
の場合には、半導体装置の耐湿性が低下することにな
る。したがって、WSiX−Cu合金膜におけるCuの濃度は１
重量％以下が好ましいことになる。
以上説明したように、本実施例では、WSiX−Cu合金膜
におけるCuの濃度が0.1重量％〜１重量％の範囲に設定
されるならば、エレクトロマイグレーション耐性の劣化
は抑制される。なお、このときストレスマイグレーショ
ン耐性は保持される。
におけるCuの濃度が0.1重量％〜１重量％の範囲に設定
されるならば、エレクトロマイグレーション耐性の劣化
は抑制される。なお、このときストレスマイグレーショ
ン耐性は保持される。
本実施例では上層がAl−Si−Cu合金膜であり下層がWS
iX−Cu合金膜からなる積層配線について述べたが、例え
ば上層，中間層，下層がWSiX−Cu合金膜,Al−Si−Cu合
金膜,WSiX−Cu合金膜からなる積層配線においても、本
実施例と同様の効果が得られる。同様に、中間層がWSiX
−Cu合金膜，上層および下層がAl−Si−Cu合金膜という
ようなこれら２種の膜の他の組み合せによる積層配線に
ついても、本実施例と同様の効果が得られることは明ら
かである。
iX−Cu合金膜からなる積層配線について述べたが、例え
ば上層，中間層，下層がWSiX−Cu合金膜,Al−Si−Cu合
金膜,WSiX−Cu合金膜からなる積層配線においても、本
実施例と同様の効果が得られる。同様に、中間層がWSiX
−Cu合金膜，上層および下層がAl−Si−Cu合金膜という
ようなこれら２種の膜の他の組み合せによる積層配線に
ついても、本実施例と同様の効果が得られることは明ら
かである。
なお、本実施例はWSiX−Cu合金膜について述べたが、
数値限定の具体的な値は別として、Al−Si−Cu合金膜と
高融点金属シリサイド系膜との積層膜からなる配線の高
融点金属シリサイド系膜として、モリブデンシリサイド
系膜，タンタルシリサイド系膜，あるいはチタンシリサ
イド系膜が用いらる場合にも、これらにCuを添加するこ
とにより、ストレスマイグレーション耐性は保持しつ
つ、エレクトロマイグレーション耐性の劣化は抑制され
る。
数値限定の具体的な値は別として、Al−Si−Cu合金膜と
高融点金属シリサイド系膜との積層膜からなる配線の高
融点金属シリサイド系膜として、モリブデンシリサイド
系膜，タンタルシリサイド系膜，あるいはチタンシリサ
イド系膜が用いらる場合にも、これらにCuを添加するこ
とにより、ストレスマイグレーション耐性は保持しつ
つ、エレクトロマイグレーション耐性の劣化は抑制され
る。
第５図（ａ）〜（ｄ）は、本発明の第２の実施例を説
明するための工程順の断面図である。本実施例は、高融
点金属シリサイド膜中に予じめ添加するCuの濃度をAl−
Si−Cu合金膜中のCu濃度より高めておき、Cuの拡散が高
融点金属シリサイド膜側からAl−Si−Cu合金膜側に生じ
るようにする方法の極端な例である。すなわち本実施例
では、Al−Si合金膜とCuを添加した高融点金属シリサイ
ド膜との積層膜をアニールすることにより、Al−Si合金
膜をAl−Si−Cu合金膜に変換する。
明するための工程順の断面図である。本実施例は、高融
点金属シリサイド膜中に予じめ添加するCuの濃度をAl−
Si−Cu合金膜中のCu濃度より高めておき、Cuの拡散が高
融点金属シリサイド膜側からAl−Si−Cu合金膜側に生じ
るようにする方法の極端な例である。すなわち本実施例
では、Al−Si合金膜とCuを添加した高融点金属シリサイ
ド膜との積層膜をアニールすることにより、Al−Si合金
膜をAl−Si−Cu合金膜に変換する。
まず、第５図（ａ）に示すように、半導体素子（図示
せず）が形成されたシリコン基板20の表面にシリコン酸
化膜21を設け、半導体素子の所要部分に至るコンタクト
ホールがシリコン酸化膜21に開口される。次に、WSi
X（Ｘ＝2.5〜3.0）にCuを0.9重量％添加したWSiX−Cu合
金膜22が、スパッタリング法を用いて0.2μｍの膜厚で
全面に堆積される。
せず）が形成されたシリコン基板20の表面にシリコン酸
化膜21を設け、半導体素子の所要部分に至るコンタクト
ホールがシリコン酸化膜21に開口される。次に、WSi
X（Ｘ＝2.5〜3.0）にCuを0.9重量％添加したWSiX−Cu合
金膜22が、スパッタリング法を用いて0.2μｍの膜厚で
全面に堆積される。
次に、第５図（ｂ）に示すように、Al−Si合金膜24が
スパッタリング法により堆積される。これの膜厚は１μ
ｍである。Al−Si合金膜24中のSiの濃度は１重量％であ
る。
スパッタリング法により堆積される。これの膜厚は１μ
ｍである。Al−Si合金膜24中のSiの濃度は１重量％であ
る。
次に、第５図（ｃ）に示すように、配線と同一形状を
有するフォトレジスト膜（図示せず）をマスクにして、
Al−Si合金膜24およびWSiX−Cu合金膜22を順次エッチン
グし、配線と同一形状を有しAl−Si合金膜24aおよびWSi
X−Cu合金膜22aからなる積層膜が形成される。このエッ
チングは、Cl2＋BCl3（CF4を添加してもよい）からなる
混合ガスを用いたRIE法である。
有するフォトレジスト膜（図示せず）をマスクにして、
Al−Si合金膜24およびWSiX−Cu合金膜22を順次エッチン
グし、配線と同一形状を有しAl−Si合金膜24aおよびWSi
X−Cu合金膜22aからなる積層膜が形成される。このエッ
チングは、Cl2＋BCl3（CF4を添加してもよい）からなる
混合ガスを用いたRIE法である。
次に、第５図（ｄ）に示すように、フォトレジスト膜
を剥離した後、450℃のH2＋N2雰囲気中で30分間のアニ
ールを行なう。この熱処理により、WSiX−Cu合金膜22a
からCuが拡散されてAl−Si合金膜24aはAl−Si−Cu合金
膜23aとなり、Al−Si−Cu合金膜23aとWSiX−Cu合金膜22
aとからなる積層配線が形成される。なお、Al−Si合金
膜24aから変換されたAl−Si−Cu合金膜23aのCu濃度は、
0.12重量％〜0.15重量％となった。
を剥離した後、450℃のH2＋N2雰囲気中で30分間のアニ
ールを行なう。この熱処理により、WSiX−Cu合金膜22a
からCuが拡散されてAl−Si合金膜24aはAl−Si−Cu合金
膜23aとなり、Al−Si−Cu合金膜23aとWSiX−Cu合金膜22
aとからなる積層配線が形成される。なお、Al−Si合金
膜24aから変換されたAl−Si−Cu合金膜23aのCu濃度は、
0.12重量％〜0.15重量％となった。
本実施例において、第１の実施例と同様に、ストレス
マイグレーション耐性が保持され、かつ、エレクトロマ
イグレーション耐性の劣化は抑制される。
マイグレーション耐性が保持され、かつ、エレクトロマ
イグレーション耐性の劣化は抑制される。
以上説明したように本発明の半導体装置は、Al−Si−
Cu合金膜と高融点金属シリサイド膜との積層膜から形成
された半導体装置の配線において、高融点金属シリサイ
ド膜に銅が添加されることにより、ストレスマイグレー
ション耐性を保持しながらエレクトロマイグレーション
耐性の劣化を抑制することができる。
Cu合金膜と高融点金属シリサイド膜との積層膜から形成
された半導体装置の配線において、高融点金属シリサイ
ド膜に銅が添加されることにより、ストレスマイグレー
ション耐性を保持しながらエレクトロマイグレーション
耐性の劣化を抑制することができる。
また、本発明の半導体装置の製造方法は、Al−Si−Cu
合金膜と高融点金属シリサイド膜との積層膜から形成さ
れた半導体装置の配線の製造方法において、予じめ高融
点金属シリサイド膜に銅を添加しておくことにより、配
線形成時のアニール工程におけるAl−Si−Cu合金膜から
高融点金属シリサイド膜への銅の拡散が抑制される。こ
れによりストレスマイグレーション耐性，およびエレク
トロマイグレーション耐性に優れた半導体装置の配線を
形成することが可能となる。
合金膜と高融点金属シリサイド膜との積層膜から形成さ
れた半導体装置の配線の製造方法において、予じめ高融
点金属シリサイド膜に銅を添加しておくことにより、配
線形成時のアニール工程におけるAl−Si−Cu合金膜から
高融点金属シリサイド膜への銅の拡散が抑制される。こ
れによりストレスマイグレーション耐性，およびエレク
トロマイグレーション耐性に優れた半導体装置の配線を
形成することが可能となる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の製造方
法を説明するための工程順の断面図、第２図（ａ），
（ｂ）は本発明の第１の実施例の効果を説明するための
本実施例による配線の深さ方向の濃度分布を示すグラ
フ、第３図（ａ）は本発明の第１の実施例の効果を説明
するための本実施例による配線の銅の濃度に対する配線
のエレクトロマイグレーション耐性を示すグラフ、第３
図（ｂ）は第３図（ａ）の測定に用いた試料の断面図、
第４図は本発明の第１の実施例の効果を説明するための
本実施例による配線の銅の濃度に対する配線の腐食寿命
を示すグラフ、第５図（ａ）〜（ｄ）は本発明の第２の
実施例を説明するための工程順の断面図、第６図
（ａ），（ｂ）は従来の技術の問題点を明かにするため
の従来のAl−Si−Cu合金膜と高融点金属シリサイド膜と
の積層膜から形成された配線の深さ方向の濃度分布を示
すグラフである。 10,20……シリコン基板、11,21……シリコン酸化膜、1
2,12a,22,22a……タングステンシリサイド−Cu合金膜、
13,13a,23,23a……Al−Si−Cu合金膜、24,24a……Al−S
i合金膜。
法を説明するための工程順の断面図、第２図（ａ），
（ｂ）は本発明の第１の実施例の効果を説明するための
本実施例による配線の深さ方向の濃度分布を示すグラ
フ、第３図（ａ）は本発明の第１の実施例の効果を説明
するための本実施例による配線の銅の濃度に対する配線
のエレクトロマイグレーション耐性を示すグラフ、第３
図（ｂ）は第３図（ａ）の測定に用いた試料の断面図、
第４図は本発明の第１の実施例の効果を説明するための
本実施例による配線の銅の濃度に対する配線の腐食寿命
を示すグラフ、第５図（ａ）〜（ｄ）は本発明の第２の
実施例を説明するための工程順の断面図、第６図
（ａ），（ｂ）は従来の技術の問題点を明かにするため
の従来のAl−Si−Cu合金膜と高融点金属シリサイド膜と
の積層膜から形成された配線の深さ方向の濃度分布を示
すグラフである。 10,20……シリコン基板、11,21……シリコン酸化膜、1
2,12a,22,22a……タングステンシリサイド−Cu合金膜、
13,13a,23,23a……Al−Si−Cu合金膜、24,24a……Al−S
i合金膜。
Claims (6)
- 【請求項１】所定の半導体素子が半導体基板に形成さ
れ、前記半導体基板表面に設けられた絶縁膜に前記半導
体素子の所定部分に達するコンタクトホールが設けら
れ、アルミニウム−シリコン−銅合金膜と高融点金属シ
リサイド−銅合金膜とから形成された積層膜からなる積
層配線を有することを特徴とする半導体装置。 - 【請求項２】前記高融点金属シリサイド−銅合金膜がタ
ングステンシリサイド−銅合金膜であり、 前記タングステンシリサイド−銅合金膜の銅の濃度が0.
1重量％〜１重量％であることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】所定の半導体素子が半導体基板に形成さ
れ、前記半導体基板表面に設けられた絶縁膜に前記半導
体素子の所定部分に達するコンタクトホールが設けら
れ、アルミニウム−シリコン−銅合金膜と高融点金属シ
リサイド−銅合金膜とから形成された積層膜からなる積
層配線を有する半導体装置の製造方法であって、 前記コンタクトホールを設けた後、前記アルミニウム−
シリコン−銅合金膜，および高融点金属シリサイド−銅
合金膜からなる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマスク
にして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることによ
り、前記積層膜よりなる前記積層配線を形成する工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項４】前記高融点金属シリサイド−銅合金膜がタ
ングステンシリサイド−銅合金膜であり、 前記タングステンシリサイド−銅合金膜の銅の濃度が0.
1重量％〜１重量％であることを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】前記高融点金属シリサイド−銅合金膜の銅
の濃度が、前記アルミニウム−シリコン−銅合金膜の銅
の濃度より高い濃度であることを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項６】前記高融点金属シリサイド−銅合金膜がタ
ングステンシリサイド−銅合金膜であり、 前記タングステンシリサイド−銅合金膜の銅の濃度が0.
1重量％〜１重量％であることを特徴とする請求項５記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30221890A JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-292729 | 1989-11-09 | ||
| JP29272989 | 1989-11-09 | ||
| JP30221890A JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218632A JPH03218632A (ja) | 1991-09-26 |
| JP2658556B2 true JP2658556B2 (ja) | 1997-09-30 |
Family
ID=26559114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30221890A Expired - Lifetime JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658556B2 (ja) |
-
1990
- 1990-11-07 JP JP30221890A patent/JP2658556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03218632A (ja) | 1991-09-26 |
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