JPH03218632A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03218632A JPH03218632A JP30221890A JP30221890A JPH03218632A JP H03218632 A JPH03218632 A JP H03218632A JP 30221890 A JP30221890 A JP 30221890A JP 30221890 A JP30221890 A JP 30221890A JP H03218632 A JPH03218632 A JP H03218632A
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関し、特にＡ
Ｉ−Ｓｉ−Ｃｕ合金膜と高融点金属シリサイド膜との積
層膜からなる半導体装置の配線およびその製造方法に関
する。
Ｉ−Ｓｉ−Ｃｕ合金膜と高融点金属シリサイド膜との積
層膜からなる半導体装置の配線およびその製造方法に関
する。
ＡＩ系合金膜は、半導体装置の配線材料として古くから
広く用いられている。古くは、Ａ１膜のみが用いられて
いた。拡散層の深さが浅くなるに従って、いわゆるアロ
イスパイクに対処するため、Ａｌ−Ｓｉ合金膜が用いら
れるようになった。半導体装置の微細化とともに、まず
、配線に対する電流密度が増大し、エレクトロマイグレ
ーションが、信頼性上の重要な問題となってきた。この
現象は、Ｓｉ析出，マイクロボイドの成長等を伴ない、
Ａ１−Ｓｉ合金膜では対処できなかった。このため、Ａ
Ｉ−Ｓｉ−Ｃｕ合金膜が用いられるようになった。この
合金膜を用いると、グレインバウンダリーにＣｕＡｌ２
が析出し、このＣｕＡ１。が電流によるアルミニウムの
質量輸送を阻止する。半導体装置の微細化により配線幅
がグレイン号イズ程度になるに伴ない、 ストレスマイ
グレーションが顕在化してき た。 ＡＩ−Ｓｉ−Ｃｕ
合金膜は ストレスマイグレーション に対して無力
であることから、ＡＩ −Ｓ ｉ−Ｃｕ合金膜と高融点
金属シリサイド膜との積層膜が用いられるようになった
。
広く用いられている。古くは、Ａ１膜のみが用いられて
いた。拡散層の深さが浅くなるに従って、いわゆるアロ
イスパイクに対処するため、Ａｌ−Ｓｉ合金膜が用いら
れるようになった。半導体装置の微細化とともに、まず
、配線に対する電流密度が増大し、エレクトロマイグレ
ーションが、信頼性上の重要な問題となってきた。この
現象は、Ｓｉ析出，マイクロボイドの成長等を伴ない、
Ａ１−Ｓｉ合金膜では対処できなかった。このため、Ａ
Ｉ−Ｓｉ−Ｃｕ合金膜が用いられるようになった。この
合金膜を用いると、グレインバウンダリーにＣｕＡｌ２
が析出し、このＣｕＡ１。が電流によるアルミニウムの
質量輸送を阻止する。半導体装置の微細化により配線幅
がグレイン号イズ程度になるに伴ない、 ストレスマイ
グレーションが顕在化してき た。 ＡＩ−Ｓｉ−Ｃｕ
合金膜は ストレスマイグレーション に対して無力
であることから、ＡＩ −Ｓ ｉ−Ｃｕ合金膜と高融点
金属シリサイド膜との積層膜が用いられるようになった
。
上述のＡＩ−Ｓｉ−Ｃｕ合金膜と高融点金属シリサイド
膜との積層膜は ストレスマイグレーションに対しは確
に有効である。しかるに、この積層膜はエレクトロマイ
グレーションに対してはＡＩ−Ｓｉ−Ｃｕ合金膜より劣
っている。そのことは、アイイーイーイー主催の！９８
８ プイ エル エス アイ マルチレベル インター
コネクション カンファレンス 予稿集４７７−４８３
ページにおいて、ティー・フジイ等らによりＭｏｓｔ，
ＴｉＮ，あるいはＴｉＷ膜等とＡＩ−Ｓｉ−Ｃｕ合金膜
との積層膜におけるエレケトロマイグレーションに関す
る現象論として報告されている。この報告では、シリコ
ンの振舞を重点にして解析が行なわれている。
膜との積層膜は ストレスマイグレーションに対しは確
に有効である。しかるに、この積層膜はエレクトロマイ
グレーションに対してはＡＩ−Ｓｉ−Ｃｕ合金膜より劣
っている。そのことは、アイイーイーイー主催の！９８
８ プイ エル エス アイ マルチレベル インター
コネクション カンファレンス 予稿集４７７−４８３
ページにおいて、ティー・フジイ等らによりＭｏｓｔ，
ＴｉＮ，あるいはＴｉＷ膜等とＡＩ−Ｓｉ−Ｃｕ合金膜
との積層膜におけるエレケトロマイグレーションに関す
る現象論として報告されている。この報告では、シリコ
ンの振舞を重点にして解析が行なわれている。
上述の報告とは異なった観点から、本発明者はこの現象
の原因追究を行なった。
の原因追究を行なった。
シリコン基板上にシリコン酸化膜を形成した後、膜厚０
．２μｍのＷＳｉＸ膜（Ｘ＝２．５〜３．０）を堆積し
、更に膜厚１．０μｍのＡＩ−１％Ｓｉ−０．５％Ｃｕ
膜を堆積する（なお、％は重量ｔ％である）。ＳｒＭＳ
測定による積層膜形成直後の状態での深さ方向の相対濃
度分布を第６図（ａ）に示す。更に、４５０℃＋ Ｈ２
＋Ｎ２雰囲気中で３０分間のアニールを行なう。ＳＩ
ＭＳ測定によるアニール後の状態での深さ方向の相対濃
度分布を第６図（ｂ）に示す。測定試料のエッチングビ
ームは酸素を用いた。縦軸はレフ１ランスとして用いた
酸素のカウント数／秒と各個のイオンのカウント数／秒
との比を示してある。ここでは、各個イオンとレファラ
ンスとの相対的な変化が重要である。ここでＣｕに着目
する。Ｃｕは積層膜形成直後の状態ではＡＩ−Ｓｉ−Ｃ
ｕ膜中にのみ存在する。しかるに、アニールを行なうと
、ＡＩ−Ｓｉ −Ｃｕ膜中およびＷ Ｓ ｉ ｘ膜中に
Ｃｕがほぼ均一に分布することになる。これは、Ｃｕが
ＡＩ−Ｓｉ−Ｃｕ膜からＷ Ｓ ｉ ｘ膜へ拡散するこ
とにより生じる。拡散するＣｕは、ＡＩ−Ｓｉ−Ｃｕ
膜の グレイン 中のものよ り グレイン バウンダ
リー中のＣ ｕ Ａ ｌ ２のものが支配的であると考
察される。このため、アニールを行なことにより グレ
インバウンダリー中のＣ ｕ Ａ ｌ ２
の濃度がイ氏下し、 エレクトロマイグレーションにお
けるＡＩの質量輸送阻止能が低下すると考えられる。
．２μｍのＷＳｉＸ膜（Ｘ＝２．５〜３．０）を堆積し
、更に膜厚１．０μｍのＡＩ−１％Ｓｉ−０．５％Ｃｕ
膜を堆積する（なお、％は重量ｔ％である）。ＳｒＭＳ
測定による積層膜形成直後の状態での深さ方向の相対濃
度分布を第６図（ａ）に示す。更に、４５０℃＋ Ｈ２
＋Ｎ２雰囲気中で３０分間のアニールを行なう。ＳＩ
ＭＳ測定によるアニール後の状態での深さ方向の相対濃
度分布を第６図（ｂ）に示す。測定試料のエッチングビ
ームは酸素を用いた。縦軸はレフ１ランスとして用いた
酸素のカウント数／秒と各個のイオンのカウント数／秒
との比を示してある。ここでは、各個イオンとレファラ
ンスとの相対的な変化が重要である。ここでＣｕに着目
する。Ｃｕは積層膜形成直後の状態ではＡＩ−Ｓｉ−Ｃ
ｕ膜中にのみ存在する。しかるに、アニールを行なうと
、ＡＩ−Ｓｉ −Ｃｕ膜中およびＷ Ｓ ｉ ｘ膜中に
Ｃｕがほぼ均一に分布することになる。これは、Ｃｕが
ＡＩ−Ｓｉ−Ｃｕ膜からＷ Ｓ ｉ ｘ膜へ拡散するこ
とにより生じる。拡散するＣｕは、ＡＩ−Ｓｉ−Ｃｕ
膜の グレイン 中のものよ り グレイン バウンダ
リー中のＣ ｕ Ａ ｌ ２のものが支配的であると考
察される。このため、アニールを行なことにより グレ
インバウンダリー中のＣ ｕ Ａ ｌ ２
の濃度がイ氏下し、 エレクトロマイグレーションにお
けるＡＩの質量輸送阻止能が低下すると考えられる。
上述の事象に基すきＮＡＩ−Ｓｉ−Ｃｕ合金膜と高融点
金属シリサイド膜との積層膜のエレクトロマイグレーシ
ョン耐性の低下を抑える半導体装置として、本発明の半
導体装置は、高融点金属シリサイド膜の代りに高融点金
属シリサイド−銅合金膜を用いた積層膜が配線として用
いられている。
金属シリサイド膜との積層膜のエレクトロマイグレーシ
ョン耐性の低下を抑える半導体装置として、本発明の半
導体装置は、高融点金属シリサイド膜の代りに高融点金
属シリサイド−銅合金膜を用いた積層膜が配線として用
いられている。
本発明の半導体装置の製造方法は、Ａｌｓｉ−Ｃｕ合金
膜と高融点金属シリサイド−銅合金膜とから形成された
積屑膜からなる配線の製造方法において、以下の方法を
とる。
膜と高融点金属シリサイド−銅合金膜とから形成された
積屑膜からなる配線の製造方法において、以下の方法を
とる。
第１の方法としては高融点金属シリサイド膜中に予じめ
Ｃｕを添加しておく方法であり、以下のように構成され
る。
Ｃｕを添加しておく方法であり、以下のように構成され
る。
所定の半導体素子が半導体基板に形成され、前記半導体
基板表面に設けられた絶縁膜に前記半導体素子の所定部
分に達するコンタクトホールが設けられ、アルミニウム
−７リコンー銅合金膜と高融点金属シリサイド系膜とか
らなる積層膜からなる積層配線を有する半導体装置の製
造方法において、 前記コンタクトホールを設けた後、前記アルミニウム−
シリコン−銅合金膜，および高融点金属シリサイド−銅
合金膜からのる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマスク
にして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることによ
り、前記積層膜よりなる前記積層配線を形成する工程を
有している。
基板表面に設けられた絶縁膜に前記半導体素子の所定部
分に達するコンタクトホールが設けられ、アルミニウム
−７リコンー銅合金膜と高融点金属シリサイド系膜とか
らなる積層膜からなる積層配線を有する半導体装置の製
造方法において、 前記コンタクトホールを設けた後、前記アルミニウム−
シリコン−銅合金膜，および高融点金属シリサイド−銅
合金膜からのる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマスク
にして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることによ
り、前記積層膜よりなる前記積層配線を形成する工程を
有している。
第２の方法としては、第１の方法において高融点金属シ
リサイド膜中に予じめ添加するＣｕの濃度をＡＩ−Ｓｉ
−Ｃｕ合金膜中のＣ ｕ ｔ３度より高めておき、Ｃｕ
の拡散が高融点金属シリサイド膜側からＡＩ−Ｓｉ−Ｃ
ｕ合金膜側に生じるようにする。
リサイド膜中に予じめ添加するＣｕの濃度をＡＩ−Ｓｉ
−Ｃｕ合金膜中のＣ ｕ ｔ３度より高めておき、Ｃｕ
の拡散が高融点金属シリサイド膜側からＡＩ−Ｓｉ−Ｃ
ｕ合金膜側に生じるようにする。
この場合の極端の例として、ＡＩ−Ｓｉ合金膜とＣｕを
添加した高融点金属シリサイド膜との積層膜をａｎｎｅ
ａ ｌすることにより、ＡＩ−Ｓｉ合金膜をＡＩ−Ｓｉ
−Ｃｕ合金膜に変換する方法がある。
添加した高融点金属シリサイド膜との積層膜をａｎｎｅ
ａ ｌすることにより、ＡＩ−Ｓｉ合金膜をＡＩ−Ｓｉ
−Ｃｕ合金膜に変換する方法がある。
なお、ＡＩ−Ｓｉ−Ｃｕ合金膜中のＣｕ濃度を予じめ高
めておく方法も考えられるが、この方法は、Ｃｕの濃度
が高くなることによりＡＩ−Ｓｉ−Ｃｕ合金膜のエッチ
ングに支障を来たすため、除外した。
めておく方法も考えられるが、この方法は、Ｃｕの濃度
が高くなることによりＡＩ−Ｓｉ−Ｃｕ合金膜のエッチ
ングに支障を来たすため、除外した。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は、本発明の第１の実施例を説明
するための工程順の断面図である。
するための工程順の断面図である。
まず、第１図（ａ）に示すように、半導体素子（図示せ
ず）が形成されたシリコン基板１０の表面にシリコン酸
化膜１１を設け、半導体素子の所要部分に至るコンタク
トホールがシリコン酸化膜１１に開口される。次に、Ｗ
Ｓ ｉｘ （Ｘ＝２．５〜３．０）にＣｕを０．１重
量％〜１重量％添加したＷ Ｓ ｉ ｘ Ｃ ｕ合金
膜１２が、スバ、ソタリング法を用いて２０〜２００ｎ
ｍの膜厚で全面に堆積される。
ず）が形成されたシリコン基板１０の表面にシリコン酸
化膜１１を設け、半導体素子の所要部分に至るコンタク
トホールがシリコン酸化膜１１に開口される。次に、Ｗ
Ｓ ｉｘ （Ｘ＝２．５〜３．０）にＣｕを０．１重
量％〜１重量％添加したＷ Ｓ ｉ ｘ Ｃ ｕ合金
膜１２が、スバ、ソタリング法を用いて２０〜２００ｎ
ｍの膜厚で全面に堆積される。
次に、第１図（ｂ）に示すように、ＡＩ−Ｓｉ−Ｃｕ合
金膜１３がスパッタリング法により堆積される。これの
膜厚は０．３〜２．０μｍである。Ａｌ−Ｓｉ−Ｃｕ合
金膜１３中のＳｉの１度は１重量％，Ｃｕの濃度は０．
３重量％〜１重量％である。
金膜１３がスパッタリング法により堆積される。これの
膜厚は０．３〜２．０μｍである。Ａｌ−Ｓｉ−Ｃｕ合
金膜１３中のＳｉの１度は１重量％，Ｃｕの濃度は０．
３重量％〜１重量％である。
次に、第１図（Ｃ）に示すように、配線と同一形状を有
するフォトレジスト膜（図示せず）をマスクにして、Ａ
Ｉ−Ｓｉ−Ｃｕ合金膜１３およびＷＳｉｘ Ｃｕ合金
膜１２を順次エッチングし、配線と同一形状を膏する積
層膜が形成される。このエッチングは、Ｃｌ２＋ＢＧ１
Ｇ （ＣＦ４を添加してもよい）からなる混合ガスを
用いたＲＩＥ法である。続いて、フォトレジスト膜が剥
離された後、Ｈ２ ＋Ｎ２雰囲気中で３０分間のアニー
ルを行なう。これにより、ＡＩ−Ｓｉ−Ｃｕ合金膜１３
ａとＷＳｉｘ Ｃｕ合金膜１２ａとからなる積層配線
が形成される。
するフォトレジスト膜（図示せず）をマスクにして、Ａ
Ｉ−Ｓｉ−Ｃｕ合金膜１３およびＷＳｉｘ Ｃｕ合金
膜１２を順次エッチングし、配線と同一形状を膏する積
層膜が形成される。このエッチングは、Ｃｌ２＋ＢＧ１
Ｇ （ＣＦ４を添加してもよい）からなる混合ガスを
用いたＲＩＥ法である。続いて、フォトレジスト膜が剥
離された後、Ｈ２ ＋Ｎ２雰囲気中で３０分間のアニー
ルを行なう。これにより、ＡＩ−Ｓｉ−Ｃｕ合金膜１３
ａとＷＳｉｘ Ｃｕ合金膜１２ａとからなる積層配線
が形成される。
第２図（ａ），（ｂ）は本実施例における積層配線の深
さ方向の相対１度分布を示すグラフである。ここでは、
Ａ Ｉ Ｓ ｉＣ ｕ合金膜の膜厚は１μｍである。
さ方向の相対１度分布を示すグラフである。ここでは、
Ａ Ｉ Ｓ ｉＣ ｕ合金膜の膜厚は１μｍである。
ＡＩ−Ｓｉ−Ｃｕ合金膜中のＳｉ，Ｃｕの濃度は１重量
％，０．５重量％である。
％，０．５重量％である。
また、ＷＳｉｘ−Ｃｕ合金膜の膜厚は０．２μｍである
。ＷＳｉｘ Ｃｕ合金膜のＣｕの濃度は０５重量％で
ある。第２図（ａ）に示されるように、積層膜形成直後
の状態でのＣｕの濃度は多少の高低はあるものの積層膜
中で概略均一とみなせる。第２図（ｂ）に示されるよう
に、アニール後の状態では、Ｃｕの濃度は積層膜中でほ
ぼ均一となる。
。ＷＳｉｘ Ｃｕ合金膜のＣｕの濃度は０５重量％で
ある。第２図（ａ）に示されるように、積層膜形成直後
の状態でのＣｕの濃度は多少の高低はあるものの積層膜
中で概略均一とみなせる。第２図（ｂ）に示されるよう
に、アニール後の状態では、Ｃｕの濃度は積層膜中でほ
ぼ均一となる。
第３図（ａ），（ｂ）を用いて、本実施例により形成さ
れた積層配線の エレクトロマイグレーション耐性に関
する説明を行なう。第３図（ｂ）はエレクトロマイグレ
ーション耐性の測定に用いた試料の断面図である。測定
試料は以下のように構成されている。シリコン基板の上
に膜厚０．３μｍのシリコン酸化膜が形成され、コノ上
に膜厚０．１μｍのＷＳｉｘ Ｃｕ合金膜が形成され
る。ＷＳｉｘ Ｃｕ合金膜のＣＵの濃度はＹ重量％（
Ｙ＝０〜５）である。続いてその上に膜厚１．Ｏμｍの
Ａｌ−Ｓｉ−Ｃｕ合金膜が形成される。ＡＩ−Ｓｔ−Ｃ
ｕ合金膜中のＳ１＋Ｃｕの濃度は１重量％，０．５重量
％である。この積層膜をエッチング，アニールして、積
履配線が形成される。さらにその上に膜厚０． ５μｍ
のプラズマＣＶＤ法によるシリコン窒化膜が形成される
。第３図（ａ）は、温度２００℃，電流密度２ Ｘ
１ ０ ’ Ａ ／ ｃ ｍ ２ の下での エレ
クトロマイグレーションにより配線の半数が断線するＭ
Ｔ Ｆ （ ＭｅａｎＴｉｍｅ ｏｆ Ｆａｉｌｕｒ
ｅ ）測定を示している。同図において、縦軸はＷ Ｓ
ｉ ｘ膜とＡＩ−Ｓｔ−Ｃｕ合金膜とからなる積層配
線のＭＴＦによりＷＳｉｘ−Ｃｕ合金膜とＡｌ−Ｓｉ−
Ｃｕ合金膜とからなる積層配線のＭＴＦが規格化された
値である。横軸はＷＳｉｘ Ｃｕ合金膜のＣｕの濃度
を示している。同図から以下のことが明かとなる。Ｗ
Ｓ ｉ ｘ−Ｃｕ合金膜のＣｕの濃度が０．０６重量％
ではほとんど改善されないが、Ｃｕの濃度が０． １
重量％以上となると、エレクトマイグレーション耐性は
向上する。
れた積層配線の エレクトロマイグレーション耐性に関
する説明を行なう。第３図（ｂ）はエレクトロマイグレ
ーション耐性の測定に用いた試料の断面図である。測定
試料は以下のように構成されている。シリコン基板の上
に膜厚０．３μｍのシリコン酸化膜が形成され、コノ上
に膜厚０．１μｍのＷＳｉｘ Ｃｕ合金膜が形成され
る。ＷＳｉｘ Ｃｕ合金膜のＣＵの濃度はＹ重量％（
Ｙ＝０〜５）である。続いてその上に膜厚１．Ｏμｍの
Ａｌ−Ｓｉ−Ｃｕ合金膜が形成される。ＡＩ−Ｓｔ−Ｃ
ｕ合金膜中のＳ１＋Ｃｕの濃度は１重量％，０．５重量
％である。この積層膜をエッチング，アニールして、積
履配線が形成される。さらにその上に膜厚０． ５μｍ
のプラズマＣＶＤ法によるシリコン窒化膜が形成される
。第３図（ａ）は、温度２００℃，電流密度２ Ｘ
１ ０ ’ Ａ ／ ｃ ｍ ２ の下での エレ
クトロマイグレーションにより配線の半数が断線するＭ
Ｔ Ｆ （ ＭｅａｎＴｉｍｅ ｏｆ Ｆａｉｌｕｒ
ｅ ）測定を示している。同図において、縦軸はＷ Ｓ
ｉ ｘ膜とＡＩ−Ｓｔ−Ｃｕ合金膜とからなる積層配
線のＭＴＦによりＷＳｉｘ−Ｃｕ合金膜とＡｌ−Ｓｉ−
Ｃｕ合金膜とからなる積層配線のＭＴＦが規格化された
値である。横軸はＷＳｉｘ Ｃｕ合金膜のＣｕの濃度
を示している。同図から以下のことが明かとなる。Ｗ
Ｓ ｉ ｘ−Ｃｕ合金膜のＣｕの濃度が０．０６重量％
ではほとんど改善されないが、Ｃｕの濃度が０． １
重量％以上となると、エレクトマイグレーション耐性は
向上する。
第４図は本実施例におけるｗｓｉｘ−Ｃｕ合金膜のＣｕ
の１度に対する積層配線の腐食寿命を示すグラフである
。ここて、積層配線に腐食が発生するまでの時間（日）
は、フォトレジスト膜をマスクにしてシリコン基板上に
形成された積層膜をエッチングした後、大気中に放置し
たときのデータである。この腐食はＮ Ａ Ｉ Ｓ
Ｉ Ｃ ｕ合金膜中のＡＩとＷＳｉｘ −Ｃｕ合金膜
のＣｕとの間の局部電池効果によるものと推測される。
の１度に対する積層配線の腐食寿命を示すグラフである
。ここて、積層配線に腐食が発生するまでの時間（日）
は、フォトレジスト膜をマスクにしてシリコン基板上に
形成された積層膜をエッチングした後、大気中に放置し
たときのデータである。この腐食はＮ Ａ Ｉ Ｓ
Ｉ Ｃ ｕ合金膜中のＡＩとＷＳｉｘ −Ｃｕ合金膜
のＣｕとの間の局部電池効果によるものと推測される。
同図から以下のことが明かになる。ＷＳｉｘ Ｃｕ合
金膜のＣｕの濃度が１重量％より大きと濃度の増大に伴
なって腐食寿命は短かくなる。例えば濃度が１．２重量
％では、２４日となる。しかるに、ＷＳ ｉ，＜ −Ｃ
ｕ合金膜のＣｕの濃度が１重量％以下の場合、２００日
程度放置しても腐食の発生はみられない。腐食寿命が２
４日程度あれば、製造上問題は無いが、信頼性上は大き
な問題となる。この場合には、半導体装置の耐湿性が低
下することになる。したがって、Ｗ Ｓ ｔ ｘ Ｃ
ｕ合金膜におけるＣｕの濃度は１重量％以下が好まし
いことになる。
金膜のＣｕの濃度が１重量％より大きと濃度の増大に伴
なって腐食寿命は短かくなる。例えば濃度が１．２重量
％では、２４日となる。しかるに、ＷＳ ｉ，＜ −Ｃ
ｕ合金膜のＣｕの濃度が１重量％以下の場合、２００日
程度放置しても腐食の発生はみられない。腐食寿命が２
４日程度あれば、製造上問題は無いが、信頼性上は大き
な問題となる。この場合には、半導体装置の耐湿性が低
下することになる。したがって、Ｗ Ｓ ｔ ｘ Ｃ
ｕ合金膜におけるＣｕの濃度は１重量％以下が好まし
いことになる。
以上説明したように、本実施例では、ＷＳｉＸ−Ｃｕ合
金膜におけるＣｕの濃度が０．１重量％〜１重量％の範
囲に設定されるならば、エレクトロマイグレーション耐
性の劣化は抑制される。なお、このときストレスマイグ
レーション耐性は保持される。
金膜におけるＣｕの濃度が０．１重量％〜１重量％の範
囲に設定されるならば、エレクトロマイグレーション耐
性の劣化は抑制される。なお、このときストレスマイグ
レーション耐性は保持される。
本実施例では上層がＡｌ−Ｓｉ −Ｃｕ合金膜であり下
層がＷＳｉｘ Ｃｕ合金膜からなる積層配線について
述べたが、例えば上層，中間層，下層がＷＳｉｘ Ｃ
ｕ合金膜，Ａｌ−Ｓｉ−Ｃｕ合金膜，ＷＳｉｘ Ｃｕ合
金膜からなる積層配線においても、本実施例と同様の効
果が得られる。同様に、中間層がＷＳｉＸ−Ｃｕ合金膜
，上層および下層がＡＩ−Ｓｉ−Ｃｕ合金膜というよう
なこれら２種の膜の他の組み合せによる積層配線につい
ても、本実施例と同様の効果が得られることは明らかで
ある。
層がＷＳｉｘ Ｃｕ合金膜からなる積層配線について
述べたが、例えば上層，中間層，下層がＷＳｉｘ Ｃ
ｕ合金膜，Ａｌ−Ｓｉ−Ｃｕ合金膜，ＷＳｉｘ Ｃｕ合
金膜からなる積層配線においても、本実施例と同様の効
果が得られる。同様に、中間層がＷＳｉＸ−Ｃｕ合金膜
，上層および下層がＡＩ−Ｓｉ−Ｃｕ合金膜というよう
なこれら２種の膜の他の組み合せによる積層配線につい
ても、本実施例と同様の効果が得られることは明らかで
ある。
なお、本実施例はＷＳｉｘ −Ｃｕ合金膜について述べ
たが、数値限定の具体的な値は別として、ＡＩ−Ｓｉ−
Ｃｕ合金膜と高融点金属シリサイド系膜との積層膜から
なる配線の高融点金属シリサイド系膜として、モリブデ
ンシリサイド系膜，タンタルシリサイド系膜，あるいは
チタンシリサイド系膜が用いらる場合にも、これらにＣ
ｕを添加することにより、ストレスマイグレーション耐
性は保持しつつ、エレクトロマイグレーション耐性の劣
化は抑制される。
たが、数値限定の具体的な値は別として、ＡＩ−Ｓｉ−
Ｃｕ合金膜と高融点金属シリサイド系膜との積層膜から
なる配線の高融点金属シリサイド系膜として、モリブデ
ンシリサイド系膜，タンタルシリサイド系膜，あるいは
チタンシリサイド系膜が用いらる場合にも、これらにＣ
ｕを添加することにより、ストレスマイグレーション耐
性は保持しつつ、エレクトロマイグレーション耐性の劣
化は抑制される。
第５図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順の断面図である。本実施例は、高融点
金属シリサイド膜中に予じめ添加するＣｕの濃度をＡＩ
−Ｓｉ−Ｃｕ合金膜中のＣｕ濃度より高めておき、Ｃｕ
の拡散が高融点金属シリサイド膜側からＡＩ−Ｓｉ−Ｃ
ｕ合金膜側に生じるようにする方法の極端な例である。
するための工程順の断面図である。本実施例は、高融点
金属シリサイド膜中に予じめ添加するＣｕの濃度をＡＩ
−Ｓｉ−Ｃｕ合金膜中のＣｕ濃度より高めておき、Ｃｕ
の拡散が高融点金属シリサイド膜側からＡＩ−Ｓｉ−Ｃ
ｕ合金膜側に生じるようにする方法の極端な例である。
すなわち本実施例では、ＡＩ−Ｓｔ合金膜とＣｕを添加
した高融点金属シリサイド膜との積層膜をア二一ルする
ことにより、ＡＩ−Ｓｉ合金膜をＡｌ−Ｓｉ−Ｃｕ合金
膜に変換する。
した高融点金属シリサイド膜との積層膜をア二一ルする
ことにより、ＡＩ−Ｓｉ合金膜をＡｌ−Ｓｉ−Ｃｕ合金
膜に変換する。
まず、第５図（ａ）に示すように、半導体素子（図示せ
ず）が形成されたシリコン基板２０の表面にシリコン酸
化膜２１を設け、半導体素子の所要部分に至るコンタク
トホールがシリコン酸化膜２１に開口される。次に、Ｗ
Ｓ ｉ ｘ （Ｘ” ２５〜３．０）にＣｕを０．９
重量％添加したＷＳ ｔｘ−Ｃｕ合金膜２２が、スパッ
タリング法を用いて０．２μｍの膜厚で全面に堆積され
る。
ず）が形成されたシリコン基板２０の表面にシリコン酸
化膜２１を設け、半導体素子の所要部分に至るコンタク
トホールがシリコン酸化膜２１に開口される。次に、Ｗ
Ｓ ｉ ｘ （Ｘ” ２５〜３．０）にＣｕを０．９
重量％添加したＷＳ ｔｘ−Ｃｕ合金膜２２が、スパッ
タリング法を用いて０．２μｍの膜厚で全面に堆積され
る。
次に、第５図（ｂ）に示すように、ＡＩ−Ｓｔ合金膜２
４がスパッタリング法により堆積される。これの膜厚は
１μｍである。ＡＩ−Ｓｉ合金膜２４中のＳｉの濃度は
１重量％である。
４がスパッタリング法により堆積される。これの膜厚は
１μｍである。ＡＩ−Ｓｉ合金膜２４中のＳｉの濃度は
１重量％である。
次に、第５図（Ｃ）に示すように、配線と同一形状を有
するフォトレジスト膜（図示せず）をマスクにして、Ａ
ＩＳ１合金膜２４およびＷＳ ｉｘ−Ｃｕ合金膜２２を
順次エッチングし、配線と同一形状を有しＡＩ−Ｓｉ合
金膜２４ａおよびＷＳｉｘ−Ｃｕ合金膜２２ａからなる
積層膜が形成される。このエッチングは、ＣＩ２＋ＢＣ
ｌ３（ＣＦ４を添加してもよい）からなる混合ガスを用
いたＲＩＥ法である。
するフォトレジスト膜（図示せず）をマスクにして、Ａ
ＩＳ１合金膜２４およびＷＳ ｉｘ−Ｃｕ合金膜２２を
順次エッチングし、配線と同一形状を有しＡＩ−Ｓｉ合
金膜２４ａおよびＷＳｉｘ−Ｃｕ合金膜２２ａからなる
積層膜が形成される。このエッチングは、ＣＩ２＋ＢＣ
ｌ３（ＣＦ４を添加してもよい）からなる混合ガスを用
いたＲＩＥ法である。
次に、第５図（ｄ）に示すように、フォトレジスト膜を
剥離した後、４５０゜ＣのＨ２＋Ｎ２雰囲気中で３０分
間のアニールを行なう。この熱処理により、ＷＳｉ×−
Ｃｕ合金膜２２ａからＣｕが拡散されてＡＩ−Ｓｉ合金
膜２４ａはＡＩ−Ｓｉ−Ｃｕ合金膜２３ａとなり、ＡＩ
−Ｓｉ−Ｃｕ合金膜２３ａとＷＳｉｘ Ｃｕ合金膜２
２ａとからなる積層配線が形成される。なお、ＡＩ８１
合金膜２４ａから変換されたＡＩ−Ｓｉ −Ｃｕ合金膜
２３ａのＣｕ濃度は、０．１２重量％〜０．１５重量％
となった。
剥離した後、４５０゜ＣのＨ２＋Ｎ２雰囲気中で３０分
間のアニールを行なう。この熱処理により、ＷＳｉ×−
Ｃｕ合金膜２２ａからＣｕが拡散されてＡＩ−Ｓｉ合金
膜２４ａはＡＩ−Ｓｉ−Ｃｕ合金膜２３ａとなり、ＡＩ
−Ｓｉ−Ｃｕ合金膜２３ａとＷＳｉｘ Ｃｕ合金膜２
２ａとからなる積層配線が形成される。なお、ＡＩ８１
合金膜２４ａから変換されたＡＩ−Ｓｉ −Ｃｕ合金膜
２３ａのＣｕ濃度は、０．１２重量％〜０．１５重量％
となった。
本実施例において、第１の実施例と同様に、ストレスマ
イグレーション耐性が保持され、 かつ、 エレクトロ
マイグレーション耐性の劣化は抑制される。
イグレーション耐性が保持され、 かつ、 エレクトロ
マイグレーション耐性の劣化は抑制される。
以上説明したように本発明の半導体装置は、ＡＩ−Ｓｉ
−Ｃｕ合金膜と高融点金属シリサイド膜との積層膜から
形成された半導体装置の配線において、高融点金属シリ
サイド膜に銅が添加されることにより、ストレスマイグ
レーション耐性を保持しなからエレクトロマイグレーシ
ョン耐性の劣化を抑制することができる。
−Ｃｕ合金膜と高融点金属シリサイド膜との積層膜から
形成された半導体装置の配線において、高融点金属シリ
サイド膜に銅が添加されることにより、ストレスマイグ
レーション耐性を保持しなからエレクトロマイグレーシ
ョン耐性の劣化を抑制することができる。
また、本発明の半導体装置の製造方法は、Ａｌ−Ｓｔ−
Ｃｕ合金膜と高融点金属シリサイド膜との積層膜から形
成された半導体装置の配線の製造方法において、予じめ
高融点金属シリサイド膜に銅を添加しておくことにより
、配線形成時のアニール工程におけるＡＩ−Ｓｉ−Ｃｕ
合金膜から高融点金属シリサイド膜への銅の拡散が抑制
される。 これによ りストレスマイグレーション耐性
， およびエレクトロマイグレーション耐性に優れた半
導体装置の配線を形成することが可能となる。
Ｃｕ合金膜と高融点金属シリサイド膜との積層膜から形
成された半導体装置の配線の製造方法において、予じめ
高融点金属シリサイド膜に銅を添加しておくことにより
、配線形成時のアニール工程におけるＡＩ−Ｓｉ−Ｃｕ
合金膜から高融点金属シリサイド膜への銅の拡散が抑制
される。 これによ りストレスマイグレーション耐性
， およびエレクトロマイグレーション耐性に優れた半
導体装置の配線を形成することが可能となる。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例の製造方
法を説明するための工程順の断面図、第２図（ａ）．（
ｂ）は本発明の第１の実施例の効果を説明するための本
実施例による配線の深さ方向の濃度分布を示すグラフ、
第３図（ａ）は本発明の第１の実施例の効果を説明する
ための本実施例による配線の銅の濃度に対する配線のエ
レクトロマイグレーション耐性を示すグラフ、第３図（
ｂ）は第３図（ａ）の測定に用いた試料の断面図、第４
図は本発明の第１の実施例の効果を説明するための本実
施例による配線の銅の濃度に対する配線の腐食寿命を示
すグラフ、第５図（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順の断面図、第６図（ａ），（
ｂ）は従来の技術の問題点を明かにするための従来のＡ
Ｉ−Ｓｉ−Ｃｕ合金膜と高融点金属シリサイド膜との積
層膜から形成された配線の深さ方向の濃度分布を示すグ
ラフである。 １０．２０・・・シリコン基［、１ １． ２ １・
・・シリコン酸化膜、１２＋ １２ａ，２２＋ ２２
ａ・・・タングステンシリサイド〜Ｃｕ合金膜、１３．
１３ａ２３．２３ａ・・・ＡＩ−Ｓｉ−Ｃｕ合金膜、２
４２４ａ・ＡＩ−Ｓｉ合金膜。
法を説明するための工程順の断面図、第２図（ａ）．（
ｂ）は本発明の第１の実施例の効果を説明するための本
実施例による配線の深さ方向の濃度分布を示すグラフ、
第３図（ａ）は本発明の第１の実施例の効果を説明する
ための本実施例による配線の銅の濃度に対する配線のエ
レクトロマイグレーション耐性を示すグラフ、第３図（
ｂ）は第３図（ａ）の測定に用いた試料の断面図、第４
図は本発明の第１の実施例の効果を説明するための本実
施例による配線の銅の濃度に対する配線の腐食寿命を示
すグラフ、第５図（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順の断面図、第６図（ａ），（
ｂ）は従来の技術の問題点を明かにするための従来のＡ
Ｉ−Ｓｉ−Ｃｕ合金膜と高融点金属シリサイド膜との積
層膜から形成された配線の深さ方向の濃度分布を示すグ
ラフである。 １０．２０・・・シリコン基［、１ １． ２ １・
・・シリコン酸化膜、１２＋ １２ａ，２２＋ ２２
ａ・・・タングステンシリサイド〜Ｃｕ合金膜、１３．
１３ａ２３．２３ａ・・・ＡＩ−Ｓｉ−Ｃｕ合金膜、２
４２４ａ・ＡＩ−Ｓｉ合金膜。
Claims (1)
- 【特許請求の範囲】 １、所定の半導体素子が半導体基板に形成され、前記半
導体基板表面に設けられた絶縁膜に前記半導体素子の所
定部分に達するコンタクトホールが設けられ、アルミニ
ウム−シリコン−銅合金膜と高融点金属シリサイド系膜
とから形成された積層膜からなる積層配線を有する半導
体装置において、 前記高融点金属シリサイド系膜が高融点金属シリサイド
−銅合金膜からなることを特徴とする半導体装置。 ２、前記高融点金属シリサイド−銅合金膜がタングステ
ン−銅合金膜であり、 前記タングステン−銅合金膜の銅の濃度が０．１重量％
〜１重量％であることを特徴とする請求項１記載の半導
体装置。 ３、所定の半導体素子が半導体基板に形成され、前記半
導体基板表面に設けられた絶縁膜に前記半導体素子の所
定部分に達するコンタクトホールが設けられ、アルミニ
ウム−シリコン−銅合金膜と高融点金属シリサイド系膜
とから形成された積層膜からなる積層配線を有する半導
体装置の製造方法において、 前記コンタクトホールを設けた後、前記アルミニウム−
シリコン−銅合金膜、および高融点金属シリサイド−銅
合金膜からのる積層膜を全面に形成する工程を有し、 前記積層配線の形状を有するフォトレジスト膜をマスク
にして、前記積層膜をエッチングする工程を有し、 前記フォトレジスト膜を剥離し、アニールすることによ
り、前記積層膜よりなる前記積層配線を形成する工程を
有することを特徴とする半導体装置の製造方法。 ４、前記高融点金属シリサイド−銅合金膜がタングステ
ン−銅合金膜であり、 前記タングステン−銅合金膜の銅の濃度が０．１重量％
〜１重量％であることを特徴とする請求項３記載の半導
体装置の製造方法。 ５、前記高融点金属シリサイド−銅合金膜の銅の濃度が
、前記アルミニウム−シリコン−銅合金膜の銅の濃度よ
り高い濃度であることを特徴とする請求項３記載の半導
体装置の製造方法。 ６、前記高融点金属シリサイド−銅合金膜がタングステ
ン−銅合金膜であり、 前記タングステン−銅合金膜の銅の濃度が０．１重量％
〜１重量％であることを特徴とする請求項５記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30221890A JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-292729 | 1989-11-09 | ||
| JP29272989 | 1989-11-09 | ||
| JP30221890A JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218632A true JPH03218632A (ja) | 1991-09-26 |
| JP2658556B2 JP2658556B2 (ja) | 1997-09-30 |
Family
ID=26559114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30221890A Expired - Lifetime JP2658556B2 (ja) | 1989-11-09 | 1990-11-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658556B2 (ja) |
-
1990
- 1990-11-07 JP JP30221890A patent/JP2658556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658556B2 (ja) | 1997-09-30 |
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