KR0120918B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법

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KR0120918B1
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기요시 아라이
요시오 다까기
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기따오까 다까시
미쯔비시덴끼 가부시끼가이샤
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    • H01L2924/30107—Inductance

Abstract

입력 전류를 반도체 칩에 의해 제어하는 것에 의해 출력 전류를 부여하는 반도체 장치와 그의 제조 방법으로서, 스위칭 타임이 고속으로 되어가면, ON에서 OFF, OFF에서 ON시의 전류의 시간 변화율이 크게되고, 주전류 경로에 의존하는 부유 인덕턴스에 의해 ON에서 OFF시에 서지 전압이 발생하고, 부유 인덕턴스가 크면 서지 전압이 크게되어, 그것이 파워 반도체 소자의 정격을 넘으면 파워 반도체 소자가 파괴되는 것을 해소하기 위해서, 입력 전류가 흐르는 경로와 역평행으로 되도록 도전층 또는 와이어를 배치한다.
이러한 반도체 장치 및 그의 제조 방법에 의해, 인덕턴스가 작게 되어 큰 서지 전압이 발생하지 않는다.

Description

반도체 장치 및 그의 제조 방법
제1도는 본 발명의 1실시예에 의한 반도체 장치의 절단 단면도.
제2도는 제1도의 반도체 장치에 조립되어 있는 파워 모듈의 부분평면도.
제3도는 제2도의 파워 모듈의 A-A 단면도.
제4도는 제2도의 파워 모듈에 있어서의 제1의 복합 기판의 부분평면도.
제5도는 제2도의 파워 모듈에 있어서의 제1의 복합 기판의 부분평면도.
제6도는 제2도의 파워 모듈의 회로도.
제7도는 제2도의 파워 모듈의 전류 경로를 도시한 도면.
제8도는 제1도의 반도체 장치에 있어서의 전류 경로를 도시한 도면.
제9도는 제2도의 파워 모듈의 비교예를 도시한 도면.
제10도는 제2도의 파워 모듈의 제조 과정을 도시한 단면도.
제11도는 제2도의 파워 모듈의 다른 제조 과정을 도시한 단면도.
제12도는 본 발명의 다른 실시예인 반도체 장치에 조립된 파워 모듈의 부분평면도.
제13도는 제12도의 파워 모듈의 B-B 단면도.
제14도는 제12도의 파워 모듈의 전류 경로를 도시한 도면.
제15도는 종래의 반도체 장치에 사용되는 구리가 두껍게 도금된 복합 기판을 도시한 도면.
제16도는 종래의 반도체 장치의 부분 절단 사시도.
제17도는 제16도의 반도체 장치의 전류 경로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 구리 베이스판 2 : 구리층
3 : 절연 기판 4 : 구리 패턴
4a : 제1의 영역 4b, 4c : 제2의 영역
4d : 제3의 영역 4e : 제4의 영역
5 : 복합 기판 6 : 구리층
7 : 절연 기판 8 : 구리 패턴
9 : 복합 기판
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 부유 인덕턴스가 저감된 반도체 장치 및 그의 제조 방법에 관한 것이다.
제15도는 종래 사용되고 있는 파워 모듈용의 구리를 두껍게 도금하여 붙인 복합 기판(50)의 평면, 단면 및 저면을 도시한 도면이다.
복합 기판(50)은 세라믹 절연 기관(51)의 한쪽 면에 구리를 두껍게 도금하여 이루어지는 패턴(52)가 적층되고, 또다른 한쪽 면에 구리를 두껍게 도금하여 이루어지는 이면 패턴(53)이 적층되어 이루어진다.
이 복합 기판(50)을 조립한 종래의 반도체 장치(60)을 제16도에 사시도로서 도시한다. 이 반도체 장치(60)은 구리 베이스판(1), 복합 기판(50), 파워 반도체 소자(12), 알루미늄 와이어(13), 주전극 단자(62), 제어 전극 단자(63) 및 케이스(61)을 구비하여 이루워진다.
이 반도체 장치(60)의 실제 사용시의 주전류 경로(64)를 제17도에 도시한다. 제16도와 제17도를 비교하면 알 수 있는 바와 같이, 이 주전류 경로(64)는 주전극 단자(62)의 한면에서 들어가서 반도체 칩(12)에 도달하고, 와이어(13)과 회로 패턴(52)의 일부를 통하여 주전극 단자(62)의 다른 한면에서 나오는 경로이다.
이와 같은 반도체 장치는 파워 스위칭 디바이스로서, ON/OFF를 반복하면서 사용되지만, 근년 MOS계 파워 디바이스의 실용화에 의해 매우 빠른 20~30KHz의 스위칭 타임이 상용 영역으로 되어 가고 있다. 이 스위칭 주파수는 또 가속도적으로 빠르게 되어 갈 것이 예상된다.
스위칭 타임이 고속으로 되어 가면, ON에서 OFF, OFF에서 ON시의 전류의 시간 변화율 di/dt가 크게된다. 그러면, 상술한 주전류 경로(64)에 의존하는 부유 인덕턴스 L에 의해, ON에서 OFF시에 서지 전압 V=L·di/dt가 발생한다.
부유 인덕턴스 L이 크면, 서지 전압이 크게 되어, 그것이 파워 반도체 소자(12)의 정격을 넘으면, 파워 반도체 소자(12)가 파괴하여 버린다.
본 발명의 목적은 상기 문제점을 감안하여 이루어진 것으로, 사용 스위칭 주파수가 크게 되어도 ON에서 OFF시에 발생하는 서지 전압이 크게 되지 않고, 반도체 소자의 파괴가 일어나지 않는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 요지는 입력 전류를 반도체 칩에 의해 제어하는 것에 의해 출력 전류를 부여하는 반도체 장치에 있어서, 입력 전류가 흐르는 경로와 출력 전류가 흐르는 경로가 역평행으로 되도록, 도전층 또는 와이어를 배치하는 것에 있다.
도전층 상호의 관계를 개량하는 구성을 채용하고 있는 것이 다음에 나타내는 제1과 제2의 구성의 반도체 장치이고, 도전층과 와이어의 관계를 개선하고 있는 것이 제3의 구성의 반도체 장치이다.
구체적으로는 본 발명의 제1의 구성의 반도체 장치는 (a) 주면을 갖는 금속 베이스판, (b) 상기 금속 베이스판의 상기 주면상에 배치된 제1의 절연 기판, (c) 상기 제1의 절연 기판상에 마련되고 상기 주면에 평행한 제1의 방향을 따라 입력 전류 및 출력 전류중의 한쪽을 흐르게 하기 위한 제1의 부분을 갖는 제1의 도전층, (d) 상기 제1의 도전층상에 선택적으로 마련된 제2의 절연 기판, (e) 상기 제2의 절연 기판상에 마련되고, 상기 제1의 방향과 역평행인 제2의 방향을 따라 상기 입력 전류 및 상기 출력 전류중의 다른쪽을 흐르게 하기 위한 제2의 부분을 가지며, 상기 제2의 부분이 상기 제1의 부분상에 배치된 제2의 도전층, (f) 상기 제1의 도전층 또는 상기 제2의 도전층상에 마련되고 상기 제1과 제2의 도전층에 전기적으로 접속된 반도체 칩을 구비한다.
제2의 구성의 반도체 장치는 (a) 주면을 갖는 금속 베이스판, (b) 상기 금속 베이스판의 상기 주면상에 마련된 제1의 절연 기판, (c) 상기 제1의 절연 기판상에 마련되고, (c-1) 상기 주면에 평행한 제1의 방향을 따라 입력 전류 및 출력 전류중의 한쪽을 흐르게 하는 제1의 영역, (c-2) 상기 제1의 영역에 연속하여 마련되고 상기 주면상에 있어서 상기 제1의 방향과 다른 제2의 방향으로 돌출하는 반도 형상의 제2의 영역을 갖는 제1의 도전층, (d) 상기 제1의 영역상에 마련된 제2의 절연 기판, (e) 상기 제2의 절연 기판상에 마련되고 상기 제1의 방향과 역평행한 제3의 방향을 따라 상기 입력 전류 및 상기 출력 전류중의 다른쪽을 흐르게 하는 부분을 갖고 상기 부분이 상기 제1의 도전층의 상기 제1의 영역상에 배치되어 이루어지는 제2의 도전층, (f) 상기 제2의 영역상에 마련되고 상기 제1과 제2의 도전층에 전기적으로 접속된 적어도 하나의 반도체 칩을 구비한다.
상기 적어도 하나의 반도체 칩이 상기 제1의 방향을 따라 서로 간격을 두고서 배열된 여러개의 반도체 칩을 구비하는 경우, 상기 제2의 영역중 상기 간격에 상당하는 부분에는 상기 제2의 방향과 실질적으로 평행한 슬릿이 마련되는 것이 바람직하다.
한편, 제3의 구성의 반도체 장치는 (a) 주면을 갖는 금속 베이스판, (b) 상기 금속 베이스판의 상기 주면상에 마련된 절연 기판, (c) 상기 절연 기판상에 마련되고 상기 주면에 평행한 제1의 방향을 따라 상기 입력 전류 및 상기 출력 전류중의 한쪽을 흐르게 하는 도전층, (d) 상기 도전층상에 마련된 반도체 칩, (e) 상기 반도체 칩의 위면에 전기적으로 접속되고 상기 도전층의 위쪽에 있어서 상기 제1의 방향과 역평행한 제2의 방향을 따라 연장하는 것에 의해 상기 입력 전류 및 상기 출력 전류중의 다른 쪽을 흐르게 하는 와이어를 구비한다.
본 발명은 또 이들 반도체 장치를 제조하기 위해 적합한 방법을 제공하는 것이다.
이 제1의 구성의 반도체 장치에 있어서는 입력 전류와 출력 전류가 제1과 제2의 도전층을 역평행하게 흐르므로, 입력 전류를 형성하고 자계와 출력 전류를 형성하는 자계가 서로 상쇄된다.
그 결과, 부유 인덕턴스가 작게 되어 큰 서지 전압이 발생하지 않는다.
이 제2의 구성의 반도체 장치에 있어서는 특히 제2의 도전층중 반도체 칩이 배치되어 있는 제2의 영역이 반도 형상으로 되고, 그 반도가 연장하고 있는 제2의 방향을 따라 입력 전류 또는 출력 전류가 흐른다.
이 전류가 입력 전류인 경우를 예로 하면, 제1의 영역을 제1의 방향으로 흐르는 입력 전류는 제1의 영역과 반도 형상의 제2의 영역과의 경계까지 그 전류의 방향을 유지하고, 상기 경계에 있어서 그 전류의 방향을 제2의 방향으로 바꾸고 나서 이 제2의 방향을 따라 반도체 칩으로 흘러나와 들어간다.
또 반도체 칩으로 부터의 출력 전류는 이 반도 형상의 제2의 영역에서 제4의 도전층에 도달하고, 이 제4의 도전층을 제3의 방향으로 흐른다. 이 제3의 방향은 입력 전류가 흐르는 제1의 방향과 역평행이다.
이것에 대하여, 제2의 영역이 반도 형상이 아닌 경우에는 입력 전류가 제1의 방향에 대하여 유한 각도를 이루어서 제1의 영역을 흐르는 성분이 있다. 상기 부유 인덕턴스의 저감은 입력 전류와 출려 전류가 완전히 역평행인 경우에 최대의 효과를 발생시키므로, 상기와 같이 제2의 영역을 반도 형상으로 하는 것에 의해, 인덕턴스의 저감 작용은 특히 높아지게 된다.
반도체 칩이 여러개 마련되어 있는 경우에는 제2의 영역중 그들의 배치 간격에 상당하는 부분에 슬릿을 형성하는 것에 의해, 제2의 영역에 있어서의 출력 전류 또는 입력 전류의 흐름을 제3의 방향으로 하는 작용이 높아진다.
제3의 구성의 반도체 장치에서는 도전층과 와이어의 한쪽과 다른쪽을 흐르는 입력 전류와 출력 전류가 역평행으로 되어, 결국 입력 전류 경로와 출력 전류 경로간의 부유 인덕턴스가 감소한다.
이하, 본 발명의 실시예를 도면에 따라 설명한다.
[전체 구성]
제1도는 본 발명의 1실시예인 반도체 장치(30)의 부분절단 사시도이고, 제2도는 이 반도체 장치(30)에 조립된 파워 모듈(10)의 1/4을 도시한 평면도이다. 제2도에 도시한 부분은 하나의 단위 모듈(10a)에 상당하고, 제1도의 파워 모듈(10)은 4개의 단위 모듈(10a)~(10d)에 의해 구성되어 있다.
제1도에 도시한 바와 같이, 이 파워 모듈(10)은 구리 베이스판(1) 상에 고정되어 있다. 또 파워 모듈(10)의 위면에는 주전극 단자(32)((32a),(32b)) 및 제어 전극 단자(33)이 마련되어 있다.
파워 모듈(10)은 반도체 장치(30)의 바닥부에 위치하고 있고, 이 파워 모듈(10)은 케이스(31)에 수용되어 있다.
케이스(31)은 인사이드 케이스 및 아웃사이드 케이스중의 어느 것이라도 좋다. 여기서, 인사이드 케이스라는 것은 사전에 전극 단자(32),(33)을 마련한 케이스를 의미한다. 또 아웃사이드 케이스라는 것은 케이스(31)을 구리 베이스판(1)에 마련할 때에 전극 단자(32),(33)을 케이스(31)에 마련하도록 한 케이스를 말한다.
케이스(31)은 바닥부를 갖지 않는 박스형이고, 그 하단부가 금속 베이스판(1)의 둘레가장자리부에 납땜되어 있다. 케이스(31)의 상부에 마련된 구멍(34)에서 수지가 케이스내로 주입되고, 그것이 가열 경화되는 것에 의해 파워 모듈(10) 및 전극 단자(32),(33)이 봉하여 막혀져 있다.
[파워 모듈(10)의 구조]
제3도는 제2도의 A-A부 단면도이다.
제2도 및 제3도에 있어서, 이 파워 모듈(10)은 금속 베이스판(1)의 위쪽 주면상에 배치된 제1의 복합 기판(적층판)(5)를 구비한다. 이 제1의 복합 기판(5)는 Al2O3나 AlN 등을 모재로 하는 세라믹 절연 기판(3)의 위쪽 주면에 구리 패턴(4)를 적층하고, 아래쪽 주면의 거의 전체상에 구리층(2)를 적층하여 구성되어 있다.
제4도는 금속 베이스판(1) 상에 있어서의 제1의 복합 기판(5)만을 꺼내서 도시한 평면도이다. 이 제4도에 도시되어 있는 바와 같이, 구리 패턴(4)는 크게 나누어서 4개의 영역(4a)~(4e)로 구성되어 있다. 제4도에 있어서의 점선은 영역(4a)와 영역(4b)~(4d)의 경계를 개념적으로 나타낸 가상선으로, 실제로는 영역(4a)와 영역(4b)~(4d)는 연속하고 있다.
이 영역(4a)-(4e)중, 제1의 영역(4a)는 금속 베이스판(1)의 위쪽 주면에 평행한 방향 X로 연장한 슬릿 형상의 영역이다.
제2의 영역(4b),(4c)는 상기 방향 X에 대하여 실질적으로 직각인 Y방향을 따라 상기 제1의 영역(4a)의 측면에서 반도 형상으로 연장한 영역이다. 이 제2의 영역(4b),(4c) 사이에는 슬릿(70)이 형성되어 있다. 이 슬릿(70)은 Y방향으로 연장하고 있고, 그의 가장 깊은 부분은 제1의 영역(4a)의 측면에 도달하고 있다.
제3의 영역(4d)는 제1의 영역(4a)의 한쪽끝부터 Y방향으로 연장하고 있다. 이 제3의 영역(4d)와 제2의 영역(4b) 사이에는 결국 슬릿(71)이 형성되어 있다.
제4의 영역(4e)는 제1~제3의 영역(4a)~(4d)와는 격리된 위치에 마련되어 있다.
제2도 및 제3도로 돌아가서, 제1의 복합 기판(5)의 위쪽 주면중, 도전 패턴(4)의 제1의 영역(4a)(제4도)상에는 제2의 복합 기판(9)가 마련되어 있다. 이 제2의 복합 기판(9)도 또 Al2O3이나 AlN 등을 모재로 하는 세라믹 절연 기판(7)의 위쪽 주면의 거의 전체상에 구리 패턴(8)을 적층하고 아래쪽 주면의 거의 전체상에 구리층(6)을 적층하여 구성되어 있다.
이 제2의 복합 기판(9)의 평면 사이즈는 제1의 복합 기판(5)의 평면 사이즈보다 작고, 도전 패턴(4)의 제1의 영역(4a)(제4도)에 대략 필적하는 평면 사이즈로 되어 있다.
제5도에 제2의 복합 기판(9)의 평면도가 도시되어 있고, 구리층(8)은 X방향으로 신장하는 구리 스트립이다. 또 제5도에 있어서는 도시되어 있지 않지만, 세라믹 절연 기판(7)의 아래 주면에 있어서의 구리층(6)도 또 X방향으로 연장하는 구리 스트림이다.
구리 패턴(4),(8) 및 구리층(2),(6)의 각각의 두께는 0.1-0.5mm의 범위내에서 선택되는 것이 바람직하다. 또 구리 패턴(4)와 구리층(2)의 간격 및 구리 패턴(8)과 구리층(6)의 간격은 0.5∼1.5mm의 범위내에서 선택되는 것이 바람직하다. 이것은 세라믹 절연 기판(3),(6)의 각각의 두께를 0.5-15mm의 범위내에서 선택하는 것에 의해 달성된다.
제2도 및 제3도로 돌아가서, 구리 패턴의 제2의 영역(4b),(4c) 상에는 여러개의 파워 칩(12)와 여러개의 플라이휠 다이오드 칩(11)이 납땜되어 있다. 이 파워 반도체 칩(12)는 IGBT(절연 게이트형 바이폴라 트랜지스터)이고, 그의 에미터와 게이트가 칩(12)의 위쪽 주면에 또 그의 컬렉터가 아래쪽 주면에 노출하고 있다. 플라이휠 다이오드 칩(11)은 그의 캐소드가 칩(11)의 위쪽 주면에 노출하고, 그의 애노드가 아래쪽 주면에 노출하고 있다.
1개의 파워 반도체 칩(12)와 2개의 플라이휠 다이오드 칩(11)이 조로 되어 있고, 이들 조가 서로 간격을 두고 X방향으로 배열하고 있다.
제2의 복합 기판(9)의 구리 패턴(8)과 플라이휠 다이오드 칩(11)의 위쪽 주면(캐소드) 사이에는 실질적으로 Y방향으로 연장하는 알루미늄 와이어(13)이 건너지르고 있다. 또한 구리 패턴(8)의 파워 반도체 칩(12)의 위쪽 주면의 에미터 사이에도 실질적으로 Y방향으로 연장하는 알루미늄 와이어(13)이 건너지르고 있다. 또 구리 패턴(4)의 제4의 영역(4e)와 파워 반도체 칩(12)의 위쪽 주면의 게이트 사이에도 실질적으로 Y방향으로 연장하는 알루미늄 와이어(13)이 건너지르고 있다. 또한 제2도에 있어서는 제2도의 위쪽에 그려져 있는 반도체 칩(11),(12)에 관한 알루미늄 와이어는 도시를 생략하고 있다.
이와 같은 배선이 되어 있는 것에 의해, 이 실시예에 있어서의 단위 모듈(10a)의 등가 회로도는 제6도에 도시한 바와 같이 된다.
제2도에 있어서, 구리 패턴(8)의 (+X)측의 끝부에는 영역(14a)가 규정되어 있다. 이 영역(14a)에는 제1도의 주전극 단자(32a)가 접속된다. 또 구리 패턴(4)의 제3의 영역(4d)에는 영역(14b)가 규정되어 있다. 이 영역(14b)에는 제1도의 주전극 단자(32b)가 접속된다. 단 제1도에 있어서는 주전극 단자(32b)의 하부 구조는 도시를 생략하고 있다.
제2도의 구리 패턴(4)의 제4의 영역(4e)중, (+X)측 부분에는 영역(14c)가 규정되어 있다. 이 영역(14c)에는 제1도의 제어 전극 단자(32a)가 전기적으로 접속된다.
또한 제1도의 다른 단위 모듈(4b)~(4d)에 대해서도 상기 단위 모들(4a)와 마찬가지 구성을 갖는다.
[동작 및 특성]
제1도의 주전극 단자(32b)에 정의 전압을, 또 주전극 단자(32a)에 부의 전압을 인가한다. 그리고 주전극 단자(32a)에 대하여 정의 제어 전압을 제어 전극 단자(33)에 인가한다.
이때, 파워 반도체 칩(12)는 ON 상태로 되지만, 그때의 전류 호롬을 다음에 설명한다.
제7도는 제2도에 있어서의 상부 구조물을 부분적으로 제거하여 도시한 부분 절단 평면도이다.
또 제8도는 제1도에 있어서의 전류 흐름을 도시한 도면이다.
이들 제7도, 제8도에 있어서, 화살표(15)는 파워 반도체 칩(12)의 순방향 도통 상태에 있어서의 입력 전류의 경로를 나타내고, 화살표(16)은 출력 전류의 경로를 나타낸다.
주전극 단자(32b)에서 유입하는 입력 전류는 제2도의 영역(14b)에서 도전 패턴(4)의 제3의 영역(4d)에 도달하고, 이 제3의 영역(4d)에서 제1의 영역(4a)에 도달한다. 제1의 영역(4a)에 들어온 입력 전류는 (-X) 방향을 따라 이 제1의 영역(4a)를 흐른다. 제1의 영역(4a)와 제2의 복합 기판의 뒤쪽에 존재하는 구리층(6)(제3도)는 납땜되어 있고, 이 구리층(6)에도 입력 전류가 흐르지만, 그의 방향은 결국 (-X) 방향이다.
입력 전류는 제1의 영역(4a)와 제2의 영역(4b),(4c)의 경계에 이르면, 그의 방향을 (+Y) 방향으로 전향하고, 제2의 영역(4b),(4c)로 도달한다.
제2의 영역(4b),(4c)를 (+Y) 방향으로 흐른 입력 전류는 파워 반도체 칩(12)의 아래쪽 주면, 즉 컬렉터에 유입한다.
이와 같은 입력 전류 경로는 경로(15)로서 도시되어 있다.
한편, 파워 반도체 칩(12)의 위쪽 주면의 에미터에서 유출하는 출력 전류는 알루미늄 와이어(13)을 거쳐 구리 패턴(8)에 도달한다. 알루미늄 와이어(13)이 실질적으로 Y방향으로 연장하는 것에 의해, 이 출력 전류는 제2의 영역(4b),(4c)를 흐르는 입력 전류와 역평행으로 되어 있다.
전자기학에 있어서, 주지인 바와 같이, 일반적으로 왕복 평행 도체의 부유 인덕턴스는 낮다. 이 때문에, 제2의 영역(4b),(4c)와 알루미늄 와이어(13)에 의해 구성되는 전류 경로는 부유 인덕턴스가 작은 경로로 되어 있다.
다음에 출력 전류는 알루미늄 와이어(13)을 거쳐 구리 패턴(8)에 도달한 단계에서 그의 방향을 (+X) 방향으로 바꾼다.
그리고, 이 출력 전류는 (+X) 방향을 따라 영역(14a)까지 흐르고, 이 영역(14a)에서 주전극 단자(32a)를 거쳐 외부로 유출한다.
구리 패턴(4)의 제1의 영역(4a)를 흐르는 입력 전류와 구리 패턴(8)을 흐르는 출력 전류는 그 방향이 역평행이다. 즉, 이들 부분에 있어서, 입력 전류는 (-X) 방향으로 흐르고, 출력 전류는 (+X) 방향으로 흐른다. 이 때문에, 이들 부분에 있어서도 주전류 경로의 인덕턴스는 작은 값으로 된다. 특히, 구리 패턴(8)은 제1의 영역(4a)의 바로 위에 겹쳐져 있으므로, 부유 인덕턴스의 저감 효과가 크다.
이와 같이 알루미늄 와이어(13)과 반도 형상의 제2의 영역(4b),(4c)는 선(와이어(13))과 면(영역(4b),(4c))의 조합을 역평행으로 하는 것에 의한 부유 인턱턴스 저감의 효과를 가져온다. 또 구리 패턴(4)의 제1의 영역(4a)와 구리 패턴(8)의 조합은 면(구리 패턴(4))와 면(영역(4a))를 역평행으로 하는 것에 의한 부유 인덕턴스 저감의 효과를 가져온다. 특히, 이 실시예의 반도체 장치(30)에서는 이들 쌍방을 채용하고 있는 것에 의해, 부유 인턱턴스 저감의 효과가 현저하다.
이 반도체 장치(30)에서는 상기 이유에 의해, 주전류 경로에 있어서의 부유 인덕턴스가 낮으므로, 사용 스위칭 주파수가 높게 되는 것에 의해 ON에서 OFF, OFF에서 ON 시의 전류의 변화율 di/dt가 크게 되어도, 서지 전압 V=L·di/dt가 작다.
이 때문에, 파워 반도체 칩(12)의 파괴가 유효하게 방지된다.
[슬릿(70),(71)]
다음에 제2도, 제7도의 구조에 있어서 슬릿(70),(71)을 마련하고 있는 이유에 대하여 설명한다.
이들 슬릿(70),(71)중, 슬릿 (70)은 2조의 반도체 칩 사이에 위치하고 있고, 슬릿(71)은 구리 패턴(4)의 제2의 영역(4d)와 제3의 영역(4d)사이에 위치하고 있다.
이들 슬릿(70),(71)의 작용을 설명하기 위해, 이와 같은 슬릿(70),(71)을 마련하지 않은 경우를 고려해 본다.
이와 같은 구성예가 제9도에 도시되어 있다. 이 제9도는 구리 패턴(4m)이 장방형이고, 제1도의 주전극단자 (32b)에 접속될 영역(14b)가 그 끝부부에 규정되어 있다. 영역(12a)는 반도체 칩(12)등이 부착되는 위치를 나타내고 있다.
이 제9도의 경우에는 입력 전류의 전류 경로(15)라 제2의 복합 기판(9)에 구리 패턴(8)의 바로 아래를 거치지 않고, 또 그 방향도 기울어지게 된다. 이 때문에, 입력 전류와 출력 전류는 완전히 역평행으로는 되지 않고, 또 입력 전류와 출력 전류의 상호 거리도 크게 된다. 이 때문에, 부유 인덕턴스 저감 효과는 그다지 크지 않다.
이것에 대하여, 제2도에 도시한 실시예의 반도체 장치에서는 슬릿(70),(71)를 마련하고 있는 것에 의해, 입력 전류 경로(15)를 강제적으로 (-X)방향으로 하고(제7도), 그후에 (+Y) 방향으로 L자형으로 전향시킬 수 있다. 또 입력 전류 경로(15)가 출력 전류 경로(16)에 근접하여 연장하여 있어, 자계의 상쇄 효과가 크다.
[제조방법]
이 반도체 장치(30)은 예를 들면, 다음과 같이하여 제조된다.
먼저, 절연 기판(3)의 위쪽 주면 및 아래쪽 주면에 각각 구리 패턴(4) 및 구리층(2)가 적층되어 이루어지는 제1의 복합 기판(5)를 준비한다. 또 절연 기판(7)의 위쪽 주면 및 아래쪽 주면에 각각 구리 패턴(8)을 및 구리층(6)이 적층되어 이루어지는 제2의 복합 기판(9)를 준비한다. 제2의 복합기판(9)의 사이즈는 제1의 복합 기판(5)에 있어서의 구리 패턴(4)의 제1의 영역(4a)의 사이즈에 대응하여 결정된다.
다음에 구리층(2)가 금속 베이스판(1)의 위쪽 주면에 대향하도록 한 위치 관계에서 제1의 복합 기판(5)를 금속 베이스판(1)의 위쪽 주면에 접합한다. 또 제1의 복합 기판(5)에 있어서의 구리 패턴(4)의 제1영역(4a) 상에 제2의 복합 기판(9)를 접합한다.
이들 접합에는 직접 접속법 또는 활성 금속법을 사용하여도 좋다.
구체적으로 경(硬)납을 사용한 고온 납땜에 의해 또는 각 구리층(2),(4),(6),(8)을 산소 분위기중에서 가열하여 산화 구리를 형성하고, 그것을 접합층으로 하는 것에 의해 상기 접합이 달성된다.
이와 같은 접합이 이루어진 후의 상태가 제10도에 도시되어 이고, 금속 베이스판(1) 및 제1과 제2의 적층판(5),(9)가 접합층(18),(17)에 의해 접합되어 있다.
다음에 구리 패턴(4)의 제2의 영역(4a)상에 플라이휠 다이오드 칩(11) 및 파워 반도체칩(12)를 땜납에 의해 접합한다.
또 와이어(13)을 반도체 칩(11),(12) 및 구리 패턴(8),(4e) 사이에 놓고, 그들 와이어(13)의 끝부를 반도체 칩(11),(12) 및 그리 패턴(8),(4e)에 본딩한다.
이와 같이하여 얻은 파워 모듈(10)은 케이스(31)(제1도)에 수용된다. 또 그것과 전후하여 전극 단자(32),(33)(제1도)를 대응하는 영역(14a)~(14d)(제2도)에 접합한다.
케이스(31)의 위면에 형성되어 있는 구멍(34)에서 수지가 케이스내로 주입되고, 가열경화된다. 반도체 칩(11),(12) 및 와이어(13)의 주변은 실리콘겔 등에 의해 보호되어 있어도 좋다.
[다른 실시예]
(1) 상기 실시예와 같이 2장의 복합 기판(5),(9)를 사용하는 대신에 2장의 절연 기판을 포함하는 적층체를 금속 베이스판(1)에 적층하여도 좋다.
예를 들면, 제11도에 도시한 바와 같이, 3개의 구리 패턴(2),(4),(8)과 2개의 절연 기관(3),(7)로 이루어지는 적층체(19)를 금속 베이스판(1)에 땜납(18)에 접합하는 것에 의해서도 본 발명을 실현할 수 있다.
이 경우에도 금속 패턴(2),(4),(8)의 각각의 두께는 0.1~0.5mm의 범위에서 선택되는 것이 바람직하다. 또 구리 패턴(4)와 (8)의 간격은 0.5~1.5mm의 범위에서 선택되는 것이 바람직하다.
(2) 상기 실시예의 파워 모듈(10)에서는 입력 전류 경로를 하측, 출력 전류 경로를 상측으로 하였지만, 입력 전류 경로를 상측, 출력 전류 경로를 하측으로 하여도 좋다. 그 경우의 파워 모듈(40)의 평면도 및 그 B-B 단면도를 각각 제12도 및 제 13도에 도시한다. 또 제14도는 제12도의 상부 구조의 일부를 제거하여 파워 모듈(40)의 전류 경로를 도시한 도면이다.
제1의 복합 기판(5)의 위쪽 주면에 형성된 구리 패턴(4)는 제14도에 도시한 바와 같이, X방향으로 연장하는 제1의 영역(4a)와 이 제1의 영역(4a)에서 (+Y) 방향으로 연장하는 반도 형상의 제2의 영역(4b),(4c)와 단자를 접속하는 영역(14c)(제12도)가 규정된 제3의 영역(4d)를 갖고 있다. 이중, 영역 (4b),(4c),(4d) 사이에는 슬릿(72)가 형성되어 있다.
제1의 복합 기판(5) 상에는 제1의 복합 기판(5) 보다도 작은 평면 사이즈를 갖는 제2의 복합 기판(9)가 접합되어 있다.
제2의 복합 기판(9)의 아래쪽 주면에 형성된 구리 패턴(6)은 상기 구리 패턴(4)와 적합한 패턴으로 되어있다.
제2의 복합 기판(9)의 위쪽 주면에는 구리 패턴(8)이 형성되어 있다. 이 구리 패턴(8)은 X방향으로 연장하는 영역(8a)(제14도)와 이 영역(8a)에서 Y방향으로 반도 형상으로 연장하는 영역(8b),(8c)를 갖고 있다. 또 이 구리 패턴(8)은 또 영역(8b)와 평행하게 연장하는 영역(8d)와 이들 영역(8a)~(8d)에서 분리된 영역(8e)를 갖고 있다. 슬릿(73)이 영역(8b),(8c),(8d)사이에 형성되어 있다.
반도체 칩(11),(12)(제12도)는 영역(8b),(8c) 상에 접합되어 있다. 또 Y방향으로 연장하는 와이어(13)에 의해 반도체 칩(11),(12) 및 구리 패턴(8e),(4b),(4c)가 접속되어 있다. 나머지 구성은 제2도의 파워 모듈(10)과 마찬가지이다.
이 제12도~제14도의 파워 모듈(40)에 있어서, 입력 전류(41)은 영역(14b)(제12도)에서 유입하고, 영역(8d)(제14도)를 (-Y) 방향으로 흐른후, 영역(8a)를 (-X) 방향으로 흐른다. 이 입력 전류는 영역(8a)와 영역 (8b),(8d)의 경계에 있어서 (+Y)방향으로 전향하고, 영역(8b),(8c)를 거쳐 파워 반도체 칩(12)의 아래쪽 주면에 도달한다.
파워 반도체 칩(12)의 위쪽 주면에서 나온 출력 전류는 와이어(13)을 통하여 제1의 복합 기판(5)의 구리 패턴 영역(4b),(4c)로 흐른다. 이 출력 전류는 또 점선의 경로(42)로서 도시된 바와 같이, 구리 패턴 영역(4b),(4c)를 (-Y)방향으로 흐른다. 그후, 이 출력 전류는 (+X) 방향으로 전향하는 제2의 복합 기판(9)의 구리 패턴 영역(8a)의 바로 아래에 있어서, 제1의 복합 기판(5)의 구리 패턴 영역(4a)를 (+X) 방향으로 흐른다.
이 출력 전류는 구리 패턴 영역(4d)에 도달하면 그의 방향을 (+Y) 방향으로 전향하고, 영역(14c)(제12도)에서 주전극 단자로 유출한다.
이 파워 모듈(40)에 있어서도 입력 전류 경로(41)과 출력 전류 경로(42)가 역평행으로 되어 있다. 이 때문에, 부유 인덕턴스가 작고, 고속 스위칭시에도 서지 전압에 의한 파괴를 유효하게 방지할 수 있다. 슬릿(72),(73)을 마련하고 있는 이유도 제2도의 파워 모듈(10)과 마찬가지이다.
(3) 이상의 실시예에서는 2층의 절연 기판을 구비한 파워 모듈을 도시하였지만, 절연 기판 및 구리 패턴은 또 다층이어도 좋다.
그 경우도 전류의 입력 경로와 출력 경로가 역평행을 이루도록 구성할 수 있다. 또 구리 패턴은 알루미늄 패턴 등의 다른 도전 패턴으로 대신해도 좋다.
이 제1의 구성의 반도체 장치에 있어서는 입력 전류와 출력 전류는 제1과 제2의 도전층을 역평행으로 흐르므로, 입력 전류가 형성하는 자계와 출력 전류가 형성하는 자계가 서로 상쇄된다.
그 결과, 인덕턴스가 작게 되어 큰 서지 전압이 발생하지 않는다.
이 제2의 구성의 반도체 장치에 있어서는 특히 제2의 도전층중 반도체 칩이 배치되어 있는 제2의 영역이 반도 형상으로 되고, 그 반도가 연장하고 있는 제2의 방향을 따라 입력 전류 또는 출력 전류가 흐르는 것에 의해 상기의 효과가 특히 현저하게 된다.
또 반도체 칩이 여러개 마련되어 있는 경우에 있어서, 제2의 영역중, 그들 배치 간격에 상당하는 부분에 슬릇을 형성하는 것에 의해 제2의 영역에 있어서의 출력 전류 또는 입력 전류의 흐름을 제3의 방향으로 하는 작용이 높아진다.
제3의 구성의 반도체 장치에서는 도전층과 와이어중의 한쪽과 다른 쪽을 흐르는 입력 전류와 출력 전류가 역평행으로 되어, 결국 입력 전류 경로와 출력 전류 경로 사이의 인덕턴스가 감소한다.
따라서, 본 발명의 반도체 장치는 사용 스위칭 주파수를 크게 하여도 파괴되지 않는다.
또 본 발명의 방법에 따르면, 상기 특징을 갖는 반도체 장치를 제조할 수 있다.

Claims (22)

  1. 반도체 칩에 흐르는 입력 전류를 제어해서 출력 전류를 공급하는 반도체 장치로서, (a) 주면을 갖는 금속 베이스판, (b) 상기 금속 베이스판의 상기 주면상에 배치된 제1절연 기판, (c) 상기 제1절연 기판상에 배치되고, 상기 주면과 평행한 제1방향으로 입력 전류와 출력 전류중의 한쪽을 흐르게 하기 위한 제1부분을 갖는 제1도전층,(d) 상기 제1도전층의 일부상에 배치된 제2절연 기판, (e) 상기 제2절연 기판상에 배치되고, 상기 제1방향과 역평행인 제2방향으로 상기 입력 전류와 출력 전류중의 다른 한쪽을 흐르게 하기 위한 제2부분을 갖고, 상기 제2부분이 상기 제1부분상에 배치된 제2도전층 및 (f) 상기 제1도전층과 제2도전층 중의 한쪽상에 배치되고, 상기 제1 및 제2도전층에 전기적으로 접속된 반도체 칩을 포함하는 반도체장치.
  2. 제1항에 있어서, (g) 상기 제1도전층의 끝부에 전기적으로 접속된 제1전극과 (h) 상기 제1도전층의 상기 끝부와 동일한 상기 제2절연 기판의 측부상에 배치된 상기 제2도전층의 끝부에 전기적으로 접속된 제2전극을 더 포함하는 반도체장치.
  3. 제2항에 있어서, (i) 상기 금속 베이스판과 상기 제1절연 기판 사이에 마련된 제3도전층을 더 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 반도체 칩은 (f-1) 상기 제1도전층상에 마련된 파워 반도체 소자와 (f-2) 상기 제1도전층상에 마련되고, 상기 파워 반도체소자와는 역극성으로 접속되어 있는 플라이휠 다이오드를 구비하는 반도체장치.
  5. 제4항에 있어서, 상기 제1 및 제2도전층의 두께는 각각 0.1~0.5mm인 반도체장치.
  6. 제5항에 있어서, 상기 제1도전층과 제2도전층 사이의 간격은 0.5~1.5mm인 반도체장치.
  7. 제6항에 있어서, 상기 제1 및 제2도전층은 실질적으로 구리인 반도체장치.
  8. 반도체칩에 흐르는 입력 전류를 제어해서 출력 전류를 공급하는 반도체장치로서, (a) 주면을 갖는 금속 베이스판, (b) 상기 금속 베이스판의 상기 주면상에 배치된 제1절연 기판, (c) 상기 제1절연 기판상에 마련되고, 상기 주면과 평행한 제1방향으로 입력 전류와 출력 전류중의 한쪽을 흐르게 하기 위한 제1영역 및 이 제1영역과 연속해 있는 상기 주면상에 있어서 상기 제1방향과는 다른 제2방향으로 돌출하는 제2반도 영역을 갖는 제1도전층, (d) 상기 제1영역상에 마련된 제2절연 기판, (e) 상기 제2절연 기판상에 마련되고, 상기제1방향과 역평행인 제3방향으로 상기 입력 전류와 출력 전류중의 다른 한쪽을 흐르게 하기 위한 부분을 갖고, 상기 부분이 상기 제1도전층의 상기 제1영역상에 배치되어 이루어지는 제2도전층 및, (f) 상기 제2영역상에 마련되고, 상기 제1 및 제2도전층에 전기적으로 접속된 적어도 1개의 반도체칩을 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 적어도 1개의 반도체칩은, (f-1) 상기 제1방향으로 간격을 두고 배열된 여러개의 반도체칩 및 상기 제2영역의 일부에 있어서 상기 제2방향과 실질적으로 평행한 슬릿을 구비하는 반도체 장치.
  10. 제9항에 있어서, (g) 상기 제1영역의 끝부에 전기적으로 접속된 제1전극과, (h) 상기 제1영역의 끝부와 동일한 상기 제2절연 기판의 측부상에 배치된 상기 제2도전층의 끝부에 전기적으로 접속된 제2전극을 더 포함하는 반도체장치.
  11. 제10항에 있어서, (i) 상기 금속 베이스판과 상기 제1절연 기판 사이에 마련된 제3도전층을 포함하는 반도체장치.
  12. 제11항에 있어서, 상기 제1 및 제2전도층의 두께는 각각 0.1~0.5mm인 반도체 장치.
  13. 제12항에 있어서, 상기 제1도전층과 제2전도층의 두께는 각각 0.1~0.5mm인 반도체 장치.
  14. 제13항에 있어서, 상기 제1 및 제2전도층은 실질적으로 구리인 반도체 장치.
  15. 반도체칩에 흐르는 입력 전류를 제어해서 출력전류를 공급하는 반도체 장치로서,
    (a) 주면을 갖는 금속 베이스판,
    (b) 상기 금속 베이스판의 상기 주면상에 배치된 절연 기판,
    (c) 상기 절연 기판상에 마련되고, 상기 주면과 평행한 제1방향으로 입력 전류와 출력 전류중의 한쪽을 흐르게 하기 위한 도전층,
    (d) 상기 도전층상에 배치된 반도체 칩 및
    (e) 상기 반도체칩의 상면에 전기적으로 접속되고, 상기 도전층상에서 상기 제1방향과는 역평행인 제2방향으로 연장해서 상기 입력 전류와 출력 전류중의 다른 한쪽을 흐르게 하는 와이어를 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 절연 기판은 제1절연 기판이고, 상기 도전층은 제1도전층이고, 상기 반도체칩은 제1반도체칩이며, 상기 반도체 장치는
    (f) 상기 제1도전층상에 선택적으로 형성된 제2도전층과
    (g) 상기 제2도전층상에 배치된 제2반도체칩을 더 포함하고, 상기 와이어는
    (e-1) 상기 제1반도체칩의 상면에 전기적으로 접속된 제1끝부와
    (e-2) 상기 제2반도체칩의 상면에 전기적으로 접속된 제2끝부를 구비하는 반도체 장치.
  17. 제16항에 잇어서, 상기 제1도전층은
    (c-1) 상기 제1반도체칩이 배치된 제1영역 및
    (c-2) 상기 제1영역과 연속해 있고, 상기 주면상에 있어서 상기 제1방향과 실질적으로 직각을 이루는 제2방향으로 돌출하는 제2반도 영역을 구비하고, 상기 제2도전층은 상기 제2영역상에 형성되고, 상기 제2도전층에 흐르는 전류의 방향은 상기 제1영역에 흐르는 전류의 방향과 역평행인 반도체 장치.
  18. 제17항에 잇어서, 상기 제1반도체칩은
    (d-1) 상기 제1영역에 있어서, 실질적으로 상기 제1방향으로 간격을 두고 배열된 여러개의 제1반도체칩 및 상기 제1도전층의 일부에 있어서 상기 제1방향과 실질적으로 평행한 슬릿을 구비하는 반도체장치.
  19. 제18항에 있어서,
    (h) 상기 제1도전층의 끝부에 전기적으로 접속된 제1전극 및
    (i) 상기 제1도전층의 상기 끝부의 동일측상에 배치된 상기 제2도전층의 끝부에 전기적으로 접속된 제2전극을 더 포함하는 반도체 장치.
  20. 제18항에 있어서, 상기 제1 및 제2도전층의 두께는 각각 0.1~0.5mm인 반도체 장치.
  21. 제20항에 있어서, 상기 제1도전층과 제2도전층 사이의 간격은 0.5~1.5mm인 반도체 장치.
  22. 제21항에 있어서, 상기 제1 및 제2도전층은 실질적으로 구리인 반도체 장치.
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