DE102016112602A1 - Niederinduktives Leistungsmoduldesign - Google Patents

Niederinduktives Leistungsmoduldesign Download PDF

Info

Publication number
DE102016112602A1
DE102016112602A1 DE102016112602.0A DE102016112602A DE102016112602A1 DE 102016112602 A1 DE102016112602 A1 DE 102016112602A1 DE 102016112602 A DE102016112602 A DE 102016112602A DE 102016112602 A1 DE102016112602 A1 DE 102016112602A1
Authority
DE
Germany
Prior art keywords
power module
dcb
power
conductor track
electrically insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102016112602.0A
Other languages
English (en)
Inventor
Ronald Eisele
Frank Osterwald
Ole Mühlfeld
Holger Beer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Danfoss Silicon Power GmbH
Original Assignee
Danfoss Silicon Power GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Danfoss Silicon Power GmbH filed Critical Danfoss Silicon Power GmbH
Priority to DE102016112602.0A priority Critical patent/DE102016112602A1/de
Priority to PCT/EP2017/061645 priority patent/WO2018007062A1/en
Publication of DE102016112602A1 publication Critical patent/DE102016112602A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device

Abstract

Leistungsmodul (10) mit wenigstens zwei übereinander angeordneten, gegeneinander elektrisch isolierten Lagen antiparallel bestromter Leiterbahnen (40, 60).

Description

  • Die Erfindung betrifft ein Leistungsmodul.
  • Leistungshalbleitermodule bilden üblicherweise einen Teil einer leistungselektronischen Schaltung ab, welcher hohe Ströme führt und hohe Spannungen isoliert. Das elektrische Schaltbild ist wenig komplex und kann daher durch das Layout einlagiger Schaltungsträger abgebildet werden.
  • Es wurde daher ein keramischer Schaltungsträger entwickelt, dessen eine Seite mit einer strukturierten Kupferschicht belegt ist, die dem Schaltkreis entsprechend strukturiert ist. Aus Gründen der Symmetrie und zum Zwecke der löttechnischen Fügung ist die andere Seite des keramischen Schaltungsträgers mittels einer Kupferschicht mit einer Bodenplatte verbunden. Diese zweite Kupferschicht ist in der Regel nicht-strukturiert und bildet keinerlei elektrischen Schaltkreisstrukturen ab. Diese Schaltungsträger werden als „Direct Copper Bonded“ (DCB) Träger bezeichnet.
  • Derartige DCB-Schaltungsträger werden üblicherweise mittels Drahtbonden mit den in einem Gehäuserahmen integrierten Außenanschlüssen verbunden.
  • Alternativ finden zur Abbildung des elektrischen Schaltbildes gestanzte Kupferfolien oder Kupferbleche Verwendung, die mittels geeigneter elektrisch nichtleitender Werkstoffe gegen die Bodenplatte isoliert sind. Auch in diesen Fällen reicht eine einlagige Struktur aus, das elektrische Schaltbild abzubilden.
  • Da Leistungsmodule zunehmend bei höheren Schaltfrequenzen betrieben werden, führt dieses zu einer wachsenden Bedeutung von niederinduktiv ausgelegten Leistungsmodulen. Hierbei sind einlagige Schaltungslayout im Nachteil, da nebeneinander und in Schleifen angeordnete stromführende Leiter eine hohe parasitäre Induktivität aufweisen.
  • Weiterhin sind die daran angebundenen Außenanschüsse so gestaltet, dass eine zusätzliche parasitäre Induktivität den Betrieb bei hohen Frequenzen erschwert oder das Schalten der Halbleiter mit steilen Schaltflanken zu erheblichen Überspannungen führt.
  • Aufgabe der Erfindung ist es daher, ein Leistungsmodul zu schaffen, das mit höheren Schaltfrequenzen betrieben werden kann.
  • Diese Aufgabe wird durch das Leistungsmodul mit den Merkmalen von Anspruch 1 gelöst. Die Unteransprüche geben vorteilhafte Ausgestaltungen der Erfindung wieder.
  • Grundgedanke der Erfindung ist es, wenigstens partiell, mehrere stromführende, gegeneinander isolierte vertikale Lagen in einem Leistungsmodul anzuordnen, um damit eine niederinduktive Gestaltung der elektrischen Schaltung zu ermöglichen. Auf diese Weise lassen sich antiparallel bestromte Leiter (bei denen Ströme in im Wesentlichen entgegengesetzte Richtungen geführt werden) erzeugen, die eine sehr kleine parasitäre Induktivität aufweisen.
  • Das Prinzip antiparallel bestromter mehrlagiger Leiterstrukturen lässt sich sowohl auf der Substratebene als auch für die Außenanschlüsse nutzen.
  • Erfindungsgemäß ist also ein Leistungsmodul mit wenigstens zwei übereinander angeordneten, gegeneinander elektrisch isolierten Lagen antiparallel bestromter Leiterbahnen vorgesehen.
  • Bevorzugt sind die Leiterbahnen dabei durch Stanzgitter gebildet.
  • Insbesondere bilden die Leiterbahnen, beispielsweise die Stanzgitter, außerhalb des Leistungsmoduls übereinander angeordnete, gegeneinander elektrisch isolierte und antiparallel bestromte Außenanschlüsse aus.
  • Alternativ ist die erste Leiterbahn die Kupferfolie eines DCB-Leistungssubstrats und die zweite Leiterbahn aus einer Dickschichtpaste gebildet ist, die auf einer auf der Kupferfolie des DCB-Leistungssubstrats aufgebrachten elektrisch isolierenden Schicht aufgebracht ist.
  • Insbesondere kann die Dickschichtpaste ein Kupfer-enthaltende Dickschichtpaste sein, wie aus dem Stand der Technik auf dem Gebiet der Dickschichttechnologie bekannt.
  • Weiter ist bevorzugt vorgesehen, dass eine erste Leiterbahn auf einer ersten elektrisch isolierenden Schicht angeordnet ist, die auf einer Basisplatte angeordnet ist. Besonders bevorzugt ist dann eine zweite Leiterbahn auf einer zweiten elektrisch isolierenden Schicht angeordnet, die auf der ersten Leiterbahn angeordnet ist.
  • Die elektrische Isolierung wird bevorzugt durch einen thermisch leitfähigen Werkstoff bewirkt. Insbesondere wird die elektrische Isolierung durch einen Kunststoff und/oder eine Keramik und/oder durch einen anorganischen Zementwerkstoff bewirkt.
  • In den nachfolgend beschriebenen besonderen Ausführungsbeispielen werden alternative Lösungen beschrieben, die die erfindungsgemäße Mehrlagigkeit von Leitungslagen realisieren:
    • a. Mehrlagiger Leadframe mit Stanzgitter und mit Isolator
    Eine bevorzugte Ausgestaltungsvariante besteht darin, einen leistungselektronischen Schaltkreis mittels mehrerer elektrisch gegeneinander isolierter Stanzgitter zu bilden, welche die Leistungsbauelemente tragen. Die wenigstens zwei Lagen gegeneinander isolierter Stanzgitter können zur mechanischen Fixierung und zur optimalen Wärmeableitung aus den Leistungsbauelementen auf eine Bodenplatte (Kühlplatte) fixiert werden.
  • Idealerweise sind die elektrisch isolierenden Schichten aus einem Werkstoff gebildet, welcher thermisch leitfähig, elektrisch hoch-isolierend und zugleich haftend an den Oberflächen von Stanzgittern und Bodenplatte ist. Ein solcher Werkstoff kann ein thermisch leitfähig gefüllter Kunststoff sein, z.B. eine mit Aluminiumntirid (AlN) oder Bor (Br) gefüllte Epoxyverbindung, welcher als klebende Isolationsfolie oder als flüssiger oder verflüssigter Kunststoff verarbeitet wird. Denkbar sind auch anorganische Isolationswerkstoffe wie Zemente.
  • Besonders vorteilhaft lässt sich eine solche Struktur auch für die Gestaltung der Außenanschlüsse nutzen, indem die mindestens zwei Stanzgitter-Lagen nicht nur im Bereich des Schaltungsträgers derart übereinander angeordnet sind, dass die Leiterbahnen antiparallel bestromt werden können, sondern auch parallel übereinander angeordnet als Außenanschlüsse herausgeführt werden.
  • In 1 ist eine solche besonders bevorzugt ausgestaltete Struktur dargestellt.
  • 1 zeigt ein Leistungsmodul 10 mit einer Basisplatte 20, einer auf der Basisplatte 20 angeordneten ersten elektrisch isolierenden Schicht 30 und einem darauf angeordneten, zwei Leistungshalbleiter 70 tragenden unteren ersten Stanzgitter 40. Auf dem ersten Stanzgitter 40 ist eine weitere elektrisch isolierende Schicht 50 angeordnet, auf der ein weiteres Stanzgitter 60 derart positioniert ist, dass eine (möglichst) antiparallele Stromführung ermöglicht ist.
  • Die Stanzgitter 40, 60 sind bevorzugt auf beiden Seiten des Leistungsmoduls 10 seitlich herausgeführt und beispielhaft mittels Schraubanschlüssen 80, 90 kontaktiert. Alternativ können die Anschlüsse auch abgewinkelt und gegebenenfalls aus dem Leistungsmodul 10 nach oben herausgeführt werden.
    • b. Mehrlagiger Schaltungsaufbau mit Dickschichtpaste und mit Isolator auf DCB-Substrat
    Eine weitere bevorzugte Ausgestaltungsvariante besteht darin, einen leistungselektronischen Schaltkreis durch ein DCB-Substrat mit zusätzlichen elektrisch leitenden Lagen aus Dickschichtpaste zu belegen, welche gegenüber der oberen DCB-Kupferlage elektrisch isoliert sind. Die Leiterbahnen der DCB-Kupferlage und die Leiterbahnen der Dickschichtpaste werden so angeordnet, dass sie ebenso wie in dem zuvor genannten Ausführungsbeispiel eine antiparallele Stromführung ermöglichen.
  • 2 zeigt ein Leistungsmodul 10, eine erste elektrisch isolierende Schicht 30a einer DCB, die zwischen der oberen Kupferschicht 40a einer DCB und der unteren Schicht angeordnet ist und einen Leistungshalbleiter 70, der auf der oberen Kupferschicht 40a der DCB angeordnet ist. Auf der oberen Kupferschicht 40a der DCB ist eine weitere elektrisch isolierende Schicht 50a angeordnet, auf der eine weitere elektrisch leitfähige Kupferschicht 60a derart angeordnet ist, das (möglichst) eine antiparallele Stromführung ermöglicht ist. Eine Basisplatte wie auch Anschlüsse sind nicht gezeigt.

Claims (8)

  1. Leistungsmodul (10) mit wenigstens zwei übereinander angeordneten, gegeneinander elektrisch isolierten Lagen antiparallel bestromter Leiterbahnen (40, 60).
  2. Leistungsmodul (10) nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterbahnen (40, 60) durch Stanzgitter gebildet sind.
  3. Leistungsmodul (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterbahnen (40, 60) außerhalb des Leistungsmoduls (10) übereinander angeordnete, gegeneinander elektrisch isolierte und antiparallel bestromte Außenanschlüsse ausbilden.
  4. Leistungsmodul (10) nach Anspruch 1, dadurch gekennzeichnet, dass die eine Leiterbahn die Kupferfolie eines DCB-Leistungssubstrats ist und die zweite Leiterbahn aus einer Dickschichtpaste gebildet ist, die auf einer auf der Kupferfolie des DCB-Leistungssubstrats aufgebrachten elektrisch isolierenden Schicht aufgebracht ist.
  5. Leistungsmodul (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine erste Leiterbahn (40) auf einer ersten elektrisch isolierenden Schicht (30) angeordnet ist, die auf einer Basisplatte (20) angeordnet ist.
  6. Leistungsmodul (10) nach Anspruch 5, dadurch gekennzeichnet, dass eine zweite Leiterbahn (60) auf einer zweiten elektrisch isolierenden Schicht (50) angeordnet ist, die auf der ersten Leiterbahn (40) angeordnet ist.
  7. Leistungsmodul (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrische Isolierung durch einen thermisch leitfähigen Werkstoff bewirkt wird.
  8. Leistungsmodul (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrische Isolierung durch einen Kunststoff und/oder eine Keramik und/oder durch einen anorganischen Zementwerkstoff bewirkt wird.
DE102016112602.0A 2016-07-08 2016-07-08 Niederinduktives Leistungsmoduldesign Ceased DE102016112602A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102016112602.0A DE102016112602A1 (de) 2016-07-08 2016-07-08 Niederinduktives Leistungsmoduldesign
PCT/EP2017/061645 WO2018007062A1 (en) 2016-07-08 2017-05-15 Low-inductance power module design

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016112602.0A DE102016112602A1 (de) 2016-07-08 2016-07-08 Niederinduktives Leistungsmoduldesign

Publications (1)

Publication Number Publication Date
DE102016112602A1 true DE102016112602A1 (de) 2018-01-11

Family

ID=58709478

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016112602.0A Ceased DE102016112602A1 (de) 2016-07-08 2016-07-08 Niederinduktives Leistungsmoduldesign

Country Status (2)

Country Link
DE (1) DE102016112602A1 (de)
WO (1) WO2018007062A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112106194A (zh) * 2018-05-15 2020-12-18 罗伯特·博世有限公司 用于半导体功率模块的排热组件
DE102021117822A1 (de) 2021-07-09 2023-01-12 Danfoss Silicon Power Gmbh Leitungsrahmen

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020119169B4 (de) 2020-07-21 2022-03-10 Danfoss Silicon Power Gmbh Schaltkomponenten

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424579A (en) * 1992-07-21 1995-06-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having low floating inductance
DE69319026T2 (de) * 1992-06-30 1998-12-10 Mitsubishi Electric Corp Halbleiter-Leistungsmodul

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327024B2 (en) * 2004-11-24 2008-02-05 General Electric Company Power module, and phase leg assembly
US9391055B2 (en) * 2012-12-05 2016-07-12 Lockheed Martin Corporation Power module having stacked substrates arranged to provide tightly-coupled source and return current paths
KR102034717B1 (ko) * 2013-02-07 2019-10-21 삼성전자주식회사 파워모듈용 기판, 파워모듈용 터미널 및 이들을 포함하는 파워모듈
CN103716980B (zh) * 2013-12-30 2017-12-05 陈文� 一种电源模块用正极氧化膜印刷基板
US9655265B2 (en) * 2014-05-26 2017-05-16 Infineon Technologies Ag Electronic module

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69319026T2 (de) * 1992-06-30 1998-12-10 Mitsubishi Electric Corp Halbleiter-Leistungsmodul
US5424579A (en) * 1992-07-21 1995-06-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having low floating inductance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112106194A (zh) * 2018-05-15 2020-12-18 罗伯特·博世有限公司 用于半导体功率模块的排热组件
DE102021117822A1 (de) 2021-07-09 2023-01-12 Danfoss Silicon Power Gmbh Leitungsrahmen

Also Published As

Publication number Publication date
WO2018007062A1 (en) 2018-01-11

Similar Documents

Publication Publication Date Title
EP3942603B1 (de) Elektronischer schaltkreis und verfahren zur herstellung eines elektronischen schaltkreises
DE102015118633B4 (de) Ein Leistungshalbleitermodul mit einem Direct Copper Bonded Substrat und einem integrierten passiven Bauelement und ein integriertes Leistungsmodul sowie ein Verfahren zur Herstellung des Leistungshalbleitermoduls
DE102005036116B4 (de) Leistungshalbleitermodul
DE102014109816B4 (de) Leistungshalbleitermodul und System mit mindestens zwei Leistungshalbleitermodulen
DE102015110653A1 (de) Doppelseitiges Kühl-Chipgehäuse und Verfahren zum Herstellen desselben
DE102012218868B3 (de) Leistungshalbleitermodul
CN105529317B (zh) 嵌入式封装装置
EP0805494A2 (de) Halbleiterleistungsmodul hoher Packungsdichte in Mehrschichtbauweise
DE10393437T5 (de) Halbleiterbauelementbaugruppe
DE102014117943B4 (de) Vorrichtung mit einer Leiterplatte und einem Metallwerkstück
EP0597144A1 (de) Hybride leistungselektronische Anordnung
DE102015108909B4 (de) Anordnung mehrerer Leistungshalbleiterchips und Verfahren zur Herstellung derselben
DE102011080153A1 (de) Flexible verbindung von substraten in leistungshalbleitermodulen
DE102004019443B3 (de) Leistungsmodul
DE102016112602A1 (de) Niederinduktives Leistungsmoduldesign
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102016214607B4 (de) Elektronisches Modul und Verfahren zu seiner Herstellung
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE102004046806B4 (de) Leistungshalbleitermodul
EP1755163A1 (de) Leistungshalbleitermodul mit Leitungssegment
WO2015043795A2 (de) Leistungsmodul, stromrichter und antriebsanordnung mit einem leistungsmodul
DE102011078806B4 (de) Herstellungsverfahren für ein leistungselektronisches System mit einer Kühleinrichtung
DE102005046063B3 (de) Leistungshalbleitermodul mit Überstromschutzeinrichtung
DE102014102703B4 (de) Halbleiterchip-Baugruppe
WO2017093116A1 (de) Elektronisches leistungsmodul

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R082 Change of representative

Representative=s name: LOBEMEIER, MARTIN LANDOLF, DR., DE

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final