JPWO2020208741A1 - 半導体装置、及びリードフレーム材 - Google Patents

半導体装置、及びリードフレーム材 Download PDF

Info

Publication number
JPWO2020208741A1
JPWO2020208741A1 JP2020501586A JP2020501586A JPWO2020208741A1 JP WO2020208741 A1 JPWO2020208741 A1 JP WO2020208741A1 JP 2020501586 A JP2020501586 A JP 2020501586A JP 2020501586 A JP2020501586 A JP 2020501586A JP WO2020208741 A1 JPWO2020208741 A1 JP WO2020208741A1
Authority
JP
Japan
Prior art keywords
substrate
lead frame
built
connection electrode
electrode portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020501586A
Other languages
English (en)
Other versions
JP6850938B1 (ja
Inventor
宗一郎 梅田
宗一郎 梅田
淳志 久徳
淳志 久徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6850938B1 publication Critical patent/JP6850938B1/ja
Publication of JPWO2020208741A1 publication Critical patent/JPWO2020208741A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

半導体装置１は、半導体チップ３が実装され、表面に電気経路端子２３を含む端子が形成された内蔵基板２と、半導体チップ３の表面に導電性接合部材６を介して電気的に接続されたチップ接続電極部４１、内蔵基板２の電気経路端子２３に電気的に接続された基板接続電極部４２、チップ接続電極部４１若しくは基板接続電極部４２から外側に張り出す水平面支持部４３を有するリードフレーム４と、リードフレーム４の基板接続電極部４２の平面に対して垂直方向に立つピン端子５とを備え、水平面支持部４３は、内蔵基板２より外側まで張り出していることを特徴とする。本発明によれば、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置を提供することができる。

Description

本発明は、半導体装置、及びリードフレーム材に関する。
特許文献１には、内蔵基板上や、内蔵基板上に実装されている半導体チップ上に、導電性接合部材を介してリードフレームが接合された半導体装置が開示されている。このような半導体装置のリードフレームは、製造時に、リードフレーム材として外枠部内側に繋がった状態で半導体チップ上及び内蔵基板上に接合され、その後外枠部から切り離される。また、特許文献２には、外部接続端子がピン端子構造の半導体装置が開示されている。
特許文献１に開示された従来の半導体装置６０１は、図４（ａ）に示すように、半導体チップ４０３が実装された内蔵基板４０２と、内蔵基板４０２及び半導体チップ４０３上に導電性接合部材４０６を介して接合されたリードフレーム４０４と、これらを一部残して樹脂封止しているモールド樹脂４０７とを備えている。製造時リードフレーム材の状態において、リードフレーム４０４が外枠部（不図示）と接合している部分４４５は、図４（ａ）及び図４（ｂ）に示すように、外部接続端子としてモールド樹脂４０７から露出している。
また、半導体装置４０１において、リードフレーム４０４は、半導体チップ４０３の電極に接合するチップ接続電極部４４１と、チップ接続電極部４４１から半導体チップ４０３の外形外側まで張り出させた部分４４３とを有している。張り出させた部分４４３の先端は、図４（ｃ）に示すように、内蔵基板４０２上の電気経路端子４２３の一部に導電性接合部材４０６を介して接合されている。リードフレーム４０４は、張り出させた部分４４３が薄い導電性接合部材４０６を介して内蔵基板４０２で受けられているため、製造時、自重による傾きがある程度抑えられた状態で接合される。
特許文献２に開示された従来の半導体装置５０１は、いわゆるピン端子構造の半導体装置であり、図５に示すように、外部接続端子として、内蔵基板５０２上に接合されたピン端子５０５を備えている。ピン端子５０５は、内蔵基板５０２表面に対して垂直に立てられ、モールド樹脂５０７から露出している。このようなピン端子構造の半導体装置は、電気経路を短くできる。
特開２０１６−０７２５７５号公報 特許３６９１４０２号公報
しかしながら、上記した半導体装置４０１では、張り出させた部分４４３が、薄いと言っても導電性接合部材４０６を介して受けられているため、リードフレーム４０４が自重で傾いて接合されてしまう虞がある。また、半導体装置４０１では、張り出させた部分４４３が内蔵基板４０２によって受けられているため、内蔵基板４０２が傾いていた場合、リードフレーム４０４がモールド樹脂４０７に対して傾いて接合されてしまう虞がある。リードフレームが傾いて接合されてしまうと、外部接続端子の先端ピッチ精度が悪化してしまうという問題がある。特に、ピン端子構造の半導体装置の場合には、ピン端子を立てる表面に傾きがあるとピン端子が傾き、ピン端子の先端ピッチ精度が悪化してしまうという問題がある。
そこで、本発明は、上記した問題を解決するためになされたもので、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置を提供することを目的とする。また、本発明は、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置に用いられるリードフレーム材を提供することを目的とする。
［１］本発明の半導体装置は、半導体チップが実装され、表面に電気経路端子を含む端子が形成された内蔵基板と、前記半導体チップの表面に導電性接合部材を介して電気的に接続されたチップ接続電極部、前記内蔵基板の電気経路端子に電気的に接続された基板接続電極部、及び平面的に見て前記チップ接続電極部若しくは前記基板接続電極部から外側に張り出す水平面支持部を有するリードフレームと、前記リードフレームの前記基板接続電極部に電気的に接続されているとともに前記基板接続電極部の平面に対して垂直方向に立つピン端子とを備え、前記水平面支持部は、平面的に見て前記内蔵基板より外側まで張り出していることを特徴とする。
［２］本発明の半導体装置においては、前記水平面支持部の先端は、前記内蔵基板及び前記半導体チップに接していないことが好ましい。
［３］本発明の半導体装置においては、前記チップ接続電極部、前記基板接続電極部、及び前記水平面支持部は、同一平面に沿って広がっており、前記ピン端子は、前記内蔵基板上の前記電気経路端子に導電性接合部材を介して電気的に接続されていることが好ましい。
［４］本発明の半導体装置においては、前記リードフレームは、前記水平面支持部として、前記内蔵基板の一方組の対辺から張り出している第１の水平面支持部と前記内蔵基板の他方組の対辺から張り出している第２の水平面支持部とを有し、前記第１の水平面支持部及び前記第２の水平面支持部によって、水平面支持機構が構成されていることが好ましい。
［５］本発明の半導体装置においては、前記水平面支持機構を構成する複数の前記水平面支持部は、同等幅で形成されていることが好ましい。
［６］本発明の半導体装置においては、前記チップ接続電極部は、前記半導体チップの表面の導電性接合部材の厚みに対応する高さの打ち出し突起を有することが好ましい。
［７］本発明の半導体装置においては、前記内蔵基板は、絶縁端子をさらに有し、前記リードフレームは、前記絶縁端子に導電性接合部材を介して電気的に接続された絶縁端子連結部をさらに有し、当該絶縁端子連結部の一部以外が全てモールド樹脂に覆われていることが好ましい。
［８］本発明のリードフレーム材は、半導体チップが実装され、表面に電気経路端子を含む端子が形成された内蔵基板と、前記半導体チップ及び前記内蔵基板に電気的に接続されたリードフレームとを備える半導体装置における前記リードフレームに加工されるリードフレーム材であって、前記内蔵基板に重ね合わせて平面的に見た際に、前記内蔵基板を囲う枠状の外枠部と、少なくとも一部が前記半導体チップと重なるチップ接続電極部と、少なくとも一部が前記内蔵基板の前記電気経路端子と重なる基板接続電極部と、一端が前記チップ接続電極部又は前記基板接続電極部に繋がり、他端が前記外枠部に繋がる第１の水平面支持部と、一端が前記基板接続電極部と繋がり、他端が前記内蔵基板の外側に位置するとともに、どことも繋がらない第２の水平面支持部と、を有することを特徴とする。
［９］本発明のリードフレーム材においては、前記外枠部、前記チップ接続電極部、前記基板接続電極部、及び前記水平面支持部は、同一平面に沿って広がっていることが好ましい。
［１０］本発明のリードフレーム材においては、前記内蔵基板に重ね合わせて平面的に見た際に、前記電気経路端子と重なる位置に貫通孔が形成されていることが好ましい。
［１１］本発明のリードフレーム材においては、前記端子の一部として絶縁端子が形成された前記内蔵基板に重ね合わせて平面的に見た際に、一端が前記絶縁端子に重なり、他端が前記外枠部に繋がる絶縁端子連結部をさらに有することが好ましい。
本発明の半導体装置によれば、平面的に見てチップ接続電極部若しくは基板接続電極部から内蔵基板よりも外側まで張り出す水平面支持部を有するリードフレームを備えるため、製造時に固定冶具で水平面支持部を受けることで傾きを抑えてリードフレームを配置できることから、リードフレームと接合する外部接続端子の先端ピッチ精度を良好にできる。また、本発明の半導体装置によれば、基板接続電極部の平面に対して垂直方向に立つピン端子を備えるため、外部接続端子をピン端子とするピン端子構造を構成できる。その結果、本発明の半導体装置は、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置となる。
本発明のリードフレーム材においては、内蔵基板に重ね合わせて平面的に見た際に、一端がチップ接続電極部又は基板接続電極部に繋がり、他端が外枠部に繋がる第１の水平面支持部と、一端が基板接続電極部と繋がり、他端が内蔵基板の外側に位置するとともに、どことも繋がらない第２の水平面支持部とを備える。このため、本発明のリードフレーム材によれば、製造時に固定冶具で第１及び第２の水平面支持部を受けることで傾きを抑えてリードフレーム材を配置できることから、リードフレーム材と接合する外部接続端子の先端ピッチ精度を良好にできる。また、本発明のリードフレーム材は、内蔵基板に重ね合わせて平面的に見た際に、少なくとも一部が内蔵基板の電気経路端子と重なる基板接続電極部を備えるため、基板接続電極部を介してピン端子を内蔵基板の電気経路端子に接合可能なことから、外部接続端子をピン端子とするピン端子構造を構成できる。その結果、本発明のリードフレーム材は、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置に用いられるリードフレーム材となる。
実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、半導体装置１の内部を透過した上面図であり、図１（ｂ）は、Ａ−Ａ断面図であり、図１（ｃ）は、Ｂ−Ｂ断面図であり、図１（ｄ）は、Ｃ−Ｃ断面図である。 実施形態に係るリードフレーム材４０を示す模式図である。 実装工程Ｓ１における支持状態を示す模式図である。図３（ａ）は、上面図であり、図３（ｂ）は、Ｄ−Ｄ断面図である。 従来の半導体装置４０１を示す模式図である。図４（ａ）は、半導体装置４０１の内部を透過した上面図であり、図４（ｂ）は、Ｅ−Ｅ断面図であり、図４（ｃ）は、Ｆ−Ｆ断面図である。 従来の半導体装置５０１の断面を示す模式図である。
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
１.実施形態における半導体装置１の構成
実施形態に係る半導体装置１は、図１（ａ）〜（ｄ）に示すように、内蔵基板２と、半導体チップ３と、リードフレーム４と、ピン端子５と、導電性接合部材６と、を備え、リードフレーム４の一部及びピン端子５の先端側を除いてモールド樹脂７で樹脂封止されている。
内蔵基板２は、電気回路基板である。内蔵基板としては適宜の基板（例えば、プリント基板）を用いることができるが、実施形態の内蔵基板２は、絶縁性基材２１と、チップを搭載するために絶縁性基材２１の一方の表面に露出するチップ接続端子２２と、電気回路の一部であり絶縁性基材２１の一方の表面に露出する複数の電気経路端子２３と、電気回路と電気的に繋がらず絶縁性基材２１の一方の表面に露出する絶縁端子２４と、絶縁性基材２１の他方の面に露出する放熱用金属板２５とを有するＤＣＢ（Ｄｉｒｅｃｔ Ｃоｐｐｅｒ Ｂｏｎｄｉｎｇ）基板である。なお、放熱用金属板２５はモールド樹脂７から露出している。
半導体チップ３は、内蔵基板２上に実装されている。半導体チップ３は、一方の面（内蔵基板２側の面）に形成されたコレクタ電極３１、並びに、他方の面（内蔵基板２側の面とは反対側の面）に形成されたエミッタ電極３２、及びエミッタ電極３２とは離間した位置に形成されたゲート電極３３を有するＩＧＢＴである。コレクタ電極３１は、導電性接合部材６を介して内蔵基板２のチップ接続端子２２に接合されている。エミッタ電極３２は、導電性接合部材６を介してリードフレーム４に接合されている。ゲート電極３３は、ワイヤやジャンパー等の導電性部材を介して内蔵基板２に接続されている。
リードフレーム４は、複数ピースの平板状の金属部材からなり、後述の１のリードフレーム材４０（図２参照）から切り離されて形成されたものである。リードフレーム４は、半導体チップ３のコレクタ電極３１と電気的に接続するリードフレームコレクタピース４Ｃ、半導体チップ３のエミッタ電極３２と電気的に接続するリードフレームエミッタピース４Ｅ、半導体チップ３のゲート電極３３と電気的に接続するリードフレームゲートピース４Ｇ、及び半導体チップと電気的に接続していないリードフレーム絶縁ピース４Ｉに分割されている。リードフレーム４は、ワイヤよりも断面積が大きく、大電流を流すことができる。リードフレーム４は、チップ接続電極部４１と、基板接続電極部４２と、水平面支持機構４３と、絶縁端子連結部４４とを有している。チップ接続電極部４１、基板接続電極部４２、及び水平面支持機構４３は、同一平面に沿って広がっており、平面高さは一定である。リードフレーム４は、絶縁端子連結部４４の一端部以外が全てモールド樹脂７に覆われている。
チップ接続電極部４１は、導電性接合部材６を介して半導体チップ３の表面のエミッタ電極３２に電気的に接続されている。チップ接続電極部４１は、リードフレームエミッタピース４Ｅに形成されている。チップ接続電極部４１は、半導体チップ３側の表面中央部に、半導体チップ３との間の導電性接合部材６の厚みに対応する高さの打ち出し突起４１ａを有する。チップ接続電極部４１は、半導体チップ３上に載置された際、打ち出し突起４１ａの頂点が半導体チップ３に接触する。このため、チップ接続電極部４１は、その表面と半導体チップ３の表面との間に一定量の隙間が確保され、十分な厚みの導電性接合部材６を介して半導体チップ３に接合されている。
基板接続電極部４２は、後述のピン端子５を介して内蔵基板２の電気経路端子２３に電気的に接続されている。基板接続電極部４２には、内蔵基板２と重ね合わせた際に内蔵基板２の電気経路端子２３と重なる位置に、後述のピン端子５の外形形状に対応した貫通孔４２ａが形成されている（図２も併せて参照）。基板接続電極部４２は、リードフレームコレクタピース４Ｃ、リードフレームエミッタピース４Ｅ、及びリードフレームゲートピース４Ｇのそれぞれに形成されている。なお、リードフレームエミッタピース４Ｅにおける基板接続電極部４２は、一部がチップ接続電極部４１と繋がっている。
水平面支持機構４３は、それぞれが、平面的に見てチップ接続電極部４１若しくは基板接続電極部４２から外側に張り出す複数の水平面支持部によって構成されている。水平面支持機構４３は、それぞれが水平面支持部となる第１の水平面支持部４３ａ及び複数の第２の水平面支持部４３ｂによって構成されている。第１の水平面支持部４３ａ及び第２の水平面支持部４３ｂは、それぞれ同等の幅で形成されている。また、第１の水平面支持部４３ａ及び第２の水平面支持部４３ｂの先端は、内蔵基板２及び半導体チップ３に接しておらず、どことも繋がっていない。
第１の水平面支持部４３ａは、内蔵基板２の一方組の対辺（図１（ａ）において横方向に対向する辺）から張り出している。第１の水平面支持部４３ａは、リードフレームコレクタピース４Ｃ、リードフレームエミッタピース４Ｅ、及びリードフレームゲートピース４Ｇのそれぞれに形成されている。なお、リードフレームエミッタピース４Ｅにおける第１の水平面支持部４３ａは、チップ接続電極部４１から張り出している。
第２の水平面支持部４３ｂは、内蔵基板２の他方組の対辺（図１（ａ）において縦方向に対向する辺）から張り出している。第２の水平面支持部４３ｂは、リードフレームコレクタピース４Ｃ、リードフレームエミッタピース４Ｅ、及びリードフレームゲートピース４Ｇのそれぞれに形成されている。なお、リードフレームエミッタピース４Ｅにおける第２の水平面支持部４３ｂは、基板接続電極部４２から張り出している。
絶縁端子連結部４４は、導電性接合部材６を介して内蔵基板２の絶縁端子２４に電気的に接続されている。絶縁端子連結部４４は、クランク状に曲げられて、一端が絶縁端子２４に接続され、他端がモールド樹脂７の側面から僅かに露出している。絶縁端子連結部４４は、リードフレーム絶縁ピース４Ｉに形成されている。
ピン端子５は、中央部に径が大きな部分のフランジ部５ａを有する細長い円柱状の導電性ピンである。ピン端子５は、リードフレーム４の貫通孔４２ａに内蔵基板２側と反対側から一方側を差し込まれ、基板接続電極部４２の平面に対して垂直方向に立つよう配置される。ピン端子５は、一方側の端部が導電性接合部材６を介して内蔵基板２に接合され、フランジ部５ａの一方側の面が導電性接合部材６を介してリードフレーム４に接合される。これにより、ピン端子５は、リードフレーム４の基板接続電極部４２に電気的に接続されるとともに、内蔵基板２上の電気経路端子２３に電気的に接続される。ピン端子５は、他方側がモールド樹脂７の表面から突出し、外部接続端子として機能する。
導電性接合部材６は、導電性および接着性を有する合金又は金属である。導電性接合部材としては、銀ペーストや銀ナノ粒子を有する導電性接着剤等を採用してもよいが、本実施形態の導電性接合部材６は、はんだ材を加熱・溶融して固化させたはんだである。導電性接合部材６は、鉛フリーはんだでもよい。導電性接合部材６は、内蔵基板２の各端子、半導体チップ３の各電極、リードフレーム４、又はピン端子５の間で複数箇所に用いられ、両者を機械的に接合するとともに電気的に接続する。
モールド樹脂７には適宜の樹脂が用いられ、モールド樹脂７は、内蔵基板２の放熱用金属板２５の一部、リードフレーム４の絶縁端子連結部４４の一部、及びピン端子５の一部を除き、内蔵基板２、半導体チップ３、リードフレーム４、ピン端子５、及び導電性接合部材６を樹脂封止している。
２.実施形態におけるリードフレーム材４０の構成
前述したように、リードフレーム４は、複数ピースからなるが、製造過程において１のリードフレーム材４０から切り離されて形成されたものである。ここで、本実施形態の半導体装置１の製造に用いられるリードフレーム材４０について説明する。リードフレーム材４０は、半導体装置１におけるリードフレーム４に加工されるリードフレーム材であって、図２に示すように、外枠部４５と、チップ接続電極部４１と、基板接続電極部４２と、第１の水平面支持部４３ａと、第２の水平面支持部４３ｂと、絶縁端子連結部４４とを有している。リードフレーム材４０は、外枠部４５、チップ接続電極部４１、基板接続電極部４２、第１の水平面支持部４３ａ及び第２の水平面支持部４３ｂが同一平面に沿って広がっており、全体的には内側に開口と貫通孔とを有する矩形状の金属製平板である。リードフレーム材４０は、製造時において、第１カットラインＣＬ１及び第２カットラインＣＬ２に沿って切り離されることで、内側がリードフレーム４として分離する。なお、リードフレーム材４０における外枠部４５以外の部分については、前述のリードフレーム４として説明した形態と基本的には同様であるため、以下においては詳細な形態を省略して説明する。
リードフレーム材４０における外枠部４５は、枠部分４５ａと連結部分４５ｂとを有し、内蔵基板２に重ね合わせて平面的に見た際に、内蔵基板２の周囲を囲う。枠部分４５ａは、矩形枠状に形成されている。枠部分４５ａには、４つ角等に位置決め用貫通孔４６が形成されていてもよい。連結部分４５ｂは、枠部分４５ａと内側のリードフレーム４となる部分とを繋いでいる。例えば、連結部分４５ｂは、枠部分４５ａと第１の水平面支持部４３ａとを繋いでいる。なお、図２において、位置決め用貫通孔４６は、４箇所に真円状で描かれているが、逃がしを考慮して部分的に楕円形状に形成したり、２箇所だけに形成したりしてもよい。
リードフレーム材４０におけるチップ接続電極部４１は、リードフレーム４におけるチップ接続電極部４１となる部分であり、内蔵基板２に重ね合わせて平面的に見た際に、少なくとも一部が半導体チップ３と重なる。リードフレーム材４０におけるチップ接続電極部４１においても、中央に打ち出し突起４１ａが形成されている。
リードフレーム材４０における基板接続電極部４２は、リードフレーム４における基板接続電極部４２となる部分であり、内蔵基板２に重ね合わせて平面的に見た際に、少なくとも一部が内蔵基板２の電気経路端子２３と重なる。リードフレーム材４０における基板接続電極部４２においても、内蔵基板２に重ね合わせて平面的に見た際に、電気経路端子２３と重なる位置に貫通孔４２ａが形成されている。
リードフレーム材４０における第１の水平面支持部４３ａは、リードフレーム４における第１の水平面支持部４３ａとなる部分であり、一端がチップ接続電極部４１又は基板接続電極部４２に繋がっている。また、リードフレーム材４０における第１の水平面支持部４３ａは、他端がリードフレーム４として切り離された際にはどことも繋がっていないが、切り離される前には外枠部４５の連結部分４５ｂに繋がっている。
リードフレーム材４０における第２の水平面支持部４３ｂは、リードフレーム４における第２の水平面支持部４３ｂとなる部分であり、一端が基板接続電極部４２と繋がり、他端が内蔵基板２の外側に位置するとともに、どことも繋がっていない。
リードフレーム材４０における絶縁端子連結部４４は、リードフレーム４における絶縁端子連結部４４となる部分であり、内蔵基板２に重ね合わせて平面的に見た際に、一端が絶縁端子２４に重なる。また、リードフレーム材４０における絶縁端子連結部４４は、他端がリードフレーム４として切り離された際にはどことも繋がっていないが、切り離される前には外枠部４５の枠部分４５ａに繋がっている。
３．実施形態に係る半導体装置１の製造過程における部品実装
半導体装置１の製造過程においては、図３に示すような内側に凹部を有する固定冶具８０が用いられて部品実装される。固定冶具８０の凹部は、リードフレーム４の一方の面と半導体チップ３の一方の面との距離寸法に対応した深さ寸法位置において、内蔵基板２の外形形状に対応した外形形状の底面８１を有している。固定冶具８０は、上面において、リードフレーム材載置面８２を有し、リードフレーム材載置面８２の一部からは、リードフレーム材４０の位置決め用貫通孔４６に合わせて位置決めピン８３が突出している。底面８１とリードフレーム材載置面８２とは、互いに平行な平面となっている。
半導体装置１の製造過程における部品実装の際、図３（ｂ）に示すように、固定冶具８０に、内蔵基板２、半導体チップ３、内側にリードフレーム４を有するリードフレーム材４０、ピン端子５、及び未固化状態の導電性接合部材６が配置された後、導電性接合部材６が固化される。
具体的には、まず、チップ接続端子２２を上方に向けた内蔵基板２が固定冶具８０の底面８１に載置される。次に、内蔵基板２のチップ接続端子２２及び電気経路端子２３に導電性接合部材６（はんだ材）が塗布される。次に、コレクタ電極３１を下方に向けた半導体チップ３が内蔵基板２のチップ接続端子２２上に載置される。次に、半導体チップ３のエミッタ電極３２に導電性接合部材６（はんだ材）が塗布される。次に、固定冶具８０のリードフレーム材載置面８２にリードフレーム材４０が載置される。次に、リードフレーム材４０の基板接続電極部４２に導電性接合部材６（はんだ材）が塗布される。次に、ピン端子５が、下端を内蔵基板２の電気経路端子２３上の導電性接合部材６に接触させるようにして、リードフレーム材４０の基板接続電極部４２の貫通孔４２ａに挿通されて立てられる。そうすると、固定冶具８０に内蔵基板２、半導体チップ３、リードフレーム４、ピン端子５、及び導電性接合部材６が図３に示すように配置される。次に、全体が加熱されることで導電性接合部材６により内蔵基板２、半導体チップ３、内側にリードフレーム４を有するリードフレーム材４０、及びピン端子５は一体化する。
なお、半導体装置１の製造過程における部品実装の際、半導体チップ３のゲート電極３３と内蔵基板２とは、両者を繋ぐためにワイヤが用いられるか導電性接合部材を介する金属板が用いられるかによって、適宜上記具体的な手順の中で電気的に接合される。また、はんだ材としては、ペースト状のはんだ材（いわゆるクリームはんだ）や固体状のはんだ材（いわゆる板はんだ）またはこれらを組み合わせて用いることができる。
４．実施形態に係る効果
半導体装置１によれば、平面的に見てチップ接続電極部４１若しくは基板接続電極部４２から内蔵基板２よりも外側まで張り出す水平面支持部４３ａ，４３ｂを有するリードフレーム４を備えるため、製造時に固定冶具８０で水平面支持部４３ａ，４３ｂを受けることで傾きを抑えてリードフレーム４を配置できることから、リードフレーム４と接合する外部接続端子の先端ピッチ精度を良好にできる。また、半導体装置１によれば、基板接続電極部４２の平面に対して垂直方向に立つピン端子５を備えるため、外部接続端子をピン端子５とするピン端子構造を構成できる。その結果、半導体装置１は、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置となる。
また、半導体装置１によれば、水平面支持部４３ａ，４３ｂの先端は、内蔵基板２及び半導体チップ３に接しておらず、どことも繋がっていないため、水平面支持部４３ａ，４３ｂの先端を製造時におけるリードフレーム４の水平出しに使用できる。
また、半導体装置１においては、リードフレーム４のチップ接続電極部４１、基板接続電極部４２、及び水平面支持部４３ａ，４３ｂは、同一平面に沿って広がっているため、各部間に曲げ加工等されていないことから、リードフレーム４各部の平面精度を高めることが容易である。その上で、半導体装置１においては、ピン端子５が内蔵基板２上の電気経路端子２３に導電性接合部材６を介して電気的に接続されている。このため、半導体装置１によれば、外部接続端子としてのピン端子５の先端ピッチ精度を容易に出すことができる。
また、半導体装置１においては、リードフレーム４は、複数の第１の水平面支持部４３ａ及び複数の第２の水平面支持部４３ｂによって構成される水平面支持機構４３を有する。この水平面支持機構４３は、第１の水平面支持部４３ａが内蔵基板２の一方組の対辺から張り出し、第２の水平面支持部４３ｂが内蔵基板２の他方組の対辺から張り出している。このため、半導体装置１によれば、製造時にリードフレーム４を一の辺に沿ったライン以外でも支持可能であることから、傾きを抑えてリードフレーム４を構成できる。
また、半導体装置１においては、リードフレーム４の水平面支持機構４３を構成する複数の水平面支持部４３ａ，４３ｂは、同等幅で形成されている。このため、半導体装置１によれば、製造時に導電性接合部材６を固化させる際、リードフレーム４のチップ接続電極部４１及び基板接続電極部４２での熱応力の偏りが抑えられることから、傾きを抑えてリードフレーム４を構成できる。
また、半導体装置１においては、リードフレーム４のチップ接続電極部４１は、半導体チップ３の表面の導電性接合部材６の厚みに対応する高さの打ち出し突起４１ａを有する。このため、半導体装置１によれば、製造時に導電性接合部材６を固化させる際、半導体チップ３が浮いてきたとしても打ち出し突起４１ａで抑えることが可能であることから、半導体チップ３とリードフレーム４との間に性能維持に必要な十分な厚みの導電性接合部材６を構成できる。
また、半導体装置１においては、リードフレーム４は、内蔵基板２の絶縁端子２４に導電性接合部材６を介して電気的に接続された絶縁端子連結部４４を有し、絶縁端子連結部４４の一部以外が全てモールド樹脂７に覆われている。このため、半導体装置１によれば、側面に内蔵基板２の電気回路と繋がる端子が露出しないことから、高耐圧化に優れるよう構成できる。
リードフレーム材４０においては、内蔵基板２に重ね合わせて平面的に見た際に、一端がチップ接続電極部４１又は基板接続電極部４２に繋がり、他端が外枠部４５に繋がる第１の水平面支持部４３ａと、一端が基板接続電極部４２と繋がり、他端が内蔵基板２の外側に位置するとともに、どことも繋がらない第２の水平面支持部４３ｂとを備える。このため、リードフレーム材４０によれば、製造時に固定冶具８０で第１及び第２の水平面支持部４３ａ，４３ｂを受けることで傾きを抑えてリードフレーム材４０を配置できることから、リードフレーム材４０と接合する外部接続端子の先端ピッチ精度を良好にできる。また、リードフレーム材４０においては、内蔵基板２に重ね合わせて平面的に見た際に、少なくとも一部が内蔵基板２の電気経路端子２３と重なる基板接続電極部４２を備える。このため、リードフレーム材４０によれば、基板接続電極部４２を介してピン端子５を内蔵基板２の電気経路端子２３に接合可能なことから、外部接続端子をピン端子５とするピン端子構造を構成できる。その結果、リードフレーム材４０は、外部接続端子の先端ピッチ精度が良好なピン端子構造の半導体装置１に用いられるリードフレーム材となる。
また、リードフレーム材４０によれば、外枠部４５、チップ接続電極部４１、基板接続電極部４２、及び第１及び第２の水平面支持部４３ａ，４３ｂは、同一平面に沿って広がっているため、内側を切り離して形成されたリードフレーム４各部の平面精度を高めることができる。
また、リードフレーム材４０によれば、内蔵基板２に重ね合わせて平面的に見た際に、電気経路端子２３と重なる位置に貫通孔４２ａが形成されているため、先端を電気経路端子２３に接合させるピン端子５を立てることができる。
また、リードフレーム材４０においては、絶縁端子２４が形成された内蔵基板２に重ね合わせて平面的に見た際に、一端が絶縁端子２４に重なり、他端が外枠部４５に繋がる絶縁端子連結部４４をさらに有する。このため、リードフレーム材４０によれば、製造時において、半導体装置１の内部部品を電気回路と繋がらない絶縁端子連結部４４と繋がる外枠部４５で支持可能なことから、モールド樹脂７による樹脂封止の作業性を向上できる。
以上、本発明を上記の実施形態に基づき説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記実施形態においては、半導体チップ３をＩＧＢＴとしたが、本発明はこれに限定されるものではない。半導体チップ３を他の３端子の半導体素子（例えば、ＭＯＳＦＥＴ）としてよいし、半導体チップ３を２端子の半導体素子（例えば、ダイオード）としてよいし、半導体チップ３を４端子以上の半導体素子（４端子の半導体素子としては、例えばサイリスタ）としてもよい。
（３）上記実施形態においては、半導体装置を、半導体チップを１つ備える半導体装置としたが、本発明はこれに限定されるものではない。例えば、半導体装置を、半導体チップを２つ備える半導体装置としてもよいし、半導体チップを３つ以上備える半導体装置としてもよい。
（４）上記実施形態において、半導体装置を、半導体チップの一方の面にコレクタ電極を有し、他方の面にエミッタ電極およびゲート電極を有する、いわゆる縦型の半導体装置としたが、本発明はこれに限定されるものではない。例えば、半導体装置を、基板側とは反対側の面に全ての電極を有する、いわゆる横型の半導体装置としてもよい。
（５）上記実施形態のリードフレーム４においては、チップ接続電極部４１、基板接続電極部４２、及び第１及び第２の水平面支持部４３ａ，４３ｂは、同一平面に沿って広がっているものとして説明したが、本発明はこれに限定されるものではない。リードフレームのチップ接続電極部、基板接続電極部、及び第１及び第２の水平面支持部は、同一平面に沿って広がっていることが好ましいが、一部平行にずれていてもよい。
（６）上記実施形態のリードフレーム４においては、第１の水平面支持部４３ａの先端が外枠部４５と繋がり、第２の水平面支持部４３ｂの先端がどことも繋がっていないものとして説明したが、本発明はこれに限定されるものではない。例えば、リードフレーム材は、第１の水平面支持部の先端がどことも繋がっておらず、第２の水平面支持部の先端が外枠部と繋がっているものであってもよい。また、例えば、リードフレーム材は、第１及び第２の水平面支持部の先端がいずれも外枠部と繋がっているものであっても良い。
（７）上記実施形態において、リードフレーム４が第１及び第２の水平面支持部４３ａ，４３ｂを有するものとして説明したが、本発明はこれに限定されるものではない。例えば、リードフレームは、第１及び第２の水平面支持部のいずれかを有するものであってもよい。
（８）上記実施形態のピン端子５においては、円柱状のものとして説明したが、本発明はこれに限定されるものであってもよい。例えば、ピン端子は、角柱状のものであってもよく、薄板状のものであってもよい。
１…半導体装置、２…内蔵基板、３…半導体チップ、４…リードフレーム、５…ピン端子、６…導電性接合部材、７…モールド樹脂、２３…電気経路端子、２４…絶縁端子、４０…リードフレーム材、４１…チップ接続電極部、４１ａ…打ち出し突起、４２…基板接続電極部、４３…水平面支持機構、４３ａ…第１の水平面支持部、４３ｂ…第２の水平面支持部、４４…絶縁端子連結部、４５…外枠部

Claims (11)

  1. 半導体チップが実装され、表面に電気経路端子を含む端子が形成された内蔵基板と、
    前記半導体チップの表面に導電性接合部材を介して電気的に接続されたチップ接続電極部、前記内蔵基板の電気経路端子に電気的に接続された基板接続電極部、及び平面的に見て前記チップ接続電極部若しくは前記基板接続電極部から外側に張り出す水平面支持部を有するリードフレームと、
    前記リードフレームの前記基板接続電極部に電気的に接続されているとともに前記基板接続電極部の平面に対して垂直方向に立つピン端子とを備え、
    前記水平面支持部は、平面的に見て前記内蔵基板より外側まで張り出していることを特徴とする半導体装置。
  2. 前記水平面支持部の先端は、前記内蔵基板及び前記半導体チップに接していないことを特徴とする請求項１に記載の半導体装置。
  3. 前記チップ接続電極部、前記基板接続電極部、及び前記水平面支持部は、同一平面に沿って広がっており、
    前記ピン端子は、前記内蔵基板上の前記電気経路端子に導電性接合部材を介して電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記リードフレームは、前記水平面支持部として、前記内蔵基板の一方組の対辺から張り出している第１の水平面支持部と前記内蔵基板の他方組の対辺から張り出している第２の水平面支持部とを有し、
    前記第１の水平面支持部及び前記第２の水平面支持部によって、水平面支持機構が構成されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記水平面支持機構を構成する複数の前記水平面支持部は、同等幅で形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記チップ接続電極部は、前記半導体チップの表面の導電性接合部材の厚みに対応する高さの打ち出し突起を有することを特徴する請求項１〜５のいずれかに記載の半導体装置。
  7. 前記内蔵基板は、絶縁端子をさらに有し、
    前記リードフレームは、前記絶縁端子に導電性接合部材を介して電気的に接続された絶縁端子連結部をさらに有し、当該絶縁端子連結部の一部以外が全てモールド樹脂に覆われていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
  8. 半導体チップが実装され、表面に電気経路端子を含む端子が形成された内蔵基板と、前記半導体チップ及び前記内蔵基板に電気的に接続されたリードフレームとを備える半導体装置における前記リードフレームに加工されるリードフレーム材であって、前記内蔵基板に重ね合わせて平面的に見た際に、
    前記内蔵基板を囲う枠状の外枠部と、
    少なくとも一部が前記半導体チップと重なるチップ接続電極部と、
    少なくとも一部が前記内蔵基板の前記電気経路端子と重なる基板接続電極部と、
    一端が前記チップ接続電極部又は前記基板接続電極部に繋がり、他端が前記外枠部に繋がる第１の水平面支持部と、
    一端が前記基板接続電極部と繋がり、他端が前記内蔵基板の外側に位置するとともに、どことも繋がらない第２の水平面支持部と、を有することを特徴とするリードフレーム材。
  9. 前記外枠部、前記チップ接続電極部、前記基板接続電極部、及び前記水平面支持部は、同一平面に沿って広がっていることを特徴とする請求項８に記載のリードフレーム材。
  10. 前記内蔵基板に重ね合わせて平面的に見た際に、前記電気経路端子と重なる位置に貫通孔が形成されていることを特徴とする請求項８又は９に記載のリードフレーム材。
  11. 前記端子の一部として絶縁端子が形成された前記内蔵基板に重ね合わせて平面的に見た際に、一端が前記絶縁端子に重なり、他端が前記外枠部に繋がる絶縁端子連結部をさらに有することを特徴とする請求項８〜１０のいずれかに記載のリードフレーム材。
JP2020501586A 2019-04-10 2019-04-10 半導体装置、及びリードフレーム材 Active JP6850938B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/015614 WO2020208741A1 (ja) 2019-04-10 2019-04-10 半導体装置、及びリードフレーム材

Publications (2)

Publication Number Publication Date
JP6850938B1 JP6850938B1 (ja) 2021-03-31
JPWO2020208741A1 true JPWO2020208741A1 (ja) 2021-05-06

Family

ID=72751599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020501586A Active JP6850938B1 (ja) 2019-04-10 2019-04-10 半導体装置、及びリードフレーム材

Country Status (5)

Country Link
US (1) US11776929B2 (ja)
JP (1) JP6850938B1 (ja)
CN (1) CN112913009B (ja)
NL (1) NL2025196B1 (ja)
WO (1) WO2020208741A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11439039B2 (en) * 2020-12-07 2022-09-06 Hamilton Sundstrand Corporation Thermal management of electronic devices on a cold plate
JP2023011373A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置
JP2023011374A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置
JP2023011371A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 端子部材及び半導体装置
JP2023011372A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1907075B2 (de) * 1969-02-13 1974-07-04 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Verfahren zur Herstellung von Halbleiter-Kleingleichrichtern
DE10008572B4 (de) 2000-02-24 2007-08-09 Infineon Technologies Ag Verbindungseinrichtung für Leistungshalbleitermodule
JP4459883B2 (ja) * 2005-04-28 2010-04-28 三菱電機株式会社 半導体装置
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
CN101136396B (zh) * 2006-08-30 2011-08-10 株式会社电装 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
US9147666B2 (en) * 2009-05-14 2015-09-29 Rohm Co., Ltd. Semiconductor device
JP5500936B2 (ja) * 2009-10-06 2014-05-21 イビデン株式会社 回路基板及び半導体モジュール
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6176320B2 (ja) * 2013-04-25 2017-08-09 富士電機株式会社 半導体装置
JP2016006806A (ja) * 2013-06-05 2016-01-14 富士電機株式会社 半導体装置
KR102153041B1 (ko) * 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
JP6305302B2 (ja) 2014-10-02 2018-04-04 三菱電機株式会社 半導体装置およびその製造方法
JP6623811B2 (ja) * 2016-02-16 2019-12-25 富士電機株式会社 半導体モジュールの製造方法及び半導体モジュール
JP2017170627A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 モールド製品の製造方法およびモールド製品
JP6897056B2 (ja) * 2016-10-20 2021-06-30 富士電機株式会社 半導体装置及び半導体装置製造方法

Also Published As

Publication number Publication date
CN112913009A (zh) 2021-06-04
US11776929B2 (en) 2023-10-03
JP6850938B1 (ja) 2021-03-31
CN112913009B (zh) 2024-08-16
WO2020208741A1 (ja) 2020-10-15
NL2025196B1 (en) 2020-10-30
US20210233885A1 (en) 2021-07-29
NL2025196A (en) 2020-10-15

Similar Documents

Publication Publication Date Title
JP6850938B1 (ja) 半導体装置、及びリードフレーム材
US9917031B2 (en) Semiconductor device, and method for assembling semiconductor device
JP5176507B2 (ja) 半導体装置
US9966327B2 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
US8441117B2 (en) Semiconductor device
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US20090057855A1 (en) Semiconductor die package including stand off structures
JP2001015679A (ja) 半導体装置及びその製造方法
JP2016006806A (ja) 半導体装置
JP5935374B2 (ja) 半導体モジュールの製造方法
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
CN211719598U (zh) 一种线路可靠的散热型贴片式二极管
JP2022006924A (ja) パワーモジュール
JP2002026195A (ja) 樹脂封止型半導体装置及びその製造方法
JP5533983B2 (ja) 半導体装置
JP2003110080A (ja) 半導体装置
JP2004111745A (ja) 半導体装置
US11978683B2 (en) Semiconductor apparatus
JP2007141947A (ja) 半導体装置およびその製造方法
JPH08264711A (ja) 半導体装置
JP2021015908A (ja) 半導体装置及び半導体装置の製造方法
JP3172393B2 (ja) 混成集積回路装置
JP2008172120A (ja) パワーモジュール
JP6717103B2 (ja) 半導体モジュール
JP3061728B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210308

R150 Certificate of patent or registration of utility model

Ref document number: 6850938

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150