JPWO2020175209A5

JPWO2020175209A5 -

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Publication number: JPWO2020175209A5
Application number: JP2021501979A
Authority: JP
Filing date: 2020-02-17
Publication date: 2023-02-27

Description

上記構成において、前記第１ＣＭＯＳインバータはハイレベルおよびローレベルの一方である第１レベルおよび前記ハイレベルおよび前記ローレベルの他方である第２レベルを出力し、前記第１スイッチは、制御端子に前記第１レベルが入力するとオンし、前記制御端子に前記第２レベルが入力するとオフし、前記反転回路は、前記第１ノードが前記第１レベルから前記第２レベルとなると前記第１レベルを前記第１スイッチの制御端子に出力する第１反転回路と、前記遅延回路の出力が前記第２レベルとなると前記第１スイッチの制御端子に前記第２レベルを出力する第２反転回路と、を備え、前記中間ノードは、前記第２反転回路内に設けられている構成とすることができる。

本発明は、入力信号が入力する入力端子に接続された中間ノードである第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、一端が前記第１ノードに接続され、他端が基準電位端子に接続され、前記入力信号による電荷が蓄積される容量素子と、前記第１ノードと出力端子との間に偶数段に接続された偶数個の第２ＣＭＯＳインバータを含む遅延回路であって、前記偶数個の第２ＣＭＯＳインバータの各々において前記第１ノードに入力ノードが接続され前記出力端子に出力ノードが接続され、前記第１ノードの電圧が所定値になると前記容量素子に蓄積された電荷をリセットする信号を前記第１ＣＭＯＳインバータの入力ノードに出力することによって、前記第１ノードの電圧を立ち下がらせ、前記出力端子に単発の出力スパイク信号を出力する遅延回路と、を備え、前記偶数個の第２ＣＭＯＳインバータは、６個以上の偶数個の第２ＣＭＯＳインバータであるスパイク生成回路である。

本発明は、入力信号が入力する入力端子に接続された中間ノードである第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、一端が前記第１ノードに接続され、他端が基準電位端子に接続され、前記入力信号による電荷が蓄積される容量素子と、前記第１ノードと出力端子との間に偶数段に接続された偶数個の第２ＣＭＯＳインバータを含む遅延回路であって、前記偶数個の第２ＣＭＯＳインバータの各々において前記第１ノードに入力ノードが接続され前記出力端子に出力ノードが接続され、前記第１ノードの電圧が所定値になると前記容量素子に蓄積された電荷をリセットする信号を前記第１ＣＭＯＳインバータの入力ノードに出力することによって、前記第１ノードの電圧を立ち下がらせ、前記出力端子に単発の出力スパイク信号を出力する遅延回路と、を備え、前記第１電源と前記第２電源との間に前記第１ＣＭＯＳインバータと直列に接続され、前記偶数個の第２ＣＭＯＳインバータのうち前記第１ノードから奇数番目の第２ＣＭＯＳインバータの出力ノードの信号が入力する制御端子を有するスイッチを備えるスパイク生成回路である。

上記構成において前記偶数個の第２ＣＭＯＳインバータは、６個以上の偶数個の第２ＣＭＯＳインバータである構成とすることができる。

本発明は、一端が出力ノードに接続され、他端が第１基準電位端子に接続されたキャパシタと、電圧が時間に依存した入力信号が入力する入力端子に一端が接続され、他端が前記出力ノードに接続され、両端の電圧差に対応する定電流を生成する定電流素子または定電流回路と、を備え、前記入力信号の立ち上がりの時定数を長くし前記出力ノードから中間ノードに出力する時定数回路と、前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、を備え、前記出力回路は、前記入力信号が入力した後、前記時定数回路の時定数に関連した遅延時間後に前記単発の出力スパイク信号を出力し、前記定電流素子または定電流回路は、逆方向接続されたダイオードまたはオン状態となるように制御端子に電圧が印加されたトランジスタを含むスパイク生成回路である。

Claims

入力信号が入力する入力端子に接続された中間ノードである第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、
前記第１電源と前記第２電源との間に前記第１ＣＭＯＳインバータと直列に接続されたスイッチと、
前記第１ノードの信号の反転信号を前記スイッチの制御端子に出力する第１反転回路と、
前記第１ノードの信号を遅延させ前記第１ＣＭＯＳインバータの入力ノードに出力し、出力端子に単発の出力スパイク信号を出力する遅延回路と、
を備えるスパイク生成回路。
前記第１反転回路は前記第１ノードの信号の反転信号を前記スイッチの制御端子および第２ノードに出力し、
前記遅延回路は、前記第１反転回路と、前記第２ノードの信号の反転信号を前記第１ＣＭＯＳインバータの入力ノードおよび前記出力端子が接続された第３ノードに出力する第２反転回路と、を備える請求項１に記載のスパイク生成回路。
前記第１反転回路は、前記第１ノードと前記第２ノードとの間に奇数段に接続された奇数個の第２ＣＭＯＳインバータを含み、前記奇数個の第２ＣＭＯＳインバータの各々において前記第１ノードに入力ノードが接続され前記第２ノードに出力ノードが接続され、
前記第２反転回路は、前記第２ノードと前記第３ノードとの間に奇数段に接続された奇数個の第３ＣＭＯＳインバータを含み、前記奇数個の第３ＣＭＯＳインバータの各々において前記第２ノードに入力ノードが接続され前記第３ノードに出力ノードが接続された請求項２に記載のスパイク生成回路。
前記第２反転回路は、３個以上の奇数個の第３ＣＭＯＳインバータを含む請求項３に記載のスパイク生成回路。
前記３個以上の第３ＣＭＯＳインバータの隣り合ういずれか２つの間の第４ノードに一端が接続され、他端が第１基準電位端子に接続された第１容量素子を備える請求項４に記載のスパイク生成回路。
前記第１容量素子の容量値は、前記３個以上の第３ＣＭＯＳインバータ内の１つのＦＥＴのゲート容量値以上である請求項５に記載のスパイク生成回路。
一端が前記第１ノードに接続され、他端が第２基準電位端子に接続された第２容量素子を備える請求項１から６のいずれか一項に記載のスパイク生成回路。
第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、
前記第１電源と前記第２電源との間に前記第１ＣＭＯＳインバータと直列に接続された第１スイッチと、
前記第１ノードの信号の反転信号を前記第１スイッチの制御端子に出力する反転回路と、
前記第１ノードの信号を遅延させ前記第１ＣＭＯＳインバータの入力ノードに出力し、出力端子に単発の出力スパイク信号を出力する遅延回路と、
前記反転回路内に設けられ、入力信号が入力する入力端子に接続された中間ノードと、
を備えるスパイク生成回路。
前記第１ＣＭＯＳインバータはハイレベルおよびローレベルの一方である第１レベルおよび前記ハイレベルおよび前記ローレベルの他方である第２レベルを出力し、
前記第１スイッチは、制御端子に前記第１レベルが入力するとオンし、前記制御端子に前記第２レベルが入力するとオフし、
前記反転回路は、前記第１ノードが前記第１レベルから前記第２レベルとなると前記第１レベルを前記第１スイッチの制御端子に出力する第１反転回路と、前記遅延回路の出力が前記第２レベルとなると前記第１スイッチの制御端子に前記第２レベルを出力する第２反転回路と、を備え、
前記中間ノードは、前記第２反転回路内に設けられている請求項８に記載のスパイク生成回路。
前記第２反転回路は、制御端子に前記遅延回路の出力が接続され、前記遅延回路が前記第２レベルを出力すると、前記中間ノードと前記入力信号の初期レベルが供給される電源とを接続する第２スイッチを備える請求項９に記載のスパイク生成回路。
入力ノードが前記中間ノードに接続され、出力ノードが前記第１スイッチの制御端子に接続された第２ＣＭＯＳインバータを備える請求項８から１０のいずれか一項に記載のスパイク生成回路。
前記第１反転回路は、制御端子が前記第１ノードに接続され、前記第１ノードが前記第２レベルとなると前記第１スイッチの制御端子と前記第１レベルが供給される電源とを接続する第３スイッチを備える請求項１０に記載のスパイク生成回路。
制御端子が前記第１スイッチの制御端子に接続され、前記第１スイッチの制御端子が前記第２レベルのとき、前記第１ノードを前記第１レベルが供給される電源に接続する第４スイッチを備える請求項９または１０に記載のスパイク生成回路。
前記第２電源の電圧は前記第１電源の電圧より高く、
前記スイッチは、Ｎチャネルトランジスタでありかつ前記第１ノードと前記第１電源との間に接続されている、または、Ｐチャネルトランジスタでありかつ前記第１ノードと前記第２電源との間に接続されている請求項１から７のいずれか一項に記載のスパイク生成回路。
入力信号が入力する入力端子に接続された中間ノードである第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、
一端が前記第１ノードに接続され、他端が基準電位端子に接続され、前記入力信号による電荷が蓄積される容量素子と、
前記第１ノードと出力端子との間に偶数段に接続された偶数個の第２ＣＭＯＳインバータを含む遅延回路であって、前記偶数個の第２ＣＭＯＳインバータの各々において前記第１ノードに入力ノードが接続され前記出力端子に出力ノードが接続され、前記第１ノードの電圧が所定値になると前記容量素子に蓄積された電荷をリセットする信号を前記第１ＣＭＯＳインバータの入力ノードに出力することによって、前記第１ノードの電圧を立ち下がらせ、前記出力端子に単発の出力スパイク信号を出力する遅延回路と、
を備え、
前記偶数個の第２ＣＭＯＳインバータは、６個以上の偶数個の第２ＣＭＯＳインバータであるスパイク生成回路。
入力信号が入力する入力端子に接続された中間ノードである第１ノードに出力ノードが接続され、第１電源と第２電源との間に接続された第１ＣＭＯＳインバータと、
一端が前記第１ノードに接続され、他端が基準電位端子に接続され、前記入力信号による電荷が蓄積される容量素子と、
前記第１ノードと出力端子との間に偶数段に接続された偶数個の第２ＣＭＯＳインバータを含む遅延回路であって、前記偶数個の第２ＣＭＯＳインバータの各々において前記第１ノードに入力ノードが接続され前記出力端子に出力ノードが接続され、前記第１ノードの電圧が所定値になると前記容量素子に蓄積された電荷をリセットする信号を前記第１ＣＭＯＳインバータの入力ノードに出力することによって、前記第１ノードの電圧を立ち下がらせ、前記出力端子に単発の出力スパイク信号を出力する遅延回路と、
を備え、
前記第１電源と前記第２電源との間に前記第１ＣＭＯＳインバータと直列に接続され、前記偶数個の第２ＣＭＯＳインバータのうち前記第１ノードから奇数番目の第２ＣＭＯＳインバータの出力ノードの信号が入力する制御端子を有するスイッチを備えるスパイク生成回路。
前記偶数個の第２ＣＭＯＳインバータは、６個以上の偶数個の第２ＣＭＯＳインバータである請求項１６に記載のスパイク生成回路。
前記入力端子と前記中間ノードとの間に設けられ、前記入力信号の電圧を変換した信号を前記中間ノードに出力する電圧変換回路を更に備え、
前記遅延回路は、前記入力信号の電圧が所定範囲内のとき前記単発の出力スパイク信号を出力しない請求項１から１７のいずれか一項に記載のスパイク生成回路。
前記入力端子と前記中間ノードとの間に設けられ、前記入力信号の立ち上がりの時定数を長くし前記中間ノードに出力する時定数回路を更に備え、
前記遅延回路は、前記入力信号が入力した後、前記時定数回路の時定数に関連した遅延時間後に前記単発の出力スパイク信号を出力する請求項１から１７のいずれか一項に記載のスパイク生成回路。
前記入力端子と前記中間ノードとの間に設けられ、前記入力信号として入力スパイク信号が入力すると、前記中間ノードの電圧を高くまたは低くする入力回路を更に備え、
前記遅延回路は、前記入力スパイク信号が入力する頻度が所定範囲になると、前記単発の出力スパイク信号を出力する請求項１から１７のいずれか一項に記載のスパイク生成回路。
前記入力端子と前記中間ノードとの間に設けられ、前記入力信号の時間に対する変化量に応じ前記中間ノードの電圧を変化させる入力回路を更に備え、
前記遅延回路は、前記入力信号の時間に対する変化量が所定範囲になると、前記単発の出力スパイク信号を出力する請求項１から１７のいずれか一項に記載のスパイク生成回路。
請求項１から２１のいずれか一項に記載のスパイク生成回路と、
入力した信号を処理し、前記スパイク生成回路に出力することで、前記スパイク生成回路が前記単発の出力スパイク信号を出力する条件を設定する条件設定回路と、
前記スパイク生成回路が出力した前記単発の出力スパイク信号を処理するスパイク処理回路と、
を備える情報処理回路。
スイッチ素子と、
請求項１から２１のいずれか一項に記載のスパイク生成回路を含み、前記スイッチ素子のオンおよびオフを制御する制御回路と、
を備える電力変換回路。
一端が出力ノードに接続され、他端が第１基準電位端子に接続されたキャパシタと、電圧が時間に依存した入力信号が入力する入力端子に一端が接続され、他端が前記出力ノードに接続され、両端の電圧差に対応する定電流を生成する定電流素子または定電流回路と、を備え、前記入力信号の立ち上がりの時定数を長くし前記出力ノードから中間ノードに出力する時定数回路と、
前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記出力回路は、前記入力信号が入力した後、前記時定数回路の時定数に関連した遅延時間後に前記単発の出力スパイク信号を出力し、
前記定電流素子または定電流回路は、逆方向接続されたダイオードまたはオン状態となるように制御端子に電圧が印加されたトランジスタを含むスパイク生成回路。
一端が出力ノードに接続され、他端が第１基準電位端子に接続されたキャパシタと、一端が入力信号が入力する入力端子に接続され、他端が前記出力ノードに接続され、両端の電圧差に対応する定電流を生成する定電流回路と、を備え、前記入力信号の立ち上がりの時定数を長くし前記出力ノードから中間ノードに出力する時定数回路と、
前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記定電流回路は、
電流入力端子および電流出力端子のいずれか一方の端子が前記入力端子に接続され、前記電流入力端子および前記電流出力端子の他方の端子が前記出力ノードに接続された第１トランジスタと、
電流入力端子および電流出力端子のいずれか一方の端子が順方向接続された第１ダイオードを介し前記入力端子に接続され、前記電流入力端子および前記電流出力端子の他方の端子が逆方向接続された第２ダイオードを介し第２基準電位端子に接続され、制御端子が前記第１トランジスタの制御端子に接続された第２トランジスタと、
を備えるカレントミラー回路であるスパイク生成回路。
一端が中間ノードに接続され、他端が第１基準電位端子に接続されたキャパシタと、
電圧が時間に依存した入力信号が入力する入力端子と第２基準電位端子との間に直列に接続された第１素子および第２素子と、一端が前記第１素子と前記第２素子との間のノードに接続され、他端が前記中間ノードに接続された抵抗素子と、を備え、前記入力信号の電圧を前記第１素子と前記第２素子とで分割した信号を前記中間ノードに出力する電圧変換回路と、
前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記抵抗素子の抵抗値と前記キャパシタの容量値の積は前記単発の出力スパイク信号の幅より大きいスパイク生成回路。
前記第１素子は、抵抗、ダイオードおよびトランジスタのいずれかであり、前記第２素子は、抵抗、ダイオードおよびトランジスタのいずれかである請求項２６に記載のスパイク生成回路。
複数の入力スパイク信号が時系列に入力する入力端子に１つの入力スパイク信号が入力する毎に中間ノードの電圧を前記１つの入力スパイク信号に対応する量高くする、および／または、前記入力端子に前記１つの入力スパイク信号が入力する毎に前記中間ノードの電圧を前記１つの入力スパイク信号に対応する量低くする入力回路と、
前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記出力回路は、前記複数の入力スパイク信号が入力する頻度が所定範囲になると、前記単発の出力スパイク信号を出力し、
前記入力端子に前記複数の入力スパイク信号が入力しないとき前記中間ノードの電圧は前記複数の入力スパイク信号の幅より長い期間をかけて徐々に低くまたは高くなるスパイク生成回路。
複数の入力端子の少なくとも１つに入力スパイク信号が入力する毎に、中間ノードの電圧を前記入力スパイク信号に対応する量高くする、および／または、前記複数の入力端子の少なくとも１つに入力スパイク信号が入力する毎に、前記中間ノードの電圧を前記入力スパイク信号に対応する量低くする入力回路と、
前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記出力回路は、前記複数の入力端子のうち少なくとも２つの入力端子に入力スパイク信号が入力する時刻がある期間内のとき前記単発の出力スパイク信号を出力し、
前記複数の入力端子に前記入力スパイク信号が入力しないとき前記中間ノードの電圧を前記入力スパイク信号の幅より長い期間をかけて徐々に低くまたは高くするスパイク生成回路。
入力端子に入力する入力信号における時間に対する電圧の変化量に応じ中間ノードの電圧を変化させる入力回路と、
前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
前記入力信号における時間に対する電圧の変化量は時間に対し変化し、
前記出力回路は、前記入力信号の時間に対する変化量が所定範囲になると、前記単発の出力スパイク信号を出力するスパイク生成回路。
第１端と第２端の間を第１電流が流れる第１経路を導通および遮断する第１スイッチと、
前記第１端と相補的な第３端と前記第２端と相補的な第４端との間を前記第１電流と相補的な第２電流が流れる第２経路を導通および遮断する第２スイッチと、
前記第１スイッチが前記第１経路を遮断しかつ前記第２スイッチが前記第２経路を遮断する遮断期間において、前記第１スイッチより前記第１端および前記第２端のいずれか一方の端側における前記第１経路の第１電圧と、前記第２スイッチより前記第３端および前記第４端のうち前記いずれか一方の端側と相補的な端側における前記第２経路の第２電圧と、に基づき、前記第１電流の流れる方向を検出する検出回路と、
を備える検出器。
請求項３１に記載の検出器と、
前記検出器の検出結果に基づき、オンおよびオフを制御するスイッチ素子と、
を備える電力変換回路。
請求項３１に記載の検出器と、
前記検出器が前記第１電流の流れる方向を第１方向と検出したとき、前記第２端を第１電源端子に接続し第２電源端子から遮断しかつ前記第４端を前記第２電源端子に接続し前記第１電源端子から遮断し、前記検出器が前記第１電流の流れる方向を前記第１方向と反対方向の第２方向と検出したとき、前記第２端を前記第２電源端子に接続し前記第１電源端子から遮断しかつ前記第４端を前記第１電源端子に接続し前記第２電源端子から遮断するスイッチ回路と、
を備える電力変換回路。
入力端子に入力する入力電流の履歴に依存する内部状態が閾値に達すると、ハイレベルまたはローレベルの単発のスパイク信号を出力端子に出力しかつ前記内部状態を初期値にリセットする複数のスパイク生成回路と、
第１入力端子にハイレベルが入力すると、第１出力端子のレベルをハイレベルに保持しかつ第２出力端子のレベルをローレベルに保持し、第２入力端子にハイレベルが入力すると、前記第１出力端子のレベルをローレベルに保持しかつ前記第２出力端子のレベルをハイレベルに保持する１または複数のメモリ回路と、
を備え、
前記１または複数のメモリ回路は、第１メモリ回路を含み、
前記複数のスパイク生成回路は、前記第１メモリ回路の第１出力端子に入力端子が接続された第１スパイク生成回路と、前記第１メモリ回路の第２出力端子に入力端子が接続された第２スパイク生成回路と、を含む電子回路。
前記１または複数のメモリ回路は、前記第１スパイク生成回路の出力端子に第１入力端子が接続された第２メモリ回路を含む請求項３４に記載の電子回路。
入力端子に入力する入力電流の履歴に依存する内部状態が閾値に達すると、ハイレベルまたはローレベルの単発のスパイク信号を出力端子に出力しかつ前記内部状態を初期値にリセットする複数のスパイク生成回路と、
第１入力端子にハイレベルが入力すると、第１出力端子のレベルをハイレベルに保持しかつ第２出力端子のレベルをローレベルに保持し、第２入力端子にハイレベルが入力すると、前記第１出力端子のレベルをローレベルに保持しかつ前記第２出力端子のレベルをハイレベルに保持するメモリ回路と、
を備え、
前記複数のスパイク生成回路は、前記メモリ回路の第１入力端子に出力端子が接続された第１スパイク生成回路と、前記メモリ回路の第２入力端子に出力端子が接続された第２スパイク生成回路と、を含む電子回路。
入力端子に入力する入力電流の履歴に依存する内部状態が閾値に達すると、ハイレベルまたはローレベルの単発のスパイク信号を出力端子に出力しかつ前記内部状態を初期値にリセットするスパイク生成回路と、
第１入力端子にハイレベルが入力すると、第１出力端子のレベルをハイレベルに保持しかつ第２出力端子のレベルをローレベルに保持し、第２入力端子にハイレベルが入力すると、前記第１出力端子のレベルをローレベルに保持しかつ前記第２出力端子のレベルをハイレベルに保持するメモリ回路と、
を備え、
前記メモリ回路の第１入力端子には、スパイク信号またはビット信号が入力し、
前記スパイク生成回路の入力端子は前記メモリ回路の第１出力端子に接続され、前記スパイク生成回路の出力端子は前記メモリ回路の第２入力端子に接続された電子回路。
一端が前記メモリ回路の第１出力端子に接続され、他端が前記スパイク生成回路の入力端子に接続され、前記一端と前記他端との電圧差に応じた電流を流す素子または回路を備え、
前記スパイク生成回路は、入力端子に入力する電流の積分値が閾値に達すると単体のスパイク信号を出力する請求項３７に記載の電子回路。
１または複数の入力端子にそれぞれハイレベルまたはローレベルが入力し、１または複数の出力端子にそれぞれ前記１または複数の入力端子の入力により一意的に定まるハイレベルまたはローレベルを出力し、前記第１メモリ回路の第１出力端子が前記１または複数の入力端子の少なくとも１つと接続され、前記第１スパイク生成回路の入力端子が前記１または複数の出力端子の少なくとも１つに接続される組み合わせ回路を含む請求項３４または３５に記載の電子回路。
請求項１から２１のいずれか一項に記載のスパイク生成回路と、
前記スパイク生成回路が出力した単発の出力スパイク信号を出力するアンテナと、
を含む電子回路。