TW202111594A - 突波生成電路、資訊處理電路、電力轉換電路、檢測器及電子電路 - Google Patents

突波生成電路、資訊處理電路、電力轉換電路、檢測器及電子電路 Download PDF

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Abstract

突波生成電路具備：第1CMOS反相器，連接於第1電源與第2電源之間，且其輸出節點連接於第1節點，前述第1節點為連接於用以輸入輸入訊號之輸入端子的中間節點；開關，與前述第1CMOS反相器串聯地連接於前述第1電源與前述第2電源之間；第1反相電路，將前述第1節點之訊號的反相訊號輸出至前述開關的控制端子；及延遲電路，延遲前述第1節點的訊號並輸出至前述第1CMOS反相器的輸入節點，且於輸出端子輸出單發的輸出突波訊號。

Description

突波生成電路、資訊處理電路、電力轉換電路、檢測器及電子電路
本發明是有關於一種突波生成電路、資訊處理電路、電力轉換電路、檢測器及電子電路。
已知有使用於類神經網路之神經元電路等的突波生成電路(例如專利文獻1、2、6)。已知有多段連接複數個反相器的電路(例如專利文獻3~5)。
先行技術文獻 專利文獻 專利文獻1：日本特開第2001-148619號公報 專利文獻2：日本特開第2006-243877號公報 專利文獻3：日本特開第2012-44265號公報 專利文獻4：日本特開平第8-242148號公報 專利文獻5：日本特開第2000-106521號公報 專利文獻6：國際公開第2018/100790號
發明欲解決之課題 在像神經元電路一樣的突波生成電路中，要求減小電力消耗。
本發明是有鑑於上述課題而做成的發明，其目的在於削減電力消耗。
用以解決課題之手段 本發明是一種突波生成電路，具備：第1CMOS反相器，連接於第1電源與第2電源之間，且其輸出節點連接於第1節點，前述第1節點為連接於用以輸入輸入訊號之輸入端子的中間節點；開關，與前述第1CMOS反相器串聯地連接於前述第1電源與前述第2電源之間；第1反相電路，將前述第1節點之訊號的反相訊號輸出至前述開關的控制端子；及延遲電路，延遲前述第1節點的訊號並輸出至前述第1CMOS反相器的輸入節點，且於輸出端子輸出輸出突波訊號。
在上述構成中，可構成為：前述第1反相電路將前述第1節點之訊號的反相訊號輸出至前述開關的控制端子及第2節點，前述延遲電路具備：前述第1反相電路；及第2反相電路，將前述第2節點之訊號的反相訊號輸出至前述第1CMOS反相器的輸入節點及連接有前述輸出端子的第3節點。
在上述構成中，可構成為：前述第1反相電路包含有1段或多段地連接於前述第1節點與前述第2節點之間，且輸入節點連接於前述第1節點，輸出節點連接於前述第2節點的奇數個第2CMOS反相器；前述第2反相電路包含有1段或多段地連接於前述第2節點與前述第3節點之間，且輸入節點連接於前述第2節點，輸出節點連接於前述第3節點的奇數個第3CMOS反相器。
在上述構成中，可構成為前述第2反相電路包含有3個以上的第3CMOS反相器。
在上述構成中，可構成為具備第1容量元件，前述第1容量元件之一端連接於前述3個以上的第3CMOS反相器之間的第4節點，另一端連接於第1基準電位端子。
在上述構成中，可構成為前述第1容量元件的容量值為前述3個以上的第3CMOS反相器內的1個FET的閘極容量值以上。
在上述構成中，可構成為具備第2容量元件，前述第2容量元件之一端連接於前述第1節點，另一端連接於第2基準電位端子。
本發明為一種突波生成電路，具備：第1CMOS反相器，連接於第1電源與第2電源之間，且其輸出節點連接於第1節點；第1開關，與前述第1CMOS反相器串聯地連接於前述第1電源與前述第2電源之間；反相電路，將前述第1節點之訊號的反相訊號輸出至前述第1開關的控制端子；延遲電路，延遲前述第1節點的訊號並輸出至前述第1CMOS反相器的輸入節點，且於輸出端子輸出輸出突波訊號；及中間節點，設置於前述反相電路內，連接於供輸入訊號輸入的輸入端子。
在上述構成中，可構成為：前述第1CMOS反相器輸出第1位準及第2位準，前述第1位準是高位準及低位準的其中一者，前述第2位準是前述高位準及前述低位準的另一者，前述第1開關當前述第1位準輸入至控制端子時便開啟(ON)，當前述第2位準輸入至控制端子時便關閉(OFF)，前述反相電路具備第1反相電路及第2反相電路，前述第1反相電路當前述第1節點從前述第1位準變成前述第2位準時便將前述第1位準輸出至前述第1開關的控制端子，前述第2反相電路當前述延遲電路之輸出變成第2位準時便對前述第1開關的控制端子輸出第2位準，前述中間節點設置於前述第2反相電路內。
在上述構成中，前述第2反相電路可構成為具備第2開關，前述第2開關於其控制端子連接有前述延遲電路之輸出，且當前述延遲電路輸出前述第2位準時，連接前述中間節點與供給前述輸入訊號之初期位準的電源。
在上述構成中，可構成為具備第2CMOS反相器，前述第2CMOS反相器之輸入節點連接於前述中間節點，輸出節點連接於前述第1開關的控制端子。
在上述構成中，前述第1反相電路可構成為具備第3開關，前述第3開關之控制端子連接於前述第1節點，且當前述第1節點變成前述第2位準時，連接前述第1開關的控制端子與供給前述第1位準的電源。
在上述構成中，可構成為具備第4開關，前述第4開關之控制端子連接於前述第1開關的控制端子，且當前述第1開關的控制端子為前述第2位準時，將前述第1節點連接於供給前述第1位準的電源。
在上述構成中，可構成為：前述第2電源的電壓比前述第1電源的電壓高，前述開關為N通道電晶體且連接於前述第1節點與前述第1電源之間，或前述開關為P通道電晶體且連接於前述第1節點與前述第2電源之間。
在上述構成中，可構成為具備將轉換了前述輸入訊號之電壓的訊號輸出至前述中間節點的電壓轉換電路，前述延遲電路在前述輸入訊號之電壓為預定範圍內時，不輸出前述輸出突波訊號。
在上述構成中，可構成為具備使前述輸入訊號之上揚的時間常數變長並輸出至前述中間節點的時間常數電路，前述延遲電路在前述輸入訊號輸入後，在與前述時間常數電路的時間常數有關聯的延遲時間後，輸出前述輸出突波訊號。
在上述構成中，可構成為具備輸入電路，前述輸入電路在輸入輸入突波訊號來作為前述輸入訊號時，使前述中間節點的電壓變高或變低，前述延遲電路在前述輸入突波訊號輸入的頻度變成預定範圍時，輸出前述輸出突波訊號。
在上述構成中，可構成為具備輸入電路，前述輸入電路因應於前述輸入訊號之相對於時間的變化量來使前述中間節點的電壓變化，當前述輸入訊號之相對於時間的變化量變成預定範圍時，前述延遲電路輸出前述輸出突波訊號。
本發明是一種資訊處理電路，具備：上述突波生成電路；條件設定電路，處理已輸入之訊號並輸出至前述突波生成電路，藉此設定前述突波生成電路輸出前述輸出突波訊號之條件；及突波處理電路，處理前述突波生成電路所輸出的前述輸出突波訊號。
本發明是一種電力轉換電路，具備：開關元件；及控制電路，包含有上述突波生成電路，且控制前述開關元件之開啟及關閉。
本發明是一種突波生成電路，具備：時間常數電路，使輸入至輸入端子的輸入訊號之上揚的時間常數變長且從輸出節點輸出至中間節點；及輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓，前述輸出電路在前述輸入訊號輸入後，在與前述時間常數電路的時間常數有關聯的延遲時間後，輸出前述輸出突波訊號。
在上述構成中，前述時間常數電路可構成為具備：電容器，一端連接於前述輸出節點，另一端連接於第1基準電位端子；及定電流元件或定電流電路，一端連接於前述輸入端子，另一端連接於前述輸出節點，且生成對應於兩端之電壓差的定電流。
在上述構成中，前述定電流電路是電流鏡電路，具備：第1電晶體，其電流輸入端子及電流輸出端子中之一端子連接於前述輸入端子，且前述電流輸入端子及前述電流輸出端子中之另一端子連接於前述輸出節點；及第2電晶體，其電流輸入端子及電流輸出端子中之一端子透過順向連接的第1二極體來連接於前述輸入端子，前述電流輸入端子及電流輸出端子中之另一方透過逆向連接的第2二極體來連接於第2基準電位端子，且控制端子連接於前述第1電晶體的控制端子。
在上述構成中，前述定電流元件之構成可以是逆向連接的二極體、或控制端子被施加電壓而成為導通狀態的電晶體。
本發明是一種突波生成電路，具備：電壓轉換電路，將轉換了輸入至輸入端子之輸入訊號之電壓的訊號輸出至中間節點；及輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓，前述輸出電路在前述輸入訊號之電壓為預定範圍內時，不輸出前述輸出突波訊號。
在上述構成中，可構成為具備一端連接於前述中間節點，另一端連接於第1基準電位端子的電容器，且前述電壓轉換電路具備：第1元件及第2元件，串聯地連接於前述輸入端子與第2基準電位端子之間；及電阻元件，一端連接於前述第1元件與前述第2元件之間的節點，另一端連接於前述中間節點。
在上述構成中，可構成為前述電阻的電阻值與前述電容器的容量值之積大於前述輸出突波訊號的寬度。
本發明是一種突波生成電路，具備：輸入電路，當輸入突波訊號輸入至輸入端子時，使中間節點的電壓提高與輸入突波訊號相對應的量，及/或當輸入突波訊號輸入至前述輸入端子時，使前述中間節點的電壓降低與前述輸入突波訊號相對應的量；及輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓，在前述輸入突波訊號輸入的頻度變成預定範圍時，前述輸出電路輸出前述輸出突波訊號，在前述輸入突波訊號不輸入至前述輸入端子時，前述中間節點的電壓花費比前述輸入突波訊號之寬度更長的期間來漸漸地變低或變高。
本發明是一種突波生成電路，具備：輸入電路，當輸入突波訊號輸入至複數個輸入端子的至少1個輸入端子時，使中間節點的電壓提高與前述輸入突波訊號相對應的量，及/或當輸入突波訊號輸入至前述複數個輸入端子的至少1個輸入端子時，使前述中間節點的電壓降低與前述輸入突波訊號之高度相對應的量；及輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓，前述輸出電路是當輸入突波訊號輸入至前述複數個輸入端子當中的至少2個輸入端子的時刻在某期間內時，輸出前述輸出突波訊號，當輸入突波訊號不輸入至前述複數個輸入端子時，花費比前述輸入突波訊號之寬度更長的期間來使前述中間節點的電壓漸漸地變低或變高。
本發明一種是突波生成電路，具備：輸入電路，因應於輸入至輸入端子的輸入訊號之相對於時間的變化量來使中間節點的電壓變化；及輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓，前述輸出電路是當前述輸入訊號之相對於時間的變化量變成預定範圍時，輸出前述輸出突波訊號。
本發明一種是檢測器，具備：第1開關，導通及切斷第1電流流過第1端與第2端之間的第1路徑；及檢測電路，在前述第1開關切斷前述第1路徑的切斷期間，基於比前述第1開關靠近前述第1端及前述第2端之任一端側的前述第1路徑的第1電壓，來檢測前述第1電流的流動方向。
在上述構成中，可構成為具備第2開關，前述第2開關導通及切斷與前述第1電流互補的第2電流流過與前述第1端互補的第3端及與前述第2端互補的第4端之間的第2路徑，前述切斷期間是前述第1開關切斷前述第1路徑且前述第2開關切斷前述第2路徑的期間，前述檢測電路基於前述第1電壓、及比前述第2開關靠近與前述第3端及前述第4端當中之前述任一端互補的端側的第2電壓，來檢測前述第1電流的流動方向。
在上述構成中，可構成為當前述第1路徑的前述任一端側的寄生電容設為C0、前述第2電壓設為Vref、前述第1電流的絕對值設為｜Iin｜、前述切斷期間的長度設為T0時，C0×Vth/｜Iin｜＜T0。
本發明是一種電力轉換電路，具備：上述檢測器；及開關元件，基於前述檢測器的檢測結果來控制開啟及關閉。
本發明是一種電力轉換電路，具備：上述檢測器；及開關電路，當前述檢測器檢測出前述第1電流的流動方向為第1方向時，將前述第2端連接於第1電源端子並從第2電源端子切斷且將前述第4端連接於前述第2電源端子並從前述第1電源端子切斷，當前述檢測器檢測出前述第1電流的流動方向為與前述第1方向反方向的第2方向時，將前述第2端連接於前述第2電源端子並從前述第1電源端子切斷且將前述第4端連接於前述第1電源端子並從前述第2電源端子切斷。
本發明是一種電子電路，具備：1個或複數個突波生成電路，當取決於輸入至輸入端子之輸入電流之歷程的內部狀態達到閾值時，於輸出端子輸出高位準或低位準之單發的突波訊號且將前述內部狀態重置成初始值；及1個或複數個記憶體電路，當高位準及低位準之任一位準輸入至第1輸入端子時，將第1輸出端子的位準保持在前述任一位準，1個或複數個記憶體電路包含有第1記憶體電路，前述第1記憶體電路對前述1個或複數個突波生成電路當中的第1突波生成電路的輸入端子連接有前述第1輸出端子。
在上述構成中，前述1個或複數個記憶體電路可構成為包含有第2記憶體電路，前述第2記憶體電路對前述第1突波生成電路的輸出端子連接有第1輸入端子。
在上述構成中，前述1個或複數個記憶體電路可構成為：當高位準輸入至前述第1輸入端子時，將前述第1輸出端子的位準保持在高位準且將第2輸出端子的位準保持在低位準；當高位準輸入至第2輸入端子時，將前述第1輸出端子的位準保持在低位準且將前述第2輸出端子的位準保持在高位準。
在上述構成中，前述1個或複數個突波生成電路可構成為包含有第2突波生成電路，前述第2突波生成電路對前述第1記憶體電路的第2輸出端子連接有輸入端子。
在上述構成中，可構成為：前述1個或複數個記憶體電路包含有對前述第1突波生成電路的輸出端子連接有前述第1輸入端子的第2記憶體電路，且前述1個或複數個突波生成電路包含有對前述第2記憶體電路的第2輸入端子連接有輸出端子的第3突波生成電路。
在上述構成中，可構成為前述第1突波生成電路的輸出端子連接於前述第1記憶體電路的第2輸入端子。
在上述構成中，可構成為具備元件或電路，前述元件或電路之一端連接於前述第1記憶體電路的第1輸出端子，另一端連接於前述第1突波生成電路的輸入端子，且供因應於前述一端與前述另一端之電壓差的電流流過；前述突波生成電路在輸入至輸入端子的電流的積分值達到閾值時輸出突波訊號。
在上述構成中，可構成為包含有組合電路，前述組合電路於1個或複數個輸入端子分別輸入有高位準或低位準，於1個或複數個輸出端子分別輸出藉前述1個或複數個輸入端子之輸入而唯一決定的高位準或低位準，前述第1記憶體電路的第1輸出端子與前述1個或複數個輸入端子的至少1個連接，前述第1突波生成電路的輸入端子與前述1個或複數個輸出端子的至少1個連接。
發明效果 根據本發明，可削減電力消耗。
用以實施發明之形態 以下，參考圖式說明本發明的實施例。
實施例1 圖1(a)及圖1(b)是實施例1及其變形例1之突波生成電路的電路圖。如圖1(a)所示，實施例1之突波生成電路130具備反相器12、FET(Field Effect Transistor：場效電晶體)14、反相電路16及延遲電路17。反相器12是CMOS(Complementary Metal Oxide Semiconductor：互補式金屬氧化物半導體)反相器，具備NFET13a(N通道FET)及PFET13b(P通道FET)。
NFET13a的源極連接於接地線26，汲極連接於節點N1，閘極連接於節點N0。PFET13b的源極連接於電源線28，汲極連接於節點N1，閘極連接於節點N0。節點N0及N1分別為反相器12的輸入節點及輸出節點。FET14為PFET，在節點N1與電源線28之間串聯地連接於PFET13b。FET14的源極透過PFET13b連接於電源線28，汲極連接於節點N1。
反相電路16使節點N1的位準反相並輸出至FET14的閘極。延遲電路17使節點N1的位準延遲並輸出至節點N3。節點N3連接於反相器12的輸入節點N0及輸出端子Tout。反相電路16及FET14形成正回授迴路15。輸入端子Tin連接於正回授迴路15內的中間節點Ni。
［實施例1的變形例1］ 如圖1(b)所示，實施例1的變形例1之突波生成電路131中，FET14為NFET，且在節點N1與接地線26之間串聯地連接於NFET13a。FET14的源極透過NFET13a連接於接地線26，汲極連接於節點N1。其他構成與實施例1相同而省略說明。
於實施例1，說明連接有輸入端子Tin的中間節點Ni為節點N1之實施例1的變形例2、及中間節點Ni在反相電路16內之實施例1的變形例3。
［實施例1的變形例2］ 實施例1的變形例2是將實施例1的中間節點Ni設成節點N1之例。圖2(a)是實施例1的變形例2之突波生成電路的電路圖，圖2(b)是顯示節點N1及輸出端子Tout的電壓的圖。如圖2(a)所示，突波生成電路132中，輸入端子Tin連接於節點N1及Ni。藉此，輸入訊號輸入節點N1。其他構成與實施例1相同而省略說明。
如圖2(b)所示，說明節點N1的電壓從0V一致地變高的情況。此情況如同後述的實施例3即圖8，相當於電容器並聯連接於輸入端子Tin與中間節點Ni之間時輸入端子Tin的固定電流流過的情況。在時刻t0，節點N1的電壓為低位準(0V)。反相電路16的輸出為高位準，FET14為關閉。輸出端子Tout的電壓為低位準(0V)。由於FET14為關閉，因此反相器12不發揮功能。
節點N1的電壓隨著時間一致地變高。節點N1的電壓比反相電路16的閾值電壓Vth低時，反相電路16的輸出為高位準，延遲電路17的輸出為低位準，輸出端子Tout的電壓維持低位準。
在時刻t1節點N1的電壓成為反相電路16的閾值電壓Vth後，反相電路16輸出低位準。由於FET14開啟(ON)，因此反相器12起動。由於輸出端子Tout的電壓為低位準，因此反相器12將節點N1的電壓設成高位準(Vdd)。
在從時刻t1起延遲了延遲電路17之延遲時間ΔT的時刻t2，延遲電路17的輸出變成高位準。反相器12令節點N1為低位準。反相電路16的輸出變成高位準，FET14關閉(OFF)。節點N1的電壓回到低位準。在從時刻t2起延遲了ΔT的時刻t3，延遲電路17令輸出端子Tout的電壓為低位準。藉此，具有延遲電路17之延遲時間之脈波(pulse)寬度的突波(strike)訊號52從輸出端子Tout輸出。
［實施例1的變形例3］ 實施例1的變形例3是將實施例1之中間節點Ni設在反相電路16內之例。設置中間節點Ni之處的例子於實施例4及其變形例中說明。圖3(a)是實施例1的變形例3之突波生成電路的電路圖，圖3(b)是顯示節點Ni、N1及輸出端子Tout的電壓的圖。如圖3(a)所示，突波生成電路133中，輸入端子Tin連接於反相電路16內的中間節點Ni。其他構成與實施例1相同而省略說明。
如圖3(b)所示，在時刻t0節點Ni的電壓為低位準，FET14的閘極為高位準。FET14為關閉，節點N1的電壓為低位準。輸出端子Tout的電壓為低位準。節點Ni的電壓隨時間一致地變高。節點Ni的電壓在時刻t1變成閾值電壓Vth後，FET14的閘極變成低位準。FET14開啟，反相器12發揮功能，因此節點N1變成高位準。在從時刻t1起延遲了延遲電路17之延遲時間ΔT的時刻t2，輸出端子Tout的電壓變成高位準時，節點N1藉由反相器12而變成低位準。在時刻t3，輸出端子Tout變成低位準。之後動作與實施例1的變形例2相同而省略說明。
說明在實施例1的變形例1中連接有輸入端子Tin的中間節點Ni為節點N1之實施例1的變形例4、及中間節點Ni在反相電路16內之實施例1的變形例5。
［實施例1的變形例4］ 實施例1的變形例4是將實施例1的變形例1之中間節點Ni設成節點N1之例。圖4(a)是實施例1的變形例4之突波生成電路的電路圖，圖4(b)是顯示節點N1及輸出端子Tout的電壓的圖。如圖4(a)所示，突波生成電路134中，輸入端子Tin連接於節點N1及Ni。藉此，輸入訊號輸入節點N1。其他構成與實施例1的變形例1相同而省略說明。
如圖4(b)所示，說明節點N1的電壓從Vdd一致地變低的情況。此情況如同後述之實施例3的變形例3即圖19(b)，相當於電容器並聯連接於輸入端子Tin與中間節點Ni之間時輸入端子Tin的固定電流流過的情況。在時刻t0節點N1的電壓為高位準(Vdd)。反相電路16的輸出為低位準(0V)，FET14為關閉。輸出端子Tout的電壓為高位準。由於FET14為關閉，因此反相器12不發揮功能。
節點N1的電壓隨時間一致地變低。節點N1的電壓比反相電路16的閾值電壓Vth高時，反相電路16的輸出為低位準，延遲電路17的輸出為高位準，輸出端子Tout的電壓維持高位準。
在時刻t1節點N1的電壓變成反相電路16的閾值電壓Vth後，反相電路16輸出高位準。由於FET14開啟，因此反相器12起動。由於輸出端子Tout的電壓為高位準，因此反相器12令節點N1的電壓為低位準(0V)。
在時刻t2，延遲電路17的輸出變成低位準。反相器12令節點N1為高位準。反相電路16的輸出變成低位準，FET14關閉。節點N1的電壓回到高位準。在時刻t3，延遲電路17令輸出端子Tout的電壓為高位準。藉此，寬度為ΔT的突波訊號52從輸出端子Tout輸出。
［實施例1的變形例5］ 實施例1的變形例5是將實施例1的變形例1之中間節點Ni設在反相電路16內之例。設置中間節點Ni之處的例子於實施例4及其變形例中說明。圖5(a)是實施例1的變形例5之突波生成電路的電路圖，圖5(b)是顯示節點Ni、N1及輸出端子Tout的電壓的圖。如圖5(a)所示，突波生成電路135中，輸入端子Tin連接於反相電路16內。其他構成與實施例1的變形例1相同而省略說明。
如圖5(b)所示，節點Ni的電壓在時刻t1變成閾值電壓Vth後，反相電路16輸出高位準。FET14開啟且節點N1變成低位準。之後的動作與實施例1的變形例4相同而省略說明。
根據實施例1及其變形例，反相器12(第1CMOS反相器)連接於接地線26與電源線28之間(第1電源與第2電源之間)，輸出節點連接於節點N1(第1節點)。FET14(開關或第1開關)在接地線26與電源線28之間串聯地連接於反相器12。反相電路16(第1反相電路)將節點N1之訊號的反相訊號輸出至FET14的閘極(控制端子)。延遲電路17使節點N1的訊號延遲並輸出至反相器12的輸入節點，且於輸出端子Tout將輸出突波訊號52輸出。
在如此的構成中，於實施例1的變形例2及4，節點N1為連接於輸入有輸入訊號的輸入端子Tin的中間節點Ni。藉此，如圖2(b)及圖4(b)，在時刻t1節點N1的電壓超過閾值電壓Vth後，反相電路16令FET14的閘極為高位準(圖2(b))或低位準(圖4(b))。藉此FET14開啟，節點N1變成高位準(圖2(b))或低位準(圖4(b))。像這樣，正回授透過反相電路16而適用。
在時刻t2，延遲電路17輸出高位準(圖2(b))或低位準(圖4(b))後，反相器12反相，節點N1變成低位準(圖2(b))或高位準(圖4(b))。像這樣，負回授透過延遲電路17而適用。
故，突波訊號52的上揚及下落變得陡峭，可生成脈波寬度窄的突波訊號52。又，藉由FET14關閉，可抑制從電源線28貫通至接地線26的電流。藉此，可抑制電力消耗。在實施例1及其變形例中，反相電路16與延遲電路17亦可共有其一部分或整體。
實施例1的變形例3及5中，連接於輸入端子Tin的中間節點Ni設置於反相電路16內。藉此，如圖3(b)及圖5(b)，正回授在時刻t1從節點N1透過反相電路16而適用。負回授在時刻t2從節點N1透過延遲電路17而適用。故，可生成脈波寬度窄的突波訊號52，並且可抑制電力消耗。
[實施例2] 實施例2是實施例1的變形例2及4之具體例，且是使用於神經元電路等的突波生成電路之例。圖6(a)是實施例2之突波生成電路的電路圖，圖6(b)是顯示相對於時間之各電壓的圖。如圖6(a)所示，實施例2之突波生成電路100具備輸入電路10、反相器12、FET14、反相電路16及18。反相電路16與18形成延遲電路17。輸入電路10是對輸入至輸入端子Tin的輸入訊號設定用以生成突波訊號的條件之電路。反相器12為CMOS反相器，具備NFET13a及PFET13b。
NFET13a的源極連接於接地線26，汲極連接於節點N1，閘極連接於節點N0。PFET13b的源極連接於電源線28，汲極連接於節點N1，閘極連接於節點N0。節點N0及N1分別為反相器12的輸入節點及輸出節點。FET14為PFET，在節點N1與電源線28之間串聯地連接於PFET13b。FET14的源極透過PFET13b連接於電源線28，汲極連接於節點N1。
反相電路16使節點N1的位準反相並輸出至FET14的閘極及節點N2。反相電路18使節點N2的位準反相並輸出至節點N3。節點N3連接於反相器12的輸入節點N0及輸出端子Tout。
圖6(b)是顯示相對於時間之輸入端子Tin、節點N1及輸出端子Tout的電壓的圖。作為輸入電路10，以將輸入至輸入端子Tin的輸入訊號進行積分並輸出至節點N1的積分電路為例來加以說明。
平常時之輸入端子Tin及輸出端子Tout的電壓為接地線26的電壓(0V)。在即將變成時刻t0之前，節點N1的電壓為0V。節點N2為高位準且節點N3為低位準。FET14的閘極為高位準，FET14為關閉。由於反相器12的輸入節點為低位準且FET14關閉，因此節點N1被從接地線26及電源線28切斷。故，節點N1的電壓維持。
從時刻t0到t1之間，在時間序列中輸入突波訊號50至輸入端子Tin作為輸入訊號。突波訊號50輸入至輸入端子Tin時，輸入端子Tin的電壓變成比0V高的Vin。每當突波訊號50輸入，輸入電路10就使節點N1的電壓變高。藉此，節點N1的電壓逐漸地變高。節點N1的電壓比反相電路16的閾值電壓Vth低時，節點N2為高位準，節點N3為低位準。故，輸出端子Tout的電壓維持在0V。節點N1被從接地線26及電源線28切斷。
在時刻t1，節點N1的電壓超過閾值電壓Vth。反相電路16使節點N2從高位準變成低位準。由於FET14的閘極被施加低位準，因此FET14開啟，正回授適用於節點N1。藉此，節點N1上揚成高位準(電源線28的電壓Vdd)。節點N2從高位準變成低位準時，反相電路18使節點N3從低位準變成高位準。由於反相器12的輸入節點N0變成高位準，因此負回授適用於節點N1，節點N1下落成低位準(接地線的電壓0V)。節點N2及節點N3變成高位準及低位準，脈波寬度窄的突波訊號52於輸出端子Tout輸出。FET14關閉，節點N1被從接地線26及電源線28切斷。
之後，同樣地，節點N1的電壓超過閾值電壓Vth時，於輸出端子Tout輸出突波訊號52。像這樣，正回授適用於節點N1後負回授立刻適用於節點N1，因此可生成脈波寬度窄的突波訊號52。又，FET14藉由正回授開啟後，FET13a立刻藉由負回授開啟。此時，藉由利用負回授同時地關閉FET13b，可抑制從電源線28貫通至接地線26的電流。藉此，可抑制電力消耗。
［實施例2的變形例1］ 圖7(a)是實施例2的變形例1之突波生成電路的電路圖，圖7(b)是顯示相對於時間之各電壓的圖。在實施例2的變形例1之突波生成電路102中，FET14為NFET，在節點N1與接地線26之間串聯地連接於NFET13a。FET14的源極透過NFET13a連接於接地線26，汲極連接於節點N1。節點N2連接於FET14的閘極。其他構成與實施例2的圖6(a)相同而省略說明。
圖7(b)是顯示相對於時間之輸入端子Tin、節點N1及輸出端子Tout的電壓的圖。平常時之輸入端子Tin及輸出端子Tout的電壓為電源線28的電壓Vdd。在即將變成時刻t0之前，節點N1的電壓為Vdd。
從時刻t0到t1之間，在時間序列中輸入突波訊號50至輸入端子Tin。突波訊號50輸入後，輸入端子Tin的電壓變成比Vdd低的Vin。輸入電路10將突波訊號50進行積分並輸出至節點N1。藉此，節點N1的電壓逐漸地變低。節點N1的電壓比反相電路16的閾值電壓Vth高時，節點N2為低位準，節點N3為高位準。故，輸出端子Tout的電壓維持在Vdd。在實施例2的變形例1中，電壓變低的情況為上揚，電壓變高的情況為下落。
在時刻t1，節點N1的電壓變得比閾值電壓Vth低。反相電路16使節點N2從低位準變成高位準。由於FET14的閘極被施加高位準，因此FET14開啟，正回授適用於節點N1。藉此，節點N1上揚成低位準。節點N2從低位準變成高位準後，反相電路18使節點N3從高位準變成低位準。由於反相器12的輸入節點N0變成低位準，因此負回授適用於節點N1，節點N1下落成高位準。藉此，於輸出端子Tout輸出脈波寬度窄的突波訊號52。
像這樣，在實施例2的變形例1中，藉由以FET14為NFET且設置於接地線26與節點N1之間，可生成脈波寬度窄的突波訊號52。又，可藉由FET13b抑制電力消耗。
在圖6(b)及圖7(b)中，雖以突波訊號50作為輸入訊號之例加以說明，但輸入訊號亦可具有任意的波形。輸入電路10只要是在成為生成突波訊號52的條件時，以使節點N1的電壓達到閾值電壓Vth的方式來轉換輸入訊號的電路即可。
根據實施例2及其變形例，輸入訊號輸入至輸入端子Tin。反相器12(第1CMOS反相器)在連接於輸入端子Tin的節點N1(第1節點)連接有輸出節點，且連接於接地線26(第1電源)與電源線28(電壓比第1電源的電壓高的第2電源)之間。FET14(開關)在接地線26與電源線28之間串聯地連接於反相器12。反相電路16(第1反相電路)將節點N1之訊號的反相訊號輸出至FET14的閘極(控制端子)。延遲電路17使節點N1的訊號延遲並輸出至反相器12的輸入節點N0，且使突波訊號52(輸出突波訊號)於輸出端子Tout輸出。
藉此，由於透過反相電路16的正回授及透過延遲電路17的負回授被適用，因此可生成脈波寬度窄的突波訊號52。又，藉由FET13b關閉，可抑制從電源線28貫通至接地線26的電流。藉此，可抑制電力消耗。
反相電路16將節點N1之訊號的反相訊號輸出至FET14的閘極及節點N2(第2節點)。延遲電路17具備反相電路16、及將節點N2之訊號的反相訊號輸出至反相器12的輸入節點N0及節點N3(第3節點)的反相電路18。藉此，反相電路16可將節點N1的訊號正回授到FET14的閘極，反相電路18可將節點N1的訊號負回授到反相器12的輸入節點N0。
如圖6(a)，FET14為PFET(P通道電晶體)時，FET14連接於節點N1與電源線28之間。藉此，如圖6(b)，可生成正方向的突波訊號52。如圖7(a)，FET14為NFET(N通道電晶體)時，FET14連接於節點N1與接地線26之間。藉此，如圖7(b)，可生成負方向的突波訊號52。
[實施例3] 實施例3是實施例2及其變形例之突波生成電路的具體例。圖8是實施例3之突波生成電路的電路圖。如圖8所示，實施例3之突波生成電路104中，輸入電路10是一端連接於節點N1且另一端連接於接地線26的電容器C1。
反相電路16為輸入節點連接於N1且輸出節點連接於節點N2的反相器20。反相器20為CMOS反相器，具備NFET21a及PFET21b。NFET21a的源極連接於接地線26，汲極連接於節點N2，閘極連接於節點N1。PFET21b的源極連接於電源線28，汲極連接於節點N2，閘極連接於節點N1。
反相電路18具備反相器22a至22c及電容器C2。反相器22a至22c多段地連接於節點N2與N3之間。亦即互相串聯地連接於節點N2與N3之間。反相器22a至22c為CMOS反相器，各自具備NFET23a及PFET23b。NFET23a的源極連接於接地線26，汲極連接於輸出節點，閘極連接於輸入節點。PFET23b的源極連接於電源線28，汲極連接於輸出節點，閘極連接於輸入節點。反相器22a的輸入節點連接於節點N2，輸出節點連接於節點N4。反相器22b的輸入節點連接於節點N4，輸出節點連接於節點N5。反相器22c的輸入節點連接於節點N5，輸出節點連接於節點N3。電容器C2的一端連接於節點N4，另一端連接於接地線26。其他構成與實施例2相同而省略說明。
使用SPICE(Simulation Program with Integrated Circuit Emphasis：著重於積體電路的模擬程式)來模擬實施例3的各電壓。模擬條件如下。 NFET： 類型：使用SOI(Silicon on Insulator：絕緣體上覆矽)之N通道MOS，閘極長：100nm，閘極寬：100nm，閾值電壓：＋0.8V，閘極容量：1fF PFET： 類型：使用SOI之P通道MOSFET，閘極長：100nm，閘極寬：200nm，閾值電壓：-0.8V，閘極容量：1fF 電容器C1：容量值：10fF 電容器C2：容量值：4fF 接地線26：電壓：0V 電源線28：電壓Vdd：1V 使1pA的定電流流入輸入端子Tin。
圖9(a)及圖9(b)是顯示實施例3的相對於時間之各節點的電壓的圖。圖9(b)是圖9(a)當中突波訊號52附近的放大圖。在圖9(b)的橫軸之最初的刻度記載有相當於圖9(a)的時間的10599000ns，以後的刻度僅記載最後2位數。以降的放大圖也同樣。
如圖9(a)所示，節點N1的電壓隨著時間變高，在時刻t1超過閾值電壓即0.5V後對節點N3輸出突波訊號52。
如圖9(b)所示，在時刻t1到t2之間，節點N1的電壓從0.5V增加至0.8V。節點N1的電壓在圖9(a)的時間軸雖然是急遽地增加，但在圖9(b)的時間軸是平緩地增加。圖9(b)中，時刻t1是對應於比時間10599000ns前面的時間。在時刻t1到t2之間，節點N2的電壓從高位準平緩地變化成低位準。節點N4的電壓在時刻t1到t2之間，比節點N2稍微快速地從低位準變化成高位準。節點N5的電壓相較於節點N4非常快速地從高位準變化成低位準。節點N3的電壓在時刻t2非常陡峭地從低位準變化成高位準。
在時刻t2以降，按照節點N1、N2、N4、N5及N3的順序前進，電壓的變化越來越陡峭。藉此，突波訊號52的寬度約為2ns窄。且突波訊號52的上揚及下落變陡峭。CMOS反相器雖然在電壓的變遷期間從電源線28朝接地線26流過貫通電流，但藉由縮小CMOS反相器之NFET及PFET的漏電流，可充分地減少該貫通電流，可抑制電力消耗。如實施例3，由於突波訊號52的上揚及下落陡峭，因此可更抑制突波生成電路104的電力消耗。
圖10(a)及圖10(b)是顯示實施例3之相對於時間的輸入電壓、輸出電壓及消耗電流的圖。圖10(b)是圖10(a)的突波訊號52周邊的放大圖。如圖10(a)所示，從時刻0ms到5ms節點N1的電壓V1逐漸地變大，電壓V1成為0.5V時電壓V1急遽地變成0.8V，之後變成0V。在時刻5ms，輸出端子Tout的電壓Vout變成1V且突波訊號52輸出。從時刻0ms到5ms之間的消耗電流在10-11 A以下。
如圖10(b)所示，在時刻t2，節點N1的電壓V1從0.8V急遽地降低成0V。於輸出端子Tout輸出寬度約2ns的突波訊號52。在時刻t2電流變成約1×10-6 A，為最大。在突波生成電路104中，電力幾乎在突波訊號52生成時被消耗。電源電壓為1V時，1突波的消耗能量約15fJ。像這樣，可使用於突波生成的電力消耗(消耗能量)非常小。
說明實施例3之電容器C2的功能。在實施例3中，改變電容器C2的容量值，且模擬相對於時間的輸出電壓Vout。圖11(a)至圖12(d)是顯示實施例3之相對於時間的輸出電壓的圖。圖11(a)至圖12(d)中，令電容器C2的容量值分別為0F、1fF、2fF、3fF、4fF、6fF、10fF及20fF。
如圖11(a)所示，電容器C2的容量值為0F時，突波訊號52的寬度約60ns，上揚是平緩的。如圖11(b)所示，電容器C2的容量值為1fF時，突波訊號52的寬度縮小成約16ns，上揚變得稍微陡峭。如圖11(c)所示，電容器C2的容量值為2fF時，突波訊號52的寬度進一步縮小成約3ns，上揚變得更陡峭。如圖11(d)所示，電容器C2的容量值為3fF時，突波訊號52的寬度約2ns，為最小，上揚變得又更陡峭。
如圖12(a)所示，電容器C2的容量值為4fF時，突波訊號52的寬度約2ns，為最小，上揚變得又更陡峭。如圖12(b)所示，電容器C2的容量值為6fF時，突波訊號52的寬度稍微變大成約2.5ns，上揚為相同程度，下落變得稍微平緩。如圖12(c)所示，電容器C2的容量值為10fF時，突波訊號52的寬度進一步變大成約3ns，上揚變得稍微平緩。如圖12(d)所示，電容器C2的容量值為20fF時，突波訊號52的寬度進一步變大成約5ns，上揚及下落稍微變大。
如以上，藉由設置電容器C2，可使突波訊號52的寬度變窄，且使上揚及下落變小。故，可更抑制電力消耗。NFET及PFET的閘極容量值宜為0.1fF，且電容器C2的容量值宜為閘極容量值的1倍以上，較宜為2倍以上，更宜為3倍以上。電容器C2的容量值宜為閘極容量值的1000倍以下，較宜為50倍以下。
圖13(a)至圖13(d)是說明電容器C2的功能的圖。圖13(a)是顯示相對於時間之反相器反相時流過輸出節點的電流的示意圖。如圖13(a)所示，CMOS反相器反相時，小的電流IL流過輸出節點。之後，大的電流IH流過。假設電流IL及IH為固定，令電流IL及IH流過的期間為TL及TH。
圖13(b)至圖13(d)是顯示實施例3之相對於時間之節點N4的電壓V4的示意圖。如圖13(b)所示，電容器C2的容量值較小時，節點N4的電壓的上升是由反相器22b之閘極容量值的充電時間決定。在期間TL中，由於電流IL小，因此節點N4的電壓V4在期間TL平穩地增加。在期間TH，由於電流IH大，因此電壓V4急遽地增加。在期間TL中電壓V4超過閾值電壓Vth時，反相器22b的反相平緩地發生。故，突波訊號52的上揚及下落變得平緩。又，電容器C2的容量值較小時，負回授的時間點過早而阻礙了正回授，上揚會變得更加平緩。
如圖13(c)所示，電容器C2的容量值為中等程度時，電流IL除了反相器22b以外還對電容器C2充電。因此，在期間TL中電壓V4不超過閾值電壓Vth。在期間TH中，電壓V4超過閾值電壓Vth時，反相器22b的反相急遽地發生。故，突波訊號52的上揚及下落變得陡峭。
如圖13(d)所示，電容器C2的容量值較大時，期間TH中的電壓V4的上升變得平緩。因此，反相器22b的反相平緩地發生。故，突波訊號52的上揚及下落變得平緩。進而，突波訊號52的寬度變寬。
如以上，在實施例3中，藉由設置電容器C2，可使突波訊號52的寬度變窄，且使上揚及下落變得陡峭。故，可抑制電力消耗。
電容器C2可使用MOS電容器、MIS(Metal Insulator Semiconductor：金屬絕緣體半導體)電容器。電容器C2亦可使用MOSFET的寄生電容。
改變實施例3之反相電路18內的反相器的數量來進行模擬。圖14(a)至圖15(b)是實施例3之突波生成電路的電路圖。如圖14(a)所示，突波生成電路104a中，反相電路18具備1個反相器22a及電容器C2。電容器C2連接於反相器22a之後段的節點N4。如圖14(b)所示，突波生成電路104與實施例3的圖8同樣，反相電路18具備3個反相器22a至22c。電容器C2連接於反相器22a與22b之間的節點N4。
如圖15(a)所示，突波生成電路104b中，反相電路18具備5個反相器22a至22e。電容器C2連接於反相器22a與22b之間的節點N4。如圖15(b)所示，突波生成電路104c中，反相電路18具備7個反相器22a至22g。電容器C2連接於反相器22a與22b之間的節點N4。
圖16(a)至圖16(d)是顯示實施例3之突波生成電路之相對於時間的輸出電壓的圖。如圖16(a)所示，突波生成電路104a中，突波訊號52的上揚平緩，突波訊號52的寬度較寬。如圖16(b)所示，突波生成電路104中，突波訊號52的上揚變得陡峭，突波訊號52的寬度約為2ns。如圖16(c)所示，突波生成電路104b中，突波訊號52的寬度雖然稍微變寬，但上揚陡峭。如圖16(d)所示，突波生成電路104c中，突波訊號52的寬度雖然稍微變寬，但上揚陡峭。
如以上，可藉由將反相電路18之反相器的個數設為奇數個來實現突波生成電路。為了讓突波訊號52的寬度變窄，且讓上揚及下落陡峭，反相器22a至22g的個數宜為3個以上。反相器22a至22g的個數較宜為3個。
［實施例3的變形例1］ 圖17是實施例3的變形例1之突波生成電路的電路圖。如圖17所示，實施例3的變形例1之突波生成電路106中未設置電容器C2。反相電路18之反相器的個數為奇數個，且例如為7個。反相器22a與22b之間的節點為N4，反相器22b與22c之間的節點為N5，反相器22c與22d之間的節點為N6，反相器22d與22e之間的節點為N7，反相器22e與22f之間的節點為N8，反相器22f與22g之間的節點為N9。其他構成與實施例3相同而省略說明。
對實施例3的變形例1之各節點的電壓進行了模擬。圖18是顯示實施例3的變形例1之相對於時間的各節點的電壓的圖。如圖18所示，按照節點N1、N2、N4、N5、N6、N7、N8，N9及N3的順序前進，電壓的變遷越來越陡峭。尤其是在節點N9，從高位準往低位準的變化是陡峭的，節點N3之突波訊號52的上揚及下落像實施例3的圖9(b)的程度一樣陡峭。
如以上，即使未設置電容器C2，藉由增加反相器22a至22g的個數，仍可使突波訊號52的上揚及下落陡峭。
圖19(a)是顯示實施例3的變形例1之突波生成電路的別的例子的電路圖。如圖19(a)所示，突波生成電路106a中，回授電路8的反相器22a為1個。
如圖17及圖19(a)，反相器22a的個數只要是奇數個即可。在未設置電容器C2的情況下，為了讓突波訊號52的上揚及下落陡峭，反相器22a至22g的個數宜為3個以上，較宜為5個以上，更宜為7個以上。
［實施例3的變形例2］ 圖19(b)是實施例3的變形例2之突波生成電路的電路圖。如圖19(b)所示，突波生成電路108中，電容器C2的一端連接於電源線28，另一端連接於節點N4。其他構成與實施例3相同而省略說明。
如實施例3的變形例2，電容器C2亦可連接於電源線28。電容器C2亦可連接於接地線26及電源線28以外之供給固定電位的基準電位端子。
［實施例3的變形例3］ 圖19(c)是實施例3的變形例3之突波生成電路的電路圖。如圖19(c)所示，突波生成電路110中，電容器C1的一端連接於電源線28，另一端連接於節點N1。FET14為NFET，源極連接於接地線26，汲極透過NFET13a連接於節點N1，閘極連接於節點N2。其他構成與實施例3相同而省略說明。
圖20(a)及圖20(b)是顯示實施例3的變形例3之相對於時間的各節點的電壓的圖。圖20(b)是圖20(a)當中的突波訊號52附近的放大圖。
如圖20(a)所示，節點N1的電壓從Vdd即1V起隨時間減少。當節點N1的電壓變成0.5V以下時，突波訊號52生成。
如圖20(b)所示，各節點N1到N5的電壓成為讓實施例3即圖9(b)的電壓之上下反轉後的波形。突波訊號52的寬度約為2ns，與實施例3同程度，上揚及下落與實施例3同程度地陡峭。
如實施例3的變形例3，藉由使用NFET當作FET14，與實施例2的變形例1同樣，也可對應於突波訊號50朝向負方向的情形。
如實施例3的變形例3，電容器C1亦可連接於電源線28。電容器C1亦可連接於接地線26及電源線28以外之供給固定電位的基準電位端子。
［實施例3的變形例4］ 圖21是實施例3的變形例4之突波生成電路的電路圖。如圖21所示，實施例3的變形例4之突波生成電路112中，反相電路16具備反相器20及FET24。FET24為PFET，且連接於反相器20與電源線28之間。FET24的閘極與FET14的閘極連接於節點N10。節點N10連接於FET24的汲極。FET14及24形成電流電流鏡電路。
節點N1的電壓超過閾值電壓時，節點N2變成低位準。流過FET24的源極與汲極之間的電流變大。故，節點N10的電壓變低，FET14的源極-汲極電流與FET24的源極-汲極電流成為相同程度。藉此，正回授適用於節點N1。
反相電路18具備反相器22、電容器C2、NFET29a及29b。電容器C2連接於節點N2與接地線26之間。反相器22的輸入節點連接於節點N2，輸出節點連接於節點N3。NFET29a連接於節點N3與NFET23a之間。NFET29b連接於節點N3與反相器20的輸入節點N0之間。NFET29a及29b的閘極連接於電源線28。電容器C3之一端連接於節點N0且另一端連接於接地線26。電容器C3、NFET29a及29b作為用來使負回授延遲的電阻而發揮功能。反相電路18對節點N1適用負回授。
如實施例3的變形例4，於FET14的閘極也可不連接反相器20的輸出節點N2。反相電路16只要在反相器20的位準變化時，將節點N1的反相訊號輸出至FET14的閘極即可。
如實施例3及其變形例，反相電路16包含有互相串聯於節點N1與節點N2之間，且輸入節點連接於節點N1並且輸出節點連接於節點N2的奇數個反相器20(第2CMOS反相器)。反相電路18包含有互相串聯於節點N2與N3之間，且輸入節點連接於節點N2並且輸出節點連接於節點N3的奇數個反相器22a至22g(第3CMOS反相器)。藉此，反相電路16可適用正回授，反相電路18可適用負回授。
反相電路16雖可具備3個以上的反相器20，但為了小型化，反相器20的個數宜為1個。
反相電路18包含有3個以上的反相器22a至22g。藉此，可使突波訊號52的寬度變窄且可使上揚及下落陡峭。
具備電容器C2( 第1容量元件)，其一端連接於3個以上的反相器22a至22g之間的節點N4(第4節點)，另一端連接於接地線26或電源線28(第1基準電位端子)。藉此，如實施例3及其變形例2，可使突波訊號52的寬度變窄且可使上揚及下落陡峭。
電容器C2的容量值為反相器22a至22g內的1個FET的閘極容量值以上。藉此，可使突波訊號52的寬度變窄且可使上揚及下落陡峭。例如，令電容器C2的容量值為反相器22a至22g當中閘極容量值最小的FET的閘極容量值以上。
輸入電路10具備一端連接於節點N1，另一端連接於接地線26或電源線28(第2基準電位端子)的電容器C1(第2容量元件)。藉此，可將輸入至輸入端子Tin的輸入訊號進行積分並輸出至節點N1。
在實施例2至3及其變形例中，為了使生成突波訊號52時以外的待機時的電力消耗變小，宜使各FET之關閉時的漏電流變小。故，宜使各FET的閾值電壓變高。例如全部的FET或一部分的FET之閾值電壓宜為0.3×Vdd(電源線28的電壓-接地線26的電壓)以上，較宜為0.5×Vdd以上，更宜為0.8×Vdd以上。再者，閾值電壓為0.3×Vdd以上，意指在NFET為＋0.3×Vdd以上，在PFET為-0.3×Vdd以下。其他FET的閾值電壓也同樣。
於節點N1長時間施加有比低位準(接地線26的電壓)更高的電壓(例如比閾值電壓Vth稍微低的電壓)。故，漏電流最容易變大的FET是輸入節點連接於節點N1之反相器20的NFET21a及PFET21b。因此，宜使反相器20(若反相器20為複數個則為初段的反相器)的NFET21a及PFET21b的閾值電壓為0.3×Vdd以上，較宜使其為0.5×Vdd以上，更宜使其為0.8×Vdd以上。
突波生成動作以外時，令突波生成電路所容許的最大漏電流為IK。例如，於節點N1長時間施加有Vdd/2程度的電壓時，考慮令突波生成電路的電力消耗為期望的電力以下。此時，若突波生成電路的漏電流幾乎是反相器20的漏電流，如果使反相器20的NFET21a及PFET21b之漏電流為IK以下，就可令突波生成電路的電力消耗為期望的電力以下。將源極接地時，通道的漏電流為IK之NFET21a及PFET21b的閘極電壓分別為Vn_IK及-(Vp_IK)。此時若令Vdd≦Vn_IK＋Vp_IK，即使於節點N1長時間施加有Vdd/2程度的電壓，亦可使電力消耗為期望的電力以下。例如期望的電力為1nW時，漏電流IK為1×10-9 A/Vdd。為了進一步抑制電力消耗，宜使漏電流IK為5×10-10 /Vdd以下，較宜使其為2×10-10 /Vdd以下。
為了抑制各FET的漏電流，宜利用使用了SOI(Silicon on Insulator)基板的FET來作為FET。由於該FET之源極與汲極之間的漏電流小，所以可抑制電力消耗。例如，可使1個FET的漏電流為1pA以下。
[實施例4] 實施例4為實施例1之變形例3及5的具體例。圖22(a)至圖23(b)是實施例4之突波生成電路的電路圖。如圖22(a)所示，實施例4之突波生成電路136具備正反器電路90、延遲電路17及FET91。延遲電路17例如是像實施例2及其變形例1之具有反相電路16及18的延遲電路17一樣級聯連接有偶數段的反相器之電路。
當輸入節點90a變成高位準時，正反器電路90令輸出節點90c為高位準，且維持輸出節點90c的高位準，直到高位準輸入至輸入節點90b為止。當輸入節點90b變成高位準時，正反器電路90令輸出節點90c為低位準，且維持輸出節點90c的低位準，直到高位準輸入至輸入節點90a為止。
輸入節點90a連接於中間節點Ni，中間節點Ni連接於輸入端子Tin。輸入節點90b連接於節點N3。輸出節點90c連接於延遲電路17的輸入節點，延遲電路17的輸出節點連接於節點N3。FET91為NFET，且源極、汲極及閘極分別連接於接地線26、中間節點Ni及節點N3。
如圖22(b)所示，突波生成電路137中，作為圖22(a)的正反器電路90，使用了NFET92a至92d及PFET93a至93d。圖22(b)當中的NFET92c及PFET93c可削除，且削除後的例子顯示如下。
如圖23(a)所示，突波生成電路138中未設置NFET92c及PFET93c。NFET92d及PFET93b分別相當於NFET13a及PFET13b。NFET13a及PFET13b串聯地連接於電源線28與接地線26之間，形成CMOS反相器12。PFET93d相當於FET14。FET14在節點N1與電源線28之間串聯地連接於PFET13b。FET14的閘極連接於節點Ng。
NFET92b相當於FET95。FET95的源極、汲極及閘極分別連接於接地線26、節點Ng及節點N1。NFET92a及PFET93a相當於CMOS反相器94。CMOS反相器94的輸入節點及輸出節點分別連接於節點Ni及Ng。延遲電路17的輸入節點及輸出節點分別連接於節點N1及N3。
反相電路16具備反相電路16a及16b。反相電路16a包含有FET95。反相電路16b包含有FET91及反相器94。
如圖23(b)所示，突波生成電路139是在圖23(a)的突波生成電路138設置圖22(b)的NFET92c。NFET92c相當於FET96。FET96的源極、汲極及閘極分別連接於接地線26、節點N1及節點Ng。在圖23(a)的突波生成電路138中，FET14若關閉，節點N1變成浮動。在突波生成電路139中，FET14若關閉，FET96開啟，故節點N1變成低位準。藉此，可抑制節點N1變成浮動。實施例4亦可為圖22(a)至圖23(b)的任一電路。
以圖23(b)的電路為例來說明實施例4的動作。圖24是顯示實施例4之相對於時間之各端子及節點的電壓的圖，並顯示節點Ni、相當於FET14之閘極的節點Ng、節點N1及輸出端子Tout(亦即節點N3)的電壓。在時刻t0，節點Ni的電壓為0V，節點Ng的電壓為高位準(Vdd)，節點N1的電壓為低位準(0V)，輸出端子Tout的電壓為低位準(0V)。反相器12的輸入節點N0為低位準。由於節點Ng為高位準且FET14關閉，因此反相器12不發揮功能。又，由於FET96開啟，因此節點N1變成低位準。
作為輸入訊號，針對電壓隨時間以固定的斜率上升的例子加以說明。時刻t0以降，節點Ni的電壓隨時間上升。節點Ni的電壓未達到反相器94a的閾值電壓時，節點Ng的電壓為Vdd。節點Ni的電壓接近閾值電壓Vth時，節點Ng的電壓逐漸地降低。由於FET14關閉且FET96開啟，因此節點N1維持低位準。
在時刻t1，節點Ni的電壓達到閾值電壓Vth時，節點Ng的電壓達到FET14的閾值電壓。藉此，節點N1的電壓上升。FET95開啟後，節點Ng的電壓變成低位準。FET14開啟，FET96關閉。藉此，節點N1的電壓變成高位準。像這樣，FET95在節點N1變成高位準時使節點Ng變成低位準而發揮作為反相電路16a的功能。藉由反相電路16a及FET14，正回授適用於節點N1，節點N1的電壓陡峭地上揚。
在時刻t2，延遲電路17從時刻t1起延遲而使輸出端子Tout變成高位準。由於FET91的閘極變成高位準，因此FET91開啟，節點Ni的電壓成為0V。節點Ng變成高位準。由於FET14關閉且FET96開啟，因此節點N1變成低位準。像這樣，FET91及反相器94在節點N3變成高位準時使節點Ng變成高位準且使節點N1變成低位準，而發揮作為反相電路16b的功能。
在時刻t4，延遲電路17從時刻t2起延遲而使輸出端子Tout變成低位準。藉此在輸出端子Tout輸出脈波寬度為t4-t2的突波訊號52。
在圖23(b)中，考慮未設置反相器94且FET14的控制端子與節點Ni連接的情況。在此情況下，從節點N1透過FET95及14的正回授迴路會包含有節點Ni，節點Ni會被維持在低位準的狀態。像這樣，在中間節點Ni與FET14的閘極之間宜設置有反相器94。
在圖23(b)中，考慮未設置FET91且輸出端子Tout未回授到中間節點Ni的情況。圖25是顯示未設置FET91時的相對於時間的各電壓的圖。如圖25所示，在時刻t2即使輸出端子Tout變成高位準，節點Ni的電壓也繼續上升而未變成0V。透過FET95的正回授與透過延遲電路17的負回授交互地適用，因此節點N1的電壓重複著低位準與高位準，突波訊號52重複從輸出端子Tout輸出。像這樣，在節點N1即使變成高位準反相電路16a也不使FET14的閘極變成低位準的情況下，宜設置有FET91。
［實施例4的變形例1］ 圖26(a)及圖26(b)是實施例4的變形例1之突波生成電路的電路圖。如圖26(a)所示，在突波生成電路140中，於正反器電路90使用了具有NAND電路91a及91b的閂鎖。FET91為PFET，且FET91的源極連接於電源線28。其他構成與圖22(a)的突波生成電路136相同而省略說明。
如圖26(b)所示，在突波生成電路141中，將正反器電路90分解成FET，且削除可削除的FET。相較於圖23(b)的突波生成電路139，FET14為NFET，且FET14在節點N1與接地線26之間串聯地連接於FET13a。FET95及96為PFET。FET95及96的源極連接於電源線28。從反相器94到延遲電路17形成電路98。其他構成與圖23(b)的突波生成電路139相同而省略說明。
在實施例3的變形例1中，輸入至輸入端子Tin的輸入訊號，是像實施例1的變形例5即圖5(b)的輸入端子Tin的訊號一樣地從高位準下降到低位準的訊號。從輸出端子Tout像圖5(b)一樣地輸出低位準的突波訊號52。
如突波生成電路141，藉由令FET14為NFET，可實現實施例1的變形例5之突波生成電路135。
［實施例4的變形例2］ 圖27(a)及圖27(b)是實施例4的變形例2之突波生成電路的電路圖。如圖27(a)所示，突波生成電路142中除了圖26(a)的突波生成電路140以外，還具備反相器94a及94b。反相器94a連接於節點Ni與正反器電路90的輸入節點90a之間，反相器94b連接於節點N3與FET91的閘極之間。FET91為NFET且源極連接於接地線26。其他構成與圖26(a)的突波生成電路140相同而省略說明。
如圖27(b)所示，在突波生成電路143中，將正反器電路90分解成FET，削除可削除的FET。圖26(b)的突波生成電路141與電路98相同。FET91為NFET且設置有反相器94a及94b。反相電路16b包含有反相器94、94a、94b及FET91。其他構成與圖26(b)的突波生成電路141相同而省略說明。
輸入至輸入端子Tin的輸入訊號，是像實施例1的變形例3即圖3(b)的輸入端子Tin的訊號一樣地從低位準上升到高位準的訊號。反相器94a使輸入訊號轉換成像實施例1的變形例5即圖5(b)的輸入端子Tin的訊號一樣地從高位準下降到低位準的訊號。從輸出端子Tout輸出像圖5(b)一樣的低位準的突波訊號52。反相器94b使節點N3的訊號反相且輸出至FET91的閘極。
如突波生成電路143，亦可使輸入訊號反相。在此情況下，藉由設置反相器94b，可重置節點Ni。
［實施例4的變形例3］ 圖28(a)及圖28(b)是實施例4的變形例3之突波生成電路的電路圖。如圖28(a)所示，在突波生成電路144中，於正反器電路90使用了具有NOR電路91c及NAND電路91b的閂鎖。NOR電路91c及NAND電路91b的迴路內設置有反相器94d及94e。未設置反相器94a。其他構成與圖27(a)的突波生成電路142相同而省略說明。
如圖28(b)所示，在突波生成電路145中，將正反器電路90分解成FET，削除可削除的FET。與圖27(b)的突波生成電路143作比較，FET95為NFET。反相器94c使節點N1的訊號反相且輸出至FET95的閘極。FET95的汲極連接於反相器94a與94之間的節點Ng2。反相器94使節點Ng2的訊號反相而輸出至節點Ng。反相電路16a包含有反相器94、94c及FET95。反相電路16b包含有反相器94、94a、94b及FET91。其他構成與圖27(b)的突波生成電路143相同而省略說明。
輸入訊號是從低位準上升到高位準的訊號。節點Ng2的訊號是從高位準下降到低位準的訊號。從反相器94到延遲電路17的電路99像實施例1的變形例5之突波生成電路135一樣，輸出低位準的突波訊號52。
如突波生成電路145，反相電路16a亦可在FET95以外還包含有反相器94及94c等。反相電路16a及16b亦可共有一部分的電路元件(例如反相器94)。
［實施例4的變形例4］ 圖29(a)及圖29(b)是實施例4的變形例4之突波生成電路的電路圖。如圖29(a)所示，在突波生成電路146中，於正反器電路90使用了具有NAND電路91a及NOR電路91d的閂鎖。NAND電路91a及NOR電路91d的迴路內設置有反相器94d及94e。節點Ni與正反器電路90的輸入節點90a之間設置有反相器94a，輸出端子Tout與FET91的閘極之間未設置反相器94b。其他構成與圖28(a)的突波生成電路144相同而省略說明。
如圖29(b)所示，在突波生成電路147中，將正反器電路90分解成FET，削除可削除的FET。與圖28(b)的突波生成電路145作比較，反相器94a與94之間設置有反相器94b，節點N3與FET91的閘極之間未設置反相器。FET96為NFET，FET14及95為PFET。反相電路16a包含有反相器94、94c及FET95。反相電路16b包含有反相器94、94a、94b及FET91。其他構成與圖28(b)的突波生成電路145相同而省略說明。
輸入訊號是從低位準上升到高位準的訊號。節點Ng2的訊號是從低位準上升到高位準的訊號。從反相器94到延遲電路17的電路99a像實施例1的變形例35之突波生成電路133一樣，輸出高位準的突波訊號52。
如突波生成電路143、145及147，反相電路16a及16b亦可適宜地包含反相器。
［實施例4的變形例5］ 圖30(a)及圖30(b)是實施例4的變形例5之突波生成電路的電路圖。如圖30(a)所示，在突波生成電路148中，於正反器電路90使用了具有NOR電路91c及91d的閂鎖。在和正反器電路90的輸出節點90c互補的輸出節點90d與N3之間，反相器94f與延遲電路17a串聯地連接。輸出節點90d輸出與輸出節點90c互補的訊號。故，若於延遲電路17a的前段或後段設置反相器94f，可獲得與延遲電路17a連接於輸出節點90c同樣的功能。在突波生成電路136、138、140、142、144及146中，亦可在輸出節點90c之互補的輸出節點與節點N3之間也連接延遲電路17a及反相器94f。其他構成與圖22(a)的突波生成電路136相同而省略說明。
如圖30(b)所示，在突波生成電路149中，將正反器電路90分解成FET，削除可削除的FET。與圖23(b)的突波生成電路139作比較，延遲電路17a的輸入節點連接於節點Ng(亦即FET95的汲極)，延遲電路17a的輸出透過反相器94f連接於節點N3。FET95、延遲電路17a及反相器94f是作為延遲電路17而發揮功能。其他構成與圖23(b)的突波生成電路139相同而省略說明。
如突波生成電路149，反相電路16a與延遲電路17亦可共有一部分的電路元件(例如FET95)。
根據實施例4及其變形例1，反相器12輸出第1位準(高位準及低位準的其中一者)及第2位準(高位準及低位準的另一者)。FET14(第1開關)在第1位準輸入至閘極(控制端子)時開啟，在第2位準輸入時關閉。在此，若FET14為NFET，第1位準及第2位準分別為高位準及低位準，若FET14為PFET，第1位準及第2位準分別為低位準及高位準。
節點N1從第1位準變成第2位準時，反相電路16a(第1反相電路)將第1位準輸出至FET14的閘極。例如，在圖23(b)、圖29(b)及圖30(b)的突波生成電路139、147及149中，節點N1從低位準變成高位準時，反相電路16a將低位準輸出至FET14的閘極。在圖26(b)、圖27(b)及圖28(b)的突波生成電路141、143及145中，節點N1從高位準變成低位準時，反相電路16a將高位準輸出至FET14的閘極。
延遲電路17的輸出變成第2位準時，反相電路16b(第2反相電路)將第2位準輸出至FET14的閘極。例如，在圖23(b)、圖29(b)及圖30(b)的突波生成電路139、147及149中，節點N3變成高位準時，反相電路16b將高位準輸出至FET14的閘極。在圖26(b)、圖27(b)及圖28(b)的突波生成電路141、143及145中，節點N3變成低位準時，反相電路16b將低位準輸出至FET14的閘極。中間節點Ni設置於反相電路16b內。
藉此，如圖24，可抑制電力消耗且生成脈波寬度窄的突波訊號52。
反相電路16b具備FET91(第2開關)，延遲電路17之輸出(節點N3)連接於FET91的閘極(控制端子)。當延遲電路17輸出第2位準時，FET91連接中間節點Ni與供給輸入訊號之初期位準的電源。例如像圖3(b)，輸入訊號之初期位準為低位準時，FET91為NFET並將中間節點Ni連接於接地線26。例如像圖5(b)，輸入訊號之初期位準為高位準時，FET91為PFET並將中間節點Ni連接於電源線28。藉此，可重置中間節點Ni，且令節點Ng為第2位準。
反相器94(第2MOS反相器)之輸入節點連接於節點Ni，輸出節點連接於FET14的閘極(節點Ng)。藉此，正回授迴路15內變得不包含節點Ni，所以節點Ng的電壓可隨著輸入訊號變化。
反相電路16a具備FET95(第3開關)，FET95之閘極連接於節點N1，當節點N1變成第2位準時，FET95連接FET14的閘極(節點Ng)與供給第1位準的電源。藉此，可將FET95當作反相電路16a來使用。
FET96(第4開關)之閘極連接於FET14的閘極(節點Ng)，在FET14閘極為第2位準時，將節點N1連接於供給第1位準的電源。藉此，可抑制節點N1成為浮動。
只要在相同的節點(或端子)中高位準是比低位準高的電壓即可，在不同的節點(或端子)之間的高位準可以不是相同的電壓，低位準可以不是相同的電壓。
實施例2、3及其變形例之輸入電路10亦可設置於實施例4及其變形例的輸入端子Tin與中間節點Ni之間。
[實施例5] 實施例5是將實施例1至4及其變形例當作電壓判定電路來使用的例子。圖31是實施例5之突波生成電路的電路圖。如圖31所示，在實施例5的突波生成電路114中，在電容器C1與輸入端子Tin之間連接有電壓轉換電路30。輸入電路10包含有電容器C1及電壓轉換電路30。
電壓轉換電路30具備NFET31a及31b。NFET31a的源極及閘極連接於接地線26，汲極連接於節點N11。NFET31b的源極連接於節點N11，閘極連接於接地線26，汲極連接於輸入端子Tin。由於NFET31a及31b關閉，源極與汲極之間作為高電阻而發揮功能。輸入至輸入端子Tin的輸入訊號藉由NFET31a及31b分壓且輸出至節點N11。其他構成與實施例3相同而省略說明。
改變輸入至輸入端子Tin之輸入訊號的電壓並模擬在輸出端子Tout輸出的突波訊號52。圖32(a)至圖33(d)是顯示實施例5之相對於時間的節點N1的電壓及輸出電壓的圖。圖32(a)至圖33(d)令輸入訊號為固定的電壓Vin的訊號。令電壓Vin分別為0.9V、1.0V、1.2V、1.5V、2V、3V、5V、7V及10V。電壓轉換電路30使輸入端子Tin的電壓分壓成約1/2。
如圖32(a)所示，在電壓Vin為0.9V的情況下，節點N1的電壓為0.9V×1/2即0.45V且已飽和。藉此，節點N1的電壓未到達閾值電壓即0.5V。因此，突波訊號52不會生成。如圖32(b)所示，在電壓Vin為1V的情況下，節點N1的電壓達到0.5V。藉此，突波訊號52生成。突波訊號52生成的週期為30.3ms且頻率為33Hz。
如圖32(c)所示，在電壓Vin為1.2V的情況下，比起電壓Vin為1V時，電容器C1更快地充電。藉此，比起電壓Vin為1V時，節點N1的電壓更快達到0.5V。故，突波訊號52生成的週期為15.9ms，變得較短，頻率為62.8Hz，變得較高。如圖32(d)所示，在電壓Vin為1.5V的情況下，突波訊號52生成的週期為6.71ms，變得更短，頻率為149Hz，變得更高。如圖32(e)所示，在電壓Vin為2V的情況下，突波訊號52生成的週期為4.27ms且頻率為234Hz。
如圖33(a)所示，在電壓Vin為3V的情況下，突波訊號52生成的週期為2.50ms且頻率為400Hz。如圖33(b)所示，在電壓Vin為5V的情況下，突波訊號52生成的週期為1.28ms且頻率為782Hz。如圖33(c)所示，在電壓Vin為7V的情況下，突波訊號52生成的週期為0.792ms且頻率為1262Hz。如圖33(d)所示，在電壓Vin為10V的情況下，突波訊號52生成的週期為0.454ms且頻率為2203Hz。
圖34(a)及圖34(b)是實施例5的相對於輸入電壓分別顯示頻率及週期的圖。如圖34(a)所示電壓Vin若變高則突波訊號52的頻率變高。如圖34(b)所示，電壓Vin若變高則突波訊號52生成的週期變短。電壓Vin若比閾值電壓Vinth小則不會生成突波訊號52。在圖34(a)及圖34(b)中Vinth約為1V。
像這樣，在實施例5中，輸入之輸入訊號的電壓比閾值電壓Vinth低時，不會生成突波訊號52，若輸入訊號的電壓比閾值電壓Vinth高，則生成突波訊號52。像這樣，突波生成電路114作為判定輸入端子Tin之電壓的判定電路而發揮功能。在突波訊號會輸入至輸入端子Tin的情況下，藉由設定電容器C1的容量值，可設定用以輸出突波訊號52之輸入突波訊號的個數。
突波生成電路114作為將輸入端子Tin的電壓轉換成突波訊號52的頻率之電路而發揮功能。可藉由電壓轉換電路30之NFET31a與31b的電阻值的比來任意地設定閾值電壓Vinth。電壓轉換電路30只要是對輸入訊號的電壓進行分壓的電路，亦可為電阻分壓電路以外的電路。
電壓轉換電路30將已對輸入訊號之電壓進行分壓的訊號輸出至節點N1。反相電路18在輸入訊號的電壓的絕對值比閾值電壓Vinth(預定值)大時輸出突波訊號52，在輸入訊號的電壓為Vinth以下時不輸出突波訊號52。像這樣，可實現低電力消耗的電壓判定電路。
［實施例5的變形例1］ 圖35是實施例5的變形例1之突波生成電路的電路圖。如圖35所示，實施例5的變形例1之突波生成電路114a是在實施例3的變形例3之突波生成電路中設置了電壓轉換電路30。其他構成與實施例5相同而省略說明。
實施例5的變形例1中，反相電路18在輸入訊號的電壓的絕對值比閾值電壓小時輸出突波訊號52，在輸入訊號的電壓為Vinth以上時不輸出突波訊號52。
［實施例5的變形例2］ 圖36(a)是實施例5的變形例2之突波生成電路的電路圖。如圖36(a)所示，實施例5的變形例2之突波生成電路114b中，電容器C1的一端連接於輸入端子Tin，電容器C1的另一端連接於節點N1。其他構成與實施例3相同而省略說明。
圖36(b)是實施例5的變形例2的時間圖。如圖36(b)所示，輸入至輸入端子Tin的輸入訊號的電壓相對於時間有所變化。例如，輸入訊號的低頻率成分為3.5V。節點N1的電壓被電容器C1切斷低頻率成分。藉此，節點N1的電壓變成輸入訊號的變化量(直流成分以外的電壓)。節點N1的大小可藉由電容器C1的大小任意地設定。亦即，電容器C1作為電壓轉換電路而發揮功能。在時刻t30從輸入訊號的低頻率成分算起的變化量達到3V後，節點N1的電壓成為Vth。藉此，突波訊號從輸出端子Tout輸出。
根據實施例5的變形例2，反相電路18在從輸入訊號的低頻率成分算起的變化量為預定範圍內時生成突波訊號52，為預定範圍外時不生成突波訊號52。
根據實施例5及其變形例1及2，電壓轉換電路30(或電容器C1)將輸入訊號的電壓經轉換後的訊號輸出至節點N1。反相電路18在輸入訊號的電壓為預定範圍內時不輸出突波訊號52，在輸入訊號的電壓為預定範圍外時輸出突波訊號52。藉此，可實現低電力消耗的電壓判定電路。
［實施例5的變形例3］ 實施例5的變形例3是將實施例1至4及其變形例使用於延遲電路的例子。圖37是實施例5的變形例3之突波生成電路的電路圖。如圖37所示，實施例5的變形例3之突波生成電路116中，電容器C1與輸入端子Tin之間連接有NFET33。由於NFET33關閉，因此源極與汲極之間作為高電阻而發揮功能。NFET33與電容器C1形成輸入電路10即時間常數電路32。時間常數電路32讓輸入至輸入端子Tin的輸入訊號之上揚的時間常數變長。節點N1的電壓之上揚的時間常數為由NFET33與電容器C1決定的時間常數。其他構成與實施例3相同而省略說明。
對輸入端子Tin輸入輸入訊號並模擬節點N1的電壓及在輸出端子Tout輸出的突波訊號52。令電容器C1的容量值為5.75fF。輸入以下的訊號來作為輸入訊號：以與時間常數電路32的時間常數相比短了許多的時間從低位準轉移到高位準的訊號。
圖38(a)及圖38(b)是顯示實施例5的變形例3之相對於時間的節點N1的電壓及輸出電壓的圖。圖38(b)是圖38(a)的放大圖。如圖38(a)所示，節點N1的電壓以時間常數電路32的時間常數上揚。節點N1的電壓變成閾值電壓即0.5V以上時，於輸出端子Tout輸出突波訊號52。如圖38(b)所示，突波訊號52的寬度約為2ns，上揚及下落是陡峭的。
像這樣，突波生成電路116作為延遲電路而發揮功能，以使高位準的訊號輸入至輸入端子Tin後延遲預定時間才輸出突波訊號52。輸出的突波訊號52可變成寬度短且陡峭的波形。時間常數電路32亦可為RC電路以外的電路，只要是能讓輸入訊號的上揚及/或下落的時間常數變長的電路即可。延遲時間可藉由改變時間常數電路32的時間常數來任意地設定。
根據實施例5的變形例3，時間常數電路32使輸入訊號之上揚的時間常數變長並輸出至節點N1。輸入訊號輸入後，輸出端子Tout在與時間常數電路32的時間常數有關聯的延遲時間後輸出突波訊號52。藉此，可實現低電力消耗且可輸出具有陡峭的上揚及下落的突波訊號52之延遲電路。
［實施例5的變形例4］ 實施例5的變形例4是將實施例2、3及其變形例使用於頻度降低檢測電路的例子，前述頻度降低檢測電路在輸入突波訊號50的頻度降低時會生成突波訊號52。圖39是實施例5的變形例4之突波生成電路的電路圖。如圖39所示，實施例5的變形例4之突波生成電路118中，電容器C1與輸入端子Tin之間連接有抑制電路34。輸入電路10包含有抑制電路34及電容器C1。
抑制電路34具備NFET35a、35b及PFET35c。NFET35a、35b及PFET35c串聯地連接於接地線26與電源線28之間。NFET35b與PFET35c之間的節點N12連接於電容器C1。NFET35a的閘極連接於汲極，PFET35c的閘極連接於源極。藉此，NFET35a及PFET35c作為負載而發揮功能。NFET35b的閘極連接於輸入端子Tin。藉此，抑制電路34作為源極接地電路而發揮功能。
藉由從電源線28經由PFET35c流到電容器C1的電流來充電電容器C1。突波訊號50輸入至輸入端子Tin後FET35b開啟，使節點N12的電壓降低。突波訊號50的頻度若高，節點N12(亦即N1)的電壓會適度地降低，因此節點N1的電壓不會達到閾值電壓Vth。但，突波訊號50的頻度若變低，節點N12的電壓會變高而達到閾值電壓Vth。
以固定頻率將突波訊號50輸入至輸入端子Tin，模擬節點N1的電壓及在輸出端子Tout輸出的突波訊號52。令輸入訊號即突波訊號50的高度及寬度為1V及2ns。
圖40(a)及圖40(b)是顯示實施例5的變形例4之相對於時間的節點N1的電壓及輸出電壓的圖。圖40(a)及圖40(b)分別是輸入突波訊號的頻率為200Hz及100Hz時的圖。
如圖40(a)所示，藉由從電源線28經由PFET35c的電流來充電電容器C1時，節點N1的電壓上升。突波訊號50輸入後，NFET35b開啟而使節點N12的電壓變低。藉由從電源線28經由PFET35c流到節點N12的電流、及從節點N12透過NFET35b流到接地線26的電流，節點N1的電壓飽和成預定的電壓。輸入突波訊號50的頻率為200Hz時，節點N1的電壓飽和成0.24V左右。因此，節點N1的電壓未成為反相電路16的閾值電壓即0.5V以上。故，突波訊號52不從輸出端子Tout輸出。
如圖40(b)所示，輸入突波訊號50的頻率為100Hz時，NFET35b開啟的頻度較低，因此節點N1的電壓變得比圖40(a)高。因此，節點N1的電壓成為反相電路16的閾值電壓即0.5V以上。故，突波訊號52從輸出端子Tout輸出。
像這樣，突波訊號50輸入至輸入端子Tin的頻度若變低，突波生成電路118便在輸出端子Tout輸出突波訊號52。藉由變更NFET35a及PFET35c的電阻值，可任意地設定輸入突波訊號50的頻度，且前述頻度成為輸出突波訊號52的閾值。
根據實施例5的變形例4，當作為輸入訊號的輸入突波訊號50輸入時，抑制電路34會使節點N1的電壓變低。當輸入突波訊號50輸入的頻度變得比預定的頻度低時，輸出端子Tout會輸出突波訊號52。可實現輸入突波訊號50的頻度降低就生成突波訊號52的頻度降低檢測電路。
再者，如實施例2，當輸入突波訊號50為正方向的突波時，如實施例5的變形例2，抑制電路34會在輸入突波訊號50輸入時使節點N1的電壓變低。如實施例2的變形例1，當輸入突波訊號50為負方向的突波時，抑制電路34只要在輸入突波訊號50輸入時使節點N1的電壓變高即可。
［實施例5的變形例5］ 圖41是實施例5的變形例5之突波生成電路的電路圖。如圖41所示，實施例5的變形例5之突波生成電路118a中，活性化電路34a具備NFET35d、PFET35e、35f及反相器35g。NFET35d、PFET35e及PFET35f串聯地連接於接地線26與電源線28之間。NFET35d與PFET35e之間的節點N12連接於電容器C1。NFET35d的閘極連接於源極，PFET35f的閘極連接於汲極。藉此，NFET35d及PFET35f作為負載而發揮功能。PFET35e的閘極透過反相器35g連接於輸入端子Tin。
藉由從節點N12經由NFET35d流到接地線的電流來充電電容器C1。突波訊號50輸入至輸入端子Tin時PFET35e開啟，使節點N12的電壓升起。突波訊號50的頻度若高，節點N12(亦即N1)的電壓會適度地升起，因此節點N1的電壓達到閾值電壓Vth，突波訊號52生成。但，突波訊號50的頻度若變低，節點N12的電壓會變低，節點N1的電壓變得不達到閾值電壓Vth。
像這樣，根據實施例5的變形例5，當作為輸入訊號的輸入突波訊號50輸入時，活性化電路34a使節點N1的電壓變高。當輸入突波訊號50輸入的頻度變得比預定的頻度高時，輸出端子Tout輸出突波訊號52。
根據實施例5的變形例4及5，當作為輸入訊號的輸入突波訊號50輸入時，抑制電路34及活性化電路34a(輸入電路)使節點N1的電壓變高或變低。當突波訊號50輸入的頻度變成預定範圍時，反相電路18輸出突波訊號52，當預定範圍外時，反相電路18不輸出突波訊號52。像這樣，可實現基於突波訊號50的頻度來生成突波訊號52的頻度檢測電路。
［實施例5的變形例6］ 圖42(a)是實施例5的變形例6之突波生成電路的電路圖。如圖42(a)所示，實施例5的變形例6之突波生成電路118b中，輸入電路10具有電容器C1及NFET33a。NFET33a的源極連接於接地線26，汲極連接於節點N1。NFET33a的閘極連接於源極。NFET33a作為漏電流流經的電阻而發揮功能。其他構成與實施例5的變形例2相同而省略說明。
圖42(b)是實施例5的變形例6的時間圖。如圖42(b)所示，輸入至輸入端子Tin的輸入訊號之電壓相對於時間有所變化。輸入訊號之相對於時間的變化量較小時，節點N1的電荷經由NFET33a流到接地線26，因此節點N1的電壓幾乎是0。在時刻t31，輸入訊號相對於時間急遽地變化時，節點N1的電荷無法完全流到接地線26。因此，節點N1的電壓成為Vth，突波訊號52輸出。
根據實施例5的變形例6，輸入電路10因應於輸入訊號之相對於時間的變化量來使節點N1的電壓變化。反相電路18在輸入訊號之相對於時間的變化量為預定範圍內時生成突波訊號52，為預定範圍外時不生成突波訊號52。像這樣，可實現基於突波訊號50之相對於時間的變化量來生成突波訊號52的電路。
如實施例5及其變形例，突波生成電路可基於輸入訊號的電壓、突波訊號的頻度、輸入訊號輸入後的期間、及輸入訊號的時間的變化率，以低消耗電力來生成突波訊號52。
[實施例6] 實施例6是使用了實施例1至4及其變形例的資訊處理電路的例子。圖43(a)至圖43(c)是實施例6之資訊處理電路的方塊圖。如圖43(a)所示，節點電路45具備條件設定電路42、突波生成電路40及突波處理電路44。
在條件設定電路42，取決於時間t的1個或複數個訊號V1(t)至V2(t)等輸入。條件設定電路42是對突波生成電路40輸出突波訊號的條件進行設定的電路，且從已輸入的訊號V1(t)及V2(t)等生成要輸出至突波生成電路40的訊號(電壓Vin)。條件設定電路42包含有例如像實施例2至3及其變形例一樣的輸入電路10。
突波生成電路40例如為實施例2至3及其變形例的突波生成電路。基於電壓Vin來輸出突波訊號52。
突波處理電路44是處理突波訊號52的電路，且包含有反相器或2元運算電路等的邏輯電路及/或正反器。突波處理電路44處理突波訊號52，且輸出突波訊號或L/H(低位準及高位準)訊號等的訊號44a。
如圖43(b)所示，節點電路45a至45f互相連接。節點電路亦可像節點電路45a至45d一樣多段地連接。如節點電路45b，節點電路45b的輸出亦可分歧成複數個節點電路45c及45f。如節點電路45c，複數個節點電路45b及45e的輸出亦可輸入。像這樣，節點電路45a至45f構成網路。
如圖43(c)所示，節點電路45輸出的訊號46a輸入至正反器46。訊號46a為突波訊號或低位準/高位準訊號(亦即低位準或高位準的2值訊號)。正反器46基於訊號46a來輸出低位準/高位準訊號即訊號46b。Vg生成電路47基於訊號46b 來生成輸出至FET48之閘極的訊號47a。Vg生成電路47包含有例如邏輯電路及升壓電路等。FET48基於訊號47a來開啟或關閉。
根據實施例6，條件設定電路42處理已輸入的訊號，並輸出至實施例2至3及其變形例之突波生成電路40，藉此設定突波生成電路40輸出突波訊號的條件。突波處理電路44處理突波生成電路40所輸出的突波訊號52。藉此，可實現能以低消耗電力進行各式各樣的資訊處理的資訊處理電路。讓這樣的節點電路45呈網路狀地連接。藉此，可進一步實現能以低消耗電力進行各式各樣的資訊處理的資訊處理電路。
當滿足條件設定電路42所設定之條件的事件發生時，突波生成電路40輸出的突波訊號52包含有表示事件發生的事件生成資訊、及表示事件發生的時刻的時間點資訊。突波訊號52包含有事件生成資訊及時間點資訊，並傳達給下一段的突波生成電路40或突波處理電路44。像這樣，藉由使具有共通之電源的條件設定電路42、突波生成電路40及突波處理電路44相互串聯連接，可不使用時脈訊號而進行任意的資訊處理。
例如，藉由形成節點電路45的網路，可實現以突波生成電路為類神經來模仿末梢神經的資訊處理。藉此，可實現電力消耗非常小的判定電路或控制電路。
[實施例7] 實施例7是以實施例1至4及其變形例的突波生成電路作為實施例6的資訊處理電路來使用於電力轉換電路的例子。在藉由振動來發電之振動發電等的環境發電中，來自發電電路的電流Igen並非固定而是時刻地變化。蓄電電路(例如電容器)的電壓Vcap無法急遽地變化。故，蓄電電路的輸入阻抗Zin＝Vcap/Igen，且伴隨電流Igen的變化而時刻地變化。另一方面，發電電路的輸出阻抗Zout是固定的。因此，發電電路的輸出阻抗Zout與蓄電電路的輸入阻抗Zin會產生不匹配。在實施例7中，是以小的消耗電力來實現發電電路與蓄電電路之阻抗匹配。
圖44是實施例7之電力轉換電路的方塊圖。如圖44所示，電力轉換電路120具備整流電路62、64、判定電路65及降壓電路66。電力端子61a及61b連接於發電電路60。發電電路60發出交流的電力。電力端子61a及61b連接於整流電路62及64。整流電路62及64整流發電電路60的輸出電力。降壓電路66將整流電路62的輸出降壓，並輸出至蓄電電路68。整流電路64整流發電電路60的輸出電力並輸出至蓄電電路68。蓄電電路68蓄積電力。判定電路65基於整流電路62的輸出，來判定要讓整流電路62及64的哪一個動作。在使用整流電路62進行整流的情況下，判定電路65使整流電路62及降壓電路66動作，不使整流電路64動作。在使用整流電路64進行整流的情況下，判定電路65使整流電路64動作，不使整流電路62及降壓電路66動作。
圖45是說明實施例7之判定電路的動作的圖。在使用例如壓電材料或駐極體材料之振動發電的情況下，發電電路60的輸出阻抗Zout雖為10Ω至100MΩ，但在此令其為100MΩ。考慮發電電路60的發電電流為10nA時和100nA時的情況。若電力轉換電路120在電力端子61a及61b以1V來接受電流10nA及100nA，電力轉換電路120的輸入阻抗Zin分別變成100MΩ及10MΩ。若電力轉換電路120在電力端子61a及61b以10V來接受電流10nA及100nA，電力轉換電路120的輸入阻抗Zin分別變成1000MΩ及100MΩ。
因此，發電電流為10nA時，判定電路65使整流電路64動作。整流電路64以1V進行整流。藉此，電力轉換電路120的輸入阻抗Zin變成100MΩ。已整流的電力蓄積於蓄電電路68。發電電流為100nA時，判定電路65使整流電路62及降壓電路66動作。整流電路62以10V進行整流。藉此，電力轉換電路120的輸入阻抗Zin變成100MΩ。降壓電路66將已整流之10V的電力降壓成1V。已降壓的電力蓄積於蓄電電路68。
像這樣，可使發電電路60的輸出阻抗Zout與電力轉換電路120的輸入阻抗Zin匹配。
以下說明實施例7的具體例。使用二極體電橋電路來作為整流電路62。由於整流電路62會整流高電壓(例如10V)，二極體的導通電壓所引起的電力消耗少。由於整流電路64會整流低電壓，若使用電橋電路，二極體的導通電壓所引起的電力消耗變大。因此，使用同步整流電路來作為整流電路64。
說明以下的電路圖內的記號。圖46(a)至圖46(c)是顯示實施例7之突波生成電路的記號的圖。如圖46(a)所示，突波生成電路74a下方的端子為輸入端子75a，上方的端子為輸出端子76a。突波生成電路74a為實施例5的電壓判定電路。圓內的8V表示閾值電壓Vinth為8V。
如圖46(b)所示，突波生成電路74b下方的端子為輸入端子75b，上方的端子為輸出端子76b。突波生成電路74b為實施例5的變形例1之延遲電路。圓內的100ns表示延遲時間為100ns。
如圖46(c)所示，突波生成電路74c下方的端子為輸入端子75c，上方的端子為輸出端子76c。突波生成電路74c為實施例5的變形例2之頻度降低檢測電路。圓內的LK表示頻度降低檢測電路。
圖47(a)至圖47(c)是顯示實施例7之正反器電路的動作的圖。如圖47(a)所示，正反器電路(FF)70具備輸入端子71a、71b、輸出端子72a及72b。
如圖47(b)所示，訊號73輸入至輸入端子71a時，FF電路70對輸出端子72a輸出低位準，對輸出端子72b輸出高位準。訊號73為正方向的突波訊號或高位準的訊號。FF電路70直到下一次訊號73輸入至輸入端子71b為止，都將輸出端子72a維持在低位準，將輸出端子72b維持在高位準。
如圖47(c)所示，訊號73輸入至輸入端子71b時，FF電路70對輸出端子72a輸出高位準，對輸出端子72b輸出低位準。FF電路70直到下一次訊號73輸入至輸入端子71a為止，都將輸出端子72a維持在高位準，將輸出端子72b維持在低位準。
［判定電路］ 圖48是實施例7之判定電路的電路圖。圖49是顯示實施例7之相對於時間之判定電路的各節點的電壓的圖。如圖48及圖49所示，節點B1為整流電路62之輸出。節點B4輸出降壓動作突波。節點B28輸出使降壓電路66的動作停止並且使整流電路64的動作開始的切換突波訊號。節點B29輸出使整流電路62及降壓電路66動作時為高位準並且使整流電路64動作時變成低位準的切換訊號。
在時刻t01，整流電路62及降壓電路66動作，整流電路64停止。節點B4、B26、B27及B28的電壓為低位準，B29的電壓為高位準。整流電路62的輸出節點B1變成8V以上時，突波生成電路X4朝節點B4輸出突波訊號80來作為降壓動作突波訊號。若發電電路60輸出的電流變小，節點B1變成8V以上的次數會慢慢減少。節點B4的突波訊號80的頻度降低。節點B4的突波訊號80的頻度降低成預定以下後，突波生成電路X38於時刻t02朝節點B26輸出突波訊號81。輸入有突波訊號81的FF電路X40朝節點B27輸出高位準。藉此，突波生成電路X41之輸入從低位準變成高位準。突波生成電路X41在節點B27變成高位準之後100ns後的時刻t03朝節點B28輸出突波訊號82。已輸入有突波訊號82的FF電路X40使節點B27從高位準變成低位準。已輸入有突波訊號82的FF電路X37令節點B29為低位準。
如以上，若發電電路60的發電電流變小，節點B1成為8V以上的頻度會減少，切換突波訊號輸出至節點B28。又，節點B29的切換訊號變成低位準。像這樣，可使用低電力消耗的突波生成電路，生成切換突波訊號及切換訊號。
判定節點B1的電壓為預定電壓以上或以下的判定電路，可使用比較器等來實現。然而，使用比較器來作為判定電路，電力消耗會變大。在實施例7中，由於是使用實施例2至3及其變形例來實現判定電路，可減低電力消耗。
［整流電路62］ 圖50是顯示實施例7之整流電路62的電路圖。如圖50所示，NFETm1至m4之閘極連接於汲極且作為二極體而發揮功能。整流電路62為二極體電橋電路。二極體電橋電路的輸入端子連接於電力端子61a及61b。於電力端子61a及61b連接有相當於發電電路60之交流電流I1的電流源及10MΩ。二極體電橋電路之輸出連接於圖48的節點B1(相當於後述之圖51(a)的節點A)。
［降壓電路］ 圖51(a)至圖51(c)是實施例7之降壓電路的示意圖。如圖51(a)所示，整流電路62之輸出為節點A。節點A與接地之間串聯地連接有電容器C1及PFETM4。電容器C1為一次電容器。PFETM4為開關。節點A與接地之間串聯地連接有電感器(inductor)L1及電容器C4。電容器C4為2次電容器且相當於蓄電電路68。在電感器L1與電容器C4之間連接有作為開關的NFETM3。在電容器C1與電感器L1之間的節點和接地之間連接有作為開關的NFETM2。
令電容器C1及C4的容量值分別為100pF及10nF，令電感器L1的電感為0.3nH。以可無視NFETM4之導通電阻(例如10kΩ)的壓降的方式來設定該等的值。該等的值可適宜地設定。
在降壓電路66動作時NFETM3為開啟。節點A的電壓若降低，PFETM4開啟且NFETM2關閉。藉此，如圖51(b)，已蓄電於電容器C1的電荷會作為電流Ia而通過電感器L1且對電容器C4充電。此時，磁通能量蓄積於電感器L1。
電容器C1內的電荷變少時，PFETM4關閉且NFETM2開啟。如圖51(c)，電感器L1的磁通能量流過電流Ib，蓄電於電容器C4。藉此，電感器L1的磁通能量回收至電容器C4。
例如，若令電容器C1及C4之充電時的電壓分別為10V及1V，電容器C4中會蓄積電容器C1的10倍的電荷。圖51(b)中，已蓄積於電容器C1的電荷被充電至電容器C4。此時，蓄積能量來作為電感器L1的磁通能量。圖51(c)中，將已作為磁通能量來蓄積的能量變成電流Ib且對電容器C4充電。藉此，可將已蓄積於電容器C1的電荷的約10倍的電荷蓄積於電容器C4。
圖52是實施例7之降壓電路的電路圖。圖53是顯示實施例7之相對於時間之降壓電路的各節點的電壓的圖。如圖52及圖53所示，時刻t11至t12中，節點A的電壓未達到8V。此期間，節點O為低位準。節點O為低位準時NFETM3為關閉，節點O為高位準時NFETM3為開啟。故，在時刻t11與t12之間，NFETM3為關閉。朝右方向通過電感器L1的電流I_L1為0。整流電路62之輸出將電容器C1充電，節點A的電壓慢慢變高。
說明NFETM3的動作。令NFETM3及M7的閾值電壓為0.4V。NFETM7作為節點O至R的方向為順向的二極體而發揮功能。節點O為低位準時，NFETM3的閘極變得比電容器C4的一端的節點R之電壓還要低相當於二極體之導通電壓的約-0.3V。故，NFETM3關閉。
在時刻t12，節點A的電壓若超過8V，判定電路65對節點B輸出降壓動作突波訊號80。FF電路X24對節點O輸出高位準。NFETM3的閘極變得比節點R的電壓還要高約＋0.7V，NFETM3開啟。藉此，電流I_L1開始流入電感器L1。
進而，在時刻t12，降壓動作突波訊號80輸入至FF電路X21的節點B。FF電路X21對節點C輸出高位準，對電容器C2的一端輸出低位準。突波生成電路X28在節點C已變成高位準的時刻t12起經過1μs後的時刻t13對節點E輸出突波訊號83。藉此，在時刻t13，FF電路X21對節點C輸出低位準，對電容器C2的一端輸出高位準。藉此，節點C在時刻t12與t13之間的1μs的期間變成高位準，在其他期間變成低位準。
節點D透過作為二極體發揮功能的NFETM6連接於接地。藉此，節點D在時刻t12與t13之間變成負的電壓，在其他期間(包含時刻t13以降)變成0V。藉此，閘極連接於節點D的PFETM4在時刻t12與t13之間開啟。藉此，PFETM4及NFETM3皆開啟，成為圖51(b)的連接關係。充電到電容器C1的電荷作為電流I_C1流到節點A。電流I_C1成為通過電感器L1的電流I_L1，且對電容器C4充電。
NFETM1的閘極連接於FF電路X22之輸出。NFETM1是使降壓電路66動作的開關，省略其說明。NFETM10及M11作為電壓限制器而發揮功能，前述電壓限制器用來防止節點A成為負較大的電壓而破壞電路。
在時刻t13，突波訊號83輸入至FF電路X34時，FF電路X34使節點F變成高位準。突波生成電路X32在節點F已變成高位準的時刻t13起延遲1μs後的時刻t14對節點G輸出突波訊號84。在時刻t13與t14之間，節點F為高位準且節點H為低位準，因此XOR電路X23對節點Gate輸出高位準。在時刻t14突波訊號84輸入至FF電路X26時，FF電路X26對節點H輸出高位準。藉此，在時刻t14與t15之間，XOR電路X23對節點Gate輸出低位準。
反相器X35使節點Gate的訊號反相且輸出至電容器C5的一端。連接於電容器C5之另一端的節點I透過作為二極體而發揮功能的NFETM8連接於接地。因此，節點I的電壓在節點Gate為低位準時變成0V，在節點Gate為高位準時變成負電壓。亦即在時刻t13與t14之間節點I變成負電壓，在時刻t14與t15之間節點I變成0V。
閘極連接於節點Gate的NFETM2及閘極連接於節點I的PFETM5在時刻t13與t14之間開啟，在時刻t14與t15之間關閉。
在時刻t13與t14之間，PFETM4關閉，PFETM5及NFETM3開啟。故，成為圖51(b)的連接關係。在時刻t13與t14之間，相當於流過電感器L1的電流I_L1之電流I_M5流過PFETM5，電容器C4被充電。
NOR電路X29將節點C與節點Gate的NOR輸出至PFETM9的閘極。PFETM9的汲極連接於1V的定電壓源V22。在節點C與節點Gate皆為低位準的期間PFETM9關閉，在其他期間PFETM9開啟。藉此，在時刻t13與t14之間PFETM9開啟且節點J變成高位準(1V)。電容器C6之一端連接於節點A，另一端連接於節點J。在時刻t13與t14之間，電容器C6利用節點A與J的電位差來充電。在時刻t14與t15之間，已充電於電容器C6的電荷放電時，節點J變成負電壓。
反相器X36使節點J的電壓反相且輸出至節點K。突波生成電路X30在節點K的電壓變成0.5V以上時將突波訊號85輸出至節點L。OR電路X31將節點L與節點N的OR輸出至FF電路X26。在時刻t15，節點J的電壓變成約-0.5V以下時，節點K的電壓變成＋0.5V以上。突波生成電路X30輸出突波訊號85後，OR電路X31對FF電路X26輸出突波訊號85。藉此，FF電路X26使節點H變成低位準。節點Gate變成高位準。
像這樣，節點Gate在1μs的期間變成高位準，在PFETM9關閉後到節點J變成約-0.5V以下為止的期間變成低位準。在電感器L1的電流I_L1流過的期間，節點Gate重複高位準與低位準。
蓄積於電感器L1的磁通能量變小後，流過電感器L1的電流I_L1逐漸地變小。在時刻t16，電流I_L1幾乎變成0。節點A的電壓降低成1V左右，所以電容器C6幾乎未被充電。因此，即使PFETM9在時刻t16關閉，節點J也不會變成長時間處於約-0.5V以下。因此，節點K不會變成＋0.5V以上，突波生成電路X30不輸出突波訊號85。在時刻t16節點H的電壓變成高位準後經過100ns的時刻t17，突波生成電路X27將突波訊號86輸出至節點N。藉此，FF電路X24對節點O輸出低位準。NFETM3關閉，降壓電路66的降壓動作結束。
圖54是顯示實施例7之相對於時間的節點A及R的電壓的圖。圖53顯示的是例如圖54內的範圍RE內的動作。如圖54所示，整流電路62開始動作後，電荷蓄積於電容器C1且節點A的電壓上升。節點A的電壓成為8V以上時，圖53之時刻t11至t17期間的降壓動作開始。節點A的電壓降低，節點R的電壓上升。節點A的電壓變成1V左右時，降壓動作結束。電荷蓄積於電容器C1且節點A的電壓上升。像這樣，每當進行降壓動作時節點R的電壓會上升，電容器C4會被充電。
若在控制降壓電路的NFETM3、PFETM4及M5的開啟及關閉之控制電路中使用比較器等，電力消耗會變大。如實施例7，藉由在NFETM3、PFETM4及M5的開啟及關閉之控制中使用突波生成電路，能以低消耗電力來進行降壓動作。
［同步整流電路］ 圖55(a)至圖55(c)是實施例7之同步整流電路的示意圖。在圖55(b)及圖55(c)中以實線表示電連接，以虛線表示電切斷。
如圖55(a)所示，同步整流電路64中，電力端子61a透過通道閘X9連接於電容器C4的正側端子68a，透過通道閘X10連接於電容器C4的負側端子68b(例如接地)。電力端子61b透過通道閘X12連接於電容器C4的正側端子68a，透過通道閘X11連接於電容器C4的負側端子68b。
通道閘X9及X11在電壓V3及V4分別為低位準及高位準時開啟，在電壓V3及V4分別為高位準及低位準時關閉。通道閘X10及X12在電壓V3及V4分別為高位準及低位準時開啟，在電壓V3及V4分別為低位準及高位準時關閉。
如圖55(b)所示，電力端子61a相對於61b為正的電壓時，令電壓V3及V4分別為低位準及高位準。藉此，電力端子61a連接到電容器C4的正側端子68a且從負側端子68b切斷。電力端子61b連接到電容器C4的負側端子68b且從正側端子68a切斷。
如圖55(c)所示，電力端子61a相對於61b為負的電壓時，令電壓V3及V4分別為高位準及低位準。藉此，電力端子61a連接到電容器C4的負側端子68b且從正側端子68a切斷。電力端子61b連接到電容器C4的正側端子68a且從負側端子68b切斷。藉由以上，可整流交流電力且對電容器C4充電。
圖56是實施例7之同步整流電路的電路圖。圖57是顯示實施例7之相對於時間的同步整流電路的各節點的電壓的圖。如圖56及圖57所示，時刻t21以降從發電電路60對電力端子61a及61b輸入交流電流I1。電力端子61a及61b間的終端電阻為100MΩ。
突波生成電路X5自發性地每隔1ms輸出突波訊號87以作為電壓V0。在時刻t22輸出突波訊號87時，FF電路X2令電壓V5及V6分別為高位準及低位準。藉此，通道閘X13及X15關閉，通道閘X7及X8開啟。在時刻t22由於電力端子61a及61b分別為正電壓及負電壓，因此若通道閘X13及X15關閉，藉由從發電電路60輸入的電流，電壓V1會上升，電壓V2會下降。
電壓V1成為0.5V以上時，在時刻t23突波生成電路X3於電壓V10輸出突波訊號88。突波生成電路X4不輸出突波訊號。OR電路X6對FF電路X2輸出突波訊號88。藉此，FF電路X2令電壓V5及V6分別為低位準及高位準。通道閘X13及X15開啟，通道閘X7及X8關閉。時刻t22與t23之間例如為10ns。
在時刻t23，突波生成電路X3所輸出的突波訊號88輸入至FF電路X1時，FF電路X1令電壓V3及V4分別為高位準及低位準。通道閘X9及X11開啟，通道閘X10及X12關閉。藉此，在從時刻t23至時刻t25為止的期間，如圖55(b)，電力端子61a及61b分別連接到電容器C4的正側端子68a及負側端子68b。在時刻t23與時刻t25之間，像時刻t23與t24之間一樣，當通道閘X13及X15開啟，電容器C4的電流I_C4便流過，電容器C4被充電。
之後，到時刻t25前，由於突波生成電路X3輸出突波訊號88，且突波生成電路X4不輸出突波訊號，因此FF電路X1使電壓V3及V4分別維持在低位準及高位準。
在時刻t25，電力端子61a及61b分別變成負電壓及正電壓。通道閘X13及X15關閉時，藉由從發電電路60輸入的電流，電壓V2會上升，電壓V1會下降。電壓V2變成0.5V以上時，在時刻t26突波生成電路X4於電壓V11輸出突波訊號89。突波生成電路X3不輸出突波訊號。
突波生成電路X4所輸出的突波訊號89輸入至FF電路X1時，FF電路X1令電壓V3及V4分別為高位準及低位準。通道閘X9及X11關閉，通道閘X10及X12開啟。藉此，在從時刻t26至時刻t28為止的期間，如圖55(c)，電力端子61a及61b分別連接到電容器C4的負側端子68b及正側端子68a。在時刻t26與時刻t28之間，像時刻t26與t27之間一樣，當通道閘X13及X15開啟，電容器C4的電流I_C4便流過，電容器C4被充電。之後，當電力端子61a及61b分別變成正電壓及負電壓時，從時刻t22開始重複。
圖58是顯示實施例7之相對於時間之由同步整流電路所充電的電容器的充電電壓的圖。將來自發電電路60的電流設成最大振幅為10nA的交流電流來模擬電容器C4的電壓。如圖58所示，即使是最大振幅10nA這種非常小的電流，電容器C4也會被充電，電容器C4的電壓慢慢上升。
若在控制同步整流電路的通道閘X9至X12的開啟及關閉之控制電路中使用比較器等，電力消耗會變大。如實施例7，藉由在通道閘X9至X12的開啟及關閉之控制中使用突波生成電路，能以低消耗電力來進行同步整流。
針對實施例7的電力轉換電路進行了模擬。已模擬的電路是包含有已說明之判定電路65、整流電路62、64、降壓電路66及蓄電電路68的電路，包含有18個突波生成電路、17個FF電路，且包含有約340個FET。
圖59是顯示實施例7之相對於時間的發電電流及電容器的電壓的圖。如圖59所示，發電電路60在期間T1及T3中發出最大振幅為500nA的交流電流I1，在期間T2中發出最大振幅為40nA的交流電流I1。在期間T1中判定電路65使整流電路62及降壓電路66動作。藉此，蓄電電路68的電容器C4的電壓變高，且蓄電於蓄電電路68。
變成期間T2時，由於發電電路發出的電流I1變小，因此整流電路62的輸入阻抗變得比發電電路60的輸出阻抗高。因此，判定電路65自發性地從整流電路62切換成同步整流電路64。藉此，同步整流電路64的輸入阻抗與發電電路60的輸出阻抗幾乎匹配。故，像期間T2的箭頭58一樣蓄電於蓄電電路68。
變成期間T3時，由於發電電路發出的電流I1變大，因此同步整流電路64的輸入阻抗變得比發電電路60的輸出阻抗低。因此，判定電路65自發性地從同步整流電路64切換成整流電路62。藉此，整流電路62的輸入阻抗與發電電路60的輸出阻抗幾乎匹配。故，在期間T3，蓄電於蓄電電路68。
藉由在電力轉換電路120的控制中使用突波生成電路及FF電路，可使控制電力轉換電路用的電力為1nW以下。該控制電力是比使用控制IC(Integrated Circuit)等來實現同樣的電力轉換電路的情形還要小3位數的電力。故，即使發電電路60發出的電力僅數nW這麼微小，也能實現可蓄電的電力轉換電路。
根據實施例7，如圖44，整流電路62及64整流已輸入之電力。如圖48，判定電路65包含有實施例1至3及其變形例之突波生成電路，且使整流電路62及64之任一者整流電力。藉由使用實施例2至3及其變形例之突波生成電路，可實現低電力消耗的判定電路65。因此，可整流nW程度的微小電力。
在降壓電路66中，控制NFETM3至M5(開關元件)之開啟及關閉的控制電路包含有實施例2至3及其變形例之突波生成電路。在同步整流電路64中，控制通道閘X9至X12(開關元件)之開啟及關閉的控制電路包含有實施例2至4及其變形例之突波生成電路。藉此，可實現低電力消耗的控制電路。
作為使用實施例2至3及其變形例之突波生成電路的電力轉換電路，雖以降壓電路66及同步整流電路64為例進行了說明，但電力轉換電路亦可為其他電路構成的降壓電路、升壓電路、直流-交流電力轉換電路、或交流-直流電力轉換電路。
[實施例8] 實施例8及其變形例1是將實施例1~4及其變形例之突波生成電路使用於閾值判別電路(電壓判定電路)的例子。在實施例1~4、8及其變形例中，單發的突波訊號是指突波訊號的間隔相對於突波訊號的脈波寬度相當寬的訊號，例如脈波寬度相對於突波訊號的間隔為1/10以下且1/100以下。
圖60(a)是實施例8之突波生成電路的電路圖。如圖60(a)所示，突波生成電路151具備輸入電路10及輸出電路150。輸入電路10具有電壓轉換電路30a及電容器C1。電壓轉換電路30a具有元件37a、37b及電阻37c。元件37a及37b串聯地連接於輸入端子Tin與接地線26之間。元件37a和37b之間的節點N11與輸入電路10的輸出節點No之間連接有電阻37c。電容器C1連接於輸出節點No與接地線26之間。
輸出電路150例如為實施例1及其變形例之突波生成電路130至136。輸入電路10的輸出節點No連接於輸出電路150的中間節點Ni。
輸入至輸入端子Tin的輸入訊號的電壓被元件37a及37b分壓，已分壓的電壓輸出至節點N11並輸出至輸出節點No。像這樣，與實施例5及其變形例1同樣地，電壓轉換電路30a會轉換輸入訊號的電壓。因此，輸出電路150在輸入訊號的電壓為預定電壓以上時輸出單發的突波訊號，在輸入訊號的電壓小於預定電壓時不輸出突波訊號。或，輸出電路150在輸入訊號的電壓為預定電壓以下時輸出單發的突波訊號，在輸入訊號的電壓大於預定電壓時不輸出突波訊號。
元件37a及37b只要是可分壓輸入訊號之電壓的元件即可，例如可使用電阻、二極體或電晶體。又，元件37a亦可作為定電流元件而發揮功能。
有時元件37a及37b的寄生電容大，無法生成波形完好的突波訊號。因此，藉由設置電阻37c，可使從輸出電路150到元件37a及37b的寄生電容較難看見。故，可生成波形完好的突波訊號。由於元件37a及37b對輸出電路150的影響變小，因此電容器C1的容量值與電阻37c的電阻值的積宜大於輸出電路150所輸出的突波訊號的寬度。
［實施例8的變形例1］ 圖60(b)是實施例8的變形例1之突波生成電路的電路圖。如圖60(b)所示，突波生成電路153中，電壓轉換電路30c具有二極體37e、37g及FET37f。2個二極體37g順向地連接於輸入端子Tin與節點N11之間，二極體37e順向地連接於節點N11與接地線26之間。二極體37e及37g亦可為將FET的閘極連接於源極的電晶體二極體。輸入至輸入端子Tin的輸入訊號在二極體37g及37e進行電阻分壓。
FET37f之源極及汲極的其中一者連接於節點N11，源極及汲極的另一者連接於節點No。閘極連接於電源線28。FET37f作為電阻而發揮功能。其他構成與實施例8相同而省略說明。
施加於各二極體37e及37g之兩端的電壓只要比二極體的順向電壓(壓降)小得多，流過各二極體37e及37g的電流就會非常小，因此可使電壓轉換電路30c中消耗的電力為nW以下。例如輸入訊號的最大電壓為1V時，若令二極體37e及37g的順向電壓為0.8V左右，流過二極體37e及37g的電流就會變得非常小。
各二極體37e及37g亦可逆向連接。但，二極體的順向電流是元件造成的偏差小，逆向電流是元件造成的偏差大。因此，二極體37e及37g宜為順向連接。亦可使用電阻元件來作為實施例8的元件37a及37b。但，高電阻的電阻元件難以製作。故，如實施例8的變形例1，宜使用順向連接的二極體37e及37g。
若以電阻元件來形成實施例8的電阻37c，難以製作高電阻的電阻37c。藉由使用FET37f的導通電阻來作為電阻37c，可實現電阻值適當的電阻37c。例如將FET37f設成PFET，且電源線28的電壓為1V時，若令FET37f的閾值電壓為0.8左右，FET37f的源極與汲極之間的電阻變成1MΩ以上。
對實施例8的變形例1之突波生成電路中的突波訊號進行了模擬。圖61(a)及圖61(b)是用於模擬之分別為實施例8的變形例1A及1之突波生成電路的電路圖。
如圖61(a)所示，實施例8的變形例1A之電壓轉換電路30d不具有FET37f而直接連結於節點N11與No之間。輸出電路150的電路除了PFET14與PFET13b的連接相反以外，與實施例3即圖8的突波生成電路相同。
如圖61(b)所示，在實施例8的變形例1中，電壓轉換電路30c具有FET37f。輸出電路150的電路構成與實施例8的變形例1A即圖61(a)相同。在模擬中令電容器C1及C2的容量值分別為2fF及4fF。各FET的條件、電源線28及接地線26的電壓與實施例3的模擬相同。
圖62(a)至圖62(d)是顯示實施例8的變形例1A之模擬結果並且顯示相對於時間的電壓的圖。圖62(a)是顯示相對於時間之輸出端子Tout的電壓的圖，圖62(b)是顯示相對於時間之輸入端子Tin及節點N1的電壓的圖。圖62(c)及圖62(d)是在突波訊號輸出的時間附近之圖62(a)及圖62(b)的放大圖。
如圖62(b)所示，使輸入端子Tin的電壓相對於時間逐漸地增加。節點N1的電壓相對於時間逐漸地增加。節點N1的電壓變成閾值電壓即0.5V時，如圖62(a)，突波訊號52輸出。
如圖62(c)，突波訊號52的上揚平緩且突波訊號52的波形崩塌。又，突波訊號52的高度未達到1V。如圖62(d)，節點N1的電壓在0.5V附近，與生成如圖9(b)般正常的突波訊號52時的電壓不同。在實施例8的變形例1A中，可想成是二極體37e及37g的寄生電容影響了輸出電路150，無法生成正常的突波訊號52。
圖63(a)至圖63(d)是顯示實施例8的變形例1之模擬結果並且顯示相對於時間的電壓的圖。圖63(a)是顯示相對於時間之輸出端子Tout的電壓的圖，圖63(b)是顯示相對於時間之輸入端子Tin及節點N1的電壓的圖。圖63(c)及圖63(d)是在突波訊號輸出的時間附近之圖63(a)及圖63(b)的放大圖。
如圖63(a)及圖63(b)所示，相對於時間之輸入端子Tin、節點N1及輸出端子Tout的電壓的趨勢與實施例8的變形例1A幾乎相同。
如圖63(c)，在實施例8的變形例1中，突波訊號52的上揚陡峭，且突波訊號52的波形與圖9(a)幾乎相同。突波訊號52的高度達到1V。如圖63(d)，節點N1的電壓超過0.8V後降低到0.2V以下，且與圖9(b)之節點N1的電壓的趨勢相同。像這樣，在實施例8的變形例1中，藉由使用FET37f來作為電阻37c，可抑制二極體37e及37g的寄生電容影響到輸出電路150，且生成正常的突波訊號52。
根據實施例8，電容器C1的一端連接於節點N1(中間節點)，另一端連接於接地線26(第1基準電位端子)，電壓轉換電路30a具備串聯地連接於輸入端子Tin與接地線26(第2基準電位端子)之間的元件37a(第1元件)、元件37b(第2元件)、以及一端連接於元件37a與37b之間的節點N11，另一端連接於節點No(輸出節點)的電阻37c。藉由電阻37c，可抑制輸出電路150的元件37a及37b之寄生電容的影響。故，可生成波形適當的突波訊號52。連接於節點N11與No之間的電阻37c亦可為如實施例8的變形例1即圖60(b)一般的FET37f。像這樣，電阻37c只要是幾乎沒有電抗成分，且使對兩端的電壓差幾乎是線性地增加的電流流過的元件(稱之為電阻元件)即可。
電阻37c的電阻值與電容器C1的容量值之積宜比突波訊號52的寬度大。電阻37c的電阻值與電容器C1的容量值之積較宜為突波訊號52的寬度的10倍以上，較宜為50倍以上。
在實施例8及其變形例1中，輸出電路150是輸入訊號的電壓為預定電壓以下時不輸出突波訊號52之閾值判別電路的例子。藉由將實施例8及其變形例1之電壓轉換電路30a及30c與實施例5的變形例1即圖35的電壓轉換電路30替換，可實現輸入訊號的電壓為預定電壓以上時不輸出突波訊號52之閾值判別電路。
在實施例5及其變形例1以及實施例8及其變形例1中，作為輸出電路，雖使用了實施例1~4及其變形例之突波生成電路，但輸出電路150只要是如下的輸出電路即可：對應於節點Ni(中間節點)變成預定電位之情況而在輸出端子Tout輸出單發的輸出突波訊號52且重置節點Ni的電壓，並且在輸入訊號的電壓為預定範圍內時不輸出突波訊號52。
［實施例8的變形例2］ 實施例8的變形例2至5是將實施例1~4及其變形例之突波生成電路使用於延遲電路的例子。圖64(a)是實施例8的變形例2之突波生成電路的電路圖。如圖64(a)所示，突波生成電路154具有作為時間常數電路32的定電流元件或定電流電路33b及電容器C1。藉由時間常數電路32，突波生成電路154與實施例5的變形例3同樣地作為延遲電路而發揮功能。定電流元件或定電流電路33b是生成對應於兩端的電壓差的定電流之元件或電路。
定電流元件或定電流電路33b之理想的電路構成取決於時間常數電路32的時間常數。以下，以實施例8的變形例3至6來說明定電流元件或定電流電路33b之理想的電路。
［實施例8的變形例3］ 實施例8的變形例3是使時間常數電路32的時間常數變長的例子，且是令時間常數為例如1m秒以上的例子。圖64(b)是實施例8的變形例3之突波生成電路的電路圖。如圖64(b)所示，使用逆向連接的二極體33c來作為時間常數電路32的定電流元件或定電流電路。由於二極體33c的逆向電流小，可使時間常數較長。即使二極體33c之兩端的電壓變化，二極體33c之逆向電流的電流變化程度也不及順向電流的電流變化程度。故，即使電容器C1被充電而使節點No的電壓上升，二極體33c的電流值也不會減少而使充電在途中停止，能以二極體33c的電流值及電容器C1之電容的大小來設計時間常數。即使因為輸出電路150內之FET的閾值電壓產生偏差而使節點Ni之下一段的反相器的閾值電壓產生偏差，也可使時間常數電路32的時間常數之變化較小。二極體33c亦可為將FET的閘極連接於源極的電晶體二極體。
［實施例8的變形例4］ 實施例8的變形例4是使時間常數電路32的時間常數變短的例子，且是令時間常數為例如1μ秒以下的例子。圖64(c)是實施例8的變形例4之突波生成電路的電路圖。如圖64(c)所示，突波生成電路158中，使用PFET33d來作為時間常數電路32的定電流元件或定電流電路。PFET33d的閘極連接於接地線26，PFET33d為導通狀態。藉由將FET的導通電流用作定電流元件的定電流，可使時間常數電路32的時間常數變短。又，即使FET之兩端的電壓變化，FET的導通電流也不會大幅地變化。故，即使電容器C1被充電而使節點No的電壓上升，PFET33d的電流值也不會減少而使充電在途中停止，能以PFET33d的電流值及電容器C1之電容的大小來設計時間常數。PFET33d亦可為NFET。
流過PFET33d的電流比重置節點Ni的電流(例如流過節點Ni之下一段的反相器的NFFET之電流)大時，會變得無法重置節點Ni。故，流過PFET33d的電流宜為比重置輸出電路150之節點Ni時的電流)小得多。
［實施例8的變形例5］ 實施例8的變形例5是使時間常數電路32的時間常數為中間程度的例子，且是令時間常數為例如10n秒~10m秒的例子。圖65是實施例8的變形例5之突波生成電路的電路圖。如圖65所示，時間常數電路32的定電流電路33e具備電流鏡電路36、二極體36c及36d。電流鏡電路36具備PFET36a及36b。FET36a的閘極與FET36b的閘極連接。FET36a的閘極與汲極連接。FET36b的源極連接於輸入端子Tin，汲極連接於節點No。二極體36c順向地連接於輸入端子Tin與FET36a的源極之間。亦即，陽極及陰極分別連接於輸入端子Tin及FET36a的源極。二極體36d逆向地連接於FET36a的汲極與接地線26之間。亦即，陽極及陰極分別連接於接地線26及FET36a的汲極。
在時間常數電路32中，二極體36c順向地連接於輸入端子Tin與PFET36a之間。因此，PFET36a的源極之電壓比PFET36b的源極之電壓還要低二極體36c之壓降Va的量。藉此，於PFET36b會流過相對於二極體36d之逆向電流更大相當於Va的分量的電流。例如，於PFET36b會流過比二極體36d之電流大1位數~6位數左右的大電流。
藉此，定電流電路33e可供比實施例8的變形例3即圖64(b)的二極體33c還要大1位數~6位數的電流流過。故，時間常數電路32可具有比實施例8的變形例3還要小1位數~6位數的時間常數。
作為供給實施例8的變形例3之二極體33c的逆向電流與實施例8的變形例4之FET的導通電流之間的電流值之定電流元件或定電流電路33b，可考慮順向連接的二極體。但，若使用順向連接於實施例8的變形例2之定電流元件或定電流電路33b的二極體，二極體的順向電流對兩端的電壓呈指數性地變大。因此，當電容器C1被充電而使節點No的電壓上升時，定電流元件或定電流電路33b的電流值呈指數性地減少，節點No的電壓趨於飽和。節點No的飽和電壓與輸出電路150的閾值電壓相近時，時間常數發散地變長，變得容易受到電晶體之閾值電壓的偏差的影響。因此，時間常數電路32的時間常數會產生例如3位數的偏差。
在實施例8的變形例5中，流經定電流電路33e的電流是由二極體36d的逆向電流及二極體36c的順向壓降Va決定。藉由將二極體36c及36d的閾值電壓偏差抑制得較低，可實現時間常數之偏差較小的延遲電路。
對實施例8的變形例5之突波生成電路中的突波訊號進行了模擬。圖66(a)及圖66(b)是用於模擬之分別為實施例8的變形例5A及5之突波生成電路的電路圖。
如圖66(a)所示，實施例8的變形例5A之時間常數電路32的定電流電路33f不具有二極體36c。作為二極體36d，使用了源極與閘極連接的NFET36f。輸出電路150的電路與實施例8的變形例1即圖61(b)相同。其他的電路構成與圖65相同。
如圖66(b)所示，實施例8的變形例5中，時間常數電路32的定電流電路33g使用汲極與閘極連接的PFET36g來作為二極體36c。輸出電路150的電路構成與圖61(b)相同。其他的電路構成與圖65相同。在模擬中令電容器C1及C2的容量值分別為2fF及4fF。各FET的條件、電源線28及接地線26的電壓與實施例5的變形例3之模擬相同。
圖67(a)及圖67(b)是顯示實施例8的變形例5A之模擬結果並且顯示相對於時間的電壓的圖。圖67(a)是顯示相對於時間之輸出端子Tout的電壓的圖，圖67(b)是顯示相對於時間之節點N1的電壓的圖。
如圖67(a)及圖67(b)所示，實施例8的變形例5A中，延遲時間為1m秒左右。這是因為電流鏡電路36令與二極體(NFET36f)之逆向電流的大小相同大小的電流為定電流電路33f所供給的電流。由於二極體(NFET36f)的逆向電流小，因此定電流電路33f所供給的電流變小，時間常數電路32的時間常數變長。若使FET36b的電晶體通道寬度比FET36a寬，可增加電流值並使時間常數變短。但同時，節點No的寄生電容也會增加。因此不宜使FET36b的電晶體通道寬度比FET36a寬。
圖67(c)及圖67(d)是顯示實施例8的變形例5之模擬結果並且顯示相對於時間的電壓的圖。圖67(c)是顯示相對於時間之輸出端子Tout的電壓的圖，圖67(d)是顯示相對於時間之節點N1的電壓的圖。
如圖67(c)及圖67(d)所示，實施例8的變形例5中，延遲時間為20μ秒左右。這是因為PFET36g令PFET36a的源極之電壓比PFET36b的源極之電壓還要低壓降Va的量，因此定電流電路33g所供給的電流變得比二極體(NFET36f)的逆向電流大。藉此，可使延遲時間為中間程度。
根據實施例8的變形例2，時間常數電路32具有一端連接於節點No(輸出節點)、另一端連接於接地線26(第1基準電位端子)的電容器C1、及一端連接於輸入端子Tin，另一端連接於節點No的定電流元件或定電流電路33b。藉此，如實施例8的變形例3至5，藉由設計定電流元件或定電流電路33b所供給的電流，可設定時間常數電路32的時間常數，且可設定延遲電路的延遲時間。
如實施例8的變形例5，定電流電路33e為具備PFET36a及36b的電流鏡電路36。PFET36b(第1電晶體)中，源極(電流輸入端子及電流輸出端子之其中一端子)連接於輸入端子Tin，汲極(電流輸入端子及電流輸出端子之另一端子)連接於節點No。PFET36a(第2電晶體)中，源極透過順向連接的二極體36c(第1二極體)連接於輸入端子Tin，汲極透過逆向連接的二極體36d(第2二極體)連接於接地線26(第2基準電位端子)。PFET36a與36b的閘極(控制端子)互相連接。藉此，可實現中間程度的延遲時間的偏差較小的延遲電路。
如實施例8的變形例3，定電流元件或定電流電路既可為逆向連接的二極體33c，亦可為電壓施加於控制端子(閘極)而成為導通狀態的電晶體。
在實施例5的變形例3以及實施例8的變形例2至5中，雖使用實施例1~4及其變形例之突波生成電路來作為輸出電路，但輸出電路150只要是如下的輸出電路即可：對應於節點Ni的電壓變成閾值電壓之情形而在輸出端子Tout輸出單發的輸出突波訊號52且重置節點Ni的電壓，並且在輸入訊號輸入後，在與時間常數電路32的時間常數相關聯的延遲時間後輸出突波訊號52。
［實施例8的變形例6］ 實施例8的變形例6至8是將實施例1~4及其變形例之突波生成電路使用於頻度判別電路(頻度檢測電路)的例子。圖68(a)是實施例8的變形例6之突波生成電路的電路圖。如圖68(a)所示，突波生成電路161中，作為輸入電路34b，在電源線28與接地線26之間串聯地連接有PFET38b與定電流元件38c。PFET38b與定電流元件38c之間的節點N12連接於節點No。輸入端子Tin透過反相器38a連接於PFET38b的閘極。作為定電流元件38c，可使用電晶體、二極體或電阻等。
輸入突波訊號輸入至輸入端子Tin時，輸入電路34b使節點Ni的電壓變高與輸入突波訊號之高度相對應的量。當輸入突波訊號未輸入至輸入端子Tin時，節點Ni的電壓以比輸入突波訊號之寬度長的時間常數來逐漸地變低。例如，藉由節點Ni的電荷透過節點Ni之下一段的反相器的NFET而洩漏到接地線26，節點Ni的電壓會逐漸地變低。藉此，突波生成電路161可與實施例5的變形例5同樣地作為輸入突波訊號的頻度變高就輸出突波訊號之頻度判定電路而發揮功能。
［實施例8的變形例7］ 圖68(b)是實施例8的變形例7之突波生成電路的電路圖。如圖68(b)所示，突波生成電路162中，作為輸入電路34c，在電源線28與接地線26之間串聯地連接有NFET38e與定電流元件38c。定電流元件38c與NFET38e之間的節點N12連接於節點No。輸入端子Tin連接於NFET38e的閘極。作為定電流元件38c，可使用電晶體、二極體或電阻等。
輸入突波訊號輸入至輸入端子Tin時，輸入電路34c使節點Ni的電壓變低與輸入突波訊號之高度相對應的量。當輸入突波訊號未輸入至輸入端子Tin時，節點Ni的電壓以比輸入突波訊號之寬度長的時間常數來逐漸地變高。藉此，突波生成電路162可與實施例5的變形例4同樣地作為輸入突波訊號的頻度變低就輸出突波訊號之頻度判定電路而發揮功能。
［實施例8的變形例8］ 圖68(c)是實施例8的變形例8之突波生成電路的電路圖。如圖68(c)所示，突波生成電路163中，作為輸入電路34d，在電源線28與接地線26之間串聯地連接有PFET38b與NFET38e。PFET38b與NFET38e之間的節點N12連接於節點No。輸入端子Tin1透過反相器38a連接於PFET38b的閘極，輸入端子Tin2連接於NFET38e的閘極。
輸入電路34d在輸入突波訊號輸入至輸入端子Tin1時，使節點Ni的電壓變高與輸入突波訊號之高度相對應的量，在輸入突波訊號輸入至輸入端子Tin2時，使節點Ni的電壓變低與輸入突波訊號相對應的量。
藉此，突波生成電路163構成為：輸入至輸入端子Tin1的突波訊號之頻度高時，節點Ni的電壓就上升，輸出電路150變得容易生成突波訊號；輸入至輸入端子Tin2的突波訊號之頻度低時，節點Ni的電壓就上升，輸出電路150變得容易生成突波訊號。像這樣，作為如下的頻度判定電路而發揮功能：輸出電路150藉由輸入至輸入端子Tin1與Tin2之突波訊號的平衡(balance)來輸出突波訊號。
根據實施例8的變形例6至8，其具有輸入電路34b至34d之任一者，輸出電路150對應於節點Ni的電壓變成閾值電壓之情形而在輸出端子Tout輸出單發的輸出突波訊號且重置節點Ni的電壓，並且在輸入突波訊號輸入的頻度變成預定範圍時將輸出突波訊號輸出。藉此，可實現頻度判別電路。
當輸出電路150為實施例1的變形例2及3之輸入突波訊號為正方向的訊號之突波生成電路時，在輸入突波訊號未輸入至輸入端子Tin時，節點Ni的電壓以比輸入突波訊號之寬度更長的時間常數來逐漸地變低。
當輸出電路150為實施例1的變形例4及5之輸入突波訊號為負方向的訊號之突波生成電路時，在輸入突波訊號未輸入至輸入端子Tin時，節點Ni的電壓以比輸入突波訊號之寬度更長的時間常數來逐漸地變高。此時，不在輸入端子Tin或Tin1與PFET38b的閘極之間連接反相器38a，在輸入端子Tin或Tin2與NFET38b的閘極之間連接反相器。
實施例8的變形例6至8中，雖使用實施例1~4及其變形例之突波生成電路來作為輸出電路，但輸出電路150只要是如下的輸出電路即可：對應於節點Ni的電壓變成閾值電壓之情形而在輸出端子Tout輸出單發的輸出突波訊號52且重置節點Ni的電壓，並且在輸入突波訊號輸入的頻度變成預定範圍時將前述輸出突波訊號輸出。
［實施例8的變形例9］ 實施例8的變形例9至11是將實施例1~4及其變形例之突波生成電路使用於定時電路的例子。圖69(a)是實施例8的變形例9之突波生成電路的電路圖。如圖69(a)所示，突波生成電路164中，作為輸入電路10，在電源線28與節點No之間並聯地連接有複數個PFET39a。輸入端子Tina~Tinc各自透過反相器39b連接於PFET39a的閘極。節點No與接地線26之間連接有電容器C1。節點No連接於輸出電路150的節點Ni。
圖70(a)及圖70(b)是顯示實施例8的變形例9之相對於時間的各電壓的圖。如圖70(a)所示，於時刻t41、t42及t43，突波訊號50分別輸入至輸入端子Tinc、Tina及Tinb。時刻t41至t43的間隔若比節點Ni之電壓降低的時間小，在時刻t43節點Ni的電壓就會超過閾值電壓Vth。藉此，輸出電路150在輸出端子Tout輸出突波訊號52。
如圖70(b)所示，突波訊號50輸入至輸入端子Tinb的時刻t43遠離時刻t42。與時刻t41和t42相鄰而輸入突波訊號50。節點Ni的電壓不超過閾值電壓Vth。從時刻t42到t43的期間節點Ni的電壓逐漸地下降，在時刻t44節點Ni的電壓幾乎變成0V。之後，即使突波訊號50在時刻t43輸入，節點Ni的電壓也不超過閾值電壓Vth。之後，節點Ni的電壓逐漸地下降，在時刻t45變成0V。藉此，輸出電路150不在輸出端子Tout輸出突波訊號52。
作為輸出電路150，使用實施例1的變形例2及3之突波生成電路，輸入電路10在輸入突波訊號50輸入至複數個輸入端子Tina至Tinc之至少1個端子時，使節點Ni的電壓變高突波訊號50。在輸入突波訊號未輸入至複數個輸入端子Tina至Tinc時，節點Ni的電壓耗費比輸入突波訊號的寬度更長的期間逐漸地變低。輸出電路150對應於節點Ni的電壓變成閾值電壓Vth之情形而在輸出端子輸出單發的輸出突波訊號52。藉此，突波生成電路164作為如下的定時電路而發揮功能：當輸入至複數個輸入端子Tina至Tinc之正方向的複數個突波訊號50是在某期間以內輸入時，輸出突波訊號52。
［實施例8的變形例10］ 圖69(b)是實施例8的變形例10之突波生成電路的電路圖。如圖69(b)所示，突波生成電路165中，作為輸入電路10，在接地線26與節點No之間並聯地連接有複數個NFET39c。輸入端子Tina~Tinc各自連接於NFET39c的閘極。其他構成與實施例8的變形例9相同而省略說明。
作為輸出電路150，使用實施例1的變形例4及5之突波生成電路，輸入電路10在負方向的輸入突波訊號50輸入至複數個輸入端子Tina至Tinc之至少1個端子時，使節點Ni的電壓變低。在輸入突波訊號未輸入至複數個輸入端子Tina至Tinc時，節點Ni的電壓耗費比輸入突波訊號的寬度更長的期間逐漸地變高。輸出電路150對應於節點Ni的電壓變成閾值電壓Vth之情形而在輸出端子輸出單發的輸出突波訊號52且重置節點Ni的電壓。藉此，突波生成電路165作為如下的定時電路而發揮功能：當輸入至複數個輸入端子Tina至Tinc之負方向的複數個突波訊號50是在某期間以內輸入時，輸出突波訊號52。
［實施例8的變形例11］ 圖69(c)是實施例8的變形例11之突波生成電路的電路圖。如圖69(c)所示，突波生成電路166中，作為輸入電路10，在電源線28與節點No之間並聯地連接有複數個PFET39a。輸入端子Tina~Tinc各自透過反相器39b連接於PFET39a的閘極。複數個NFET39c並聯地連接於接地線26與節點No之間。輸入端子Tind~Tine連接於NFET39c的閘極。其他構成與實施例8的變形例9相同而省略說明。
作為輸出電路150，使用實施例1的變形例2及3之突波生成電路，輸入電路10在輸入突波訊號50輸入至複數個輸入端子Tina至Tinc之至少1個端子時，使節點Ni的電壓變高，在輸入突波訊號50輸入至複數個輸入端子Tind至Tine之至少1個端子時，使節點Ni的電壓變低。在輸入突波訊號未輸入至複數個輸入端子Tina至Tine時，節點Ni的電壓耗費比輸入突波訊號的寬度更長的期間逐漸地變低。輸出電路150對應於節點Ni的電壓變成閾值電壓Vth之情形而在輸出端子Tout輸出單發的輸出突波訊號52。藉此，突波生成電路165作為如下的定時電路而發揮功能：當輸入至複數個輸入端子Tina至Tinc之正方向的複數個突波訊號50是在某期間以內輸入，且相同期間內輸入至複數個輸入端子Tind及Tine之正方向的複數個突波訊號50是在某個數以下時，輸出突波訊號52。
作為輸出電路150，若使用實施例1的變形例4及5之突波生成電路，則不在輸入端子Tina~Tinc與PFET39a的閘極之間連接反相器39b，而是在輸入端子Tind及Tine與NFET39c的閘極之間連接反相器39d。在輸入突波訊號未輸入至複數個輸入端子Tina至Tine時，節點Ni的電壓耗費比輸入突波訊號的寬度更長的期間逐漸地變高。藉此，突波生成電路5作為如下的定時電路而發揮功能：當輸入至複數個輸入端子Tind及Tine之負方向的複數個突波訊號50是在某期間以內輸入，且相同期間內輸入至複數個輸入端子Tina至Tinc之負方向的複數個突波訊號50是在某個數以下時，輸出突波訊號52。
在實施例5的變形例6中，輸入電路10的輸出電路亦可為實施例1至4及其變形例以外的電路。輸出電路只要是如下的輸出電路即可：對應於節點Ni的電壓變成閾值電壓之情形而在輸出端子Tout輸出單發的輸出突波訊號且重置節點Ni的電壓，並且在輸入訊號之相對於時間的變化量變成預定範圍時將輸出突波訊號輸出。
[實施例9] 實施例9是檢測電流的流動方向之檢測器的例子。圖71是實施例9之檢測器的方塊圖。如圖71所示，檢測器170中，在端T11與T12之間設置有供電流I11流過的路徑L11。令從端T11朝T12的方向流動的電流I11是正的。在路徑L11設置有N通道的FETM1。
多諧掁盪器電路X53對FETM1的閘極輸出訊號Vg1。比較器X50比較路徑L11的端T11側的節點N11之電壓V11與參考電壓Vref，並將輸出電壓Vout輸出。比較器X50在V11為Vref以上時令輸出電壓Vout為高位準，在V11小於Vref時令輸出電壓Vout為低位準。像這樣，比較器X50根據電壓V11與電壓Vref的比較結果來檢測電流I11的流動方向。
圖72(a)及圖72(b)是顯示實施例9的檢測器之相對於時間的各電壓的圖。圖72(a)顯示電流I11為正的電流(從端T11朝T12流動的電流)之情形，圖72(b)顯示電流I11為負的電流(從端T12朝T11流動的電流)之情形。
如圖72(a)所示，多諧掁盪器電路X53對高位準的基準電壓在週期T5中輸出低位準的脈波作為訊號Vg1。脈波的寬度為期間T4。在時刻t50，Vg1為高位準，且FETM1使路徑L11導通。電流I11是正的。節點N11的電壓幾乎為0V，比較器X50的輸出電壓Vout為低位準。
在時刻t51，訊號Vg1變成低位準時，FETM1切斷路徑L11。流過路徑L11的電流I11幾乎變成0。節點N11的電壓V11逐漸地上升。在時刻t52電壓V11達到參考電壓Vref後，比較器X50輸出高位準。
在時刻t53，訊號Vg1變成高位準時，FETM1使路徑L11導通。電流流過路徑L11。此後，節點N11的電壓幾乎變成0V，輸出電壓Vout變成低位準。
如圖72(b)所示，電流I11若是負的，FETM1在時刻t51切斷路徑L11，節點N11的電壓V11成為負的，絕對值逐漸地變大。在時刻t53之前的期間T4中，電壓V11不會達到參考電壓Vref，因此比較器X50的輸出電壓Vout維持在低位準。
電流之流動方向的檢測可考慮如下地進行。在路徑L11設置電阻且比較電阻之兩端的電壓，基於兩端之電壓的大小關係來檢測電流的流動方向。但，若在路徑L11設置電阻，會產生因電阻造成的損失。
根據實施例9，於路徑L11(第1路徑)，電流I11(第1電流)流過端T11(第1端)與端T12(第2端)之間。FETM1(第1開關)將路徑L11導通及切斷。在FETM5切斷路徑L11的切斷期間T4，比較器X50(檢測電路)基於比FETM1靠近端T11(比第1開關靠近第1端及第2端之任一端)側之路徑L11的電壓V11(第1電壓)，來檢測電流I11的流動方向。
實施例9中，在期間T4以外幾乎沒有產生損失。因此，只要使期間T4比週期T5短就可抑制損失。期間T4宜為週期T5的1/10以下，較宜為1/100以下。
已切斷電流I11時，若令路徑L11之端T11側的寄生電容為C0，令電流I11的絕對值為｜I11｜，則節點N11的電壓V11達到參考電壓Vref為止的時間為C0×Vref/｜I11｜。為了使期間T4變得比週期T5(長度T0)小，C0×Vth/｜Iin｜＜T5(亦即C0×Vth/｜Iin｜＜T0)。為了使期間T4變得比週期T5小得多，宜為C0×Vref/｜I11｜≦T0/10，較宜為C0×Vref/｜I11｜≦T0/100。
例如，為了檢測已於實施例7說明過的振動發電之電流的方向而使用檢測器時，典型的是C0＝10pF，Vref＝0.1V，｜I11｜＝10nA。在此情況下，C0×Vref/｜I11｜＝0.1ms。故，週期T5宜為1ms以上，較宜為10ms以上。
［實施例9的變形例1］ 圖73是實施例9的變形例1之檢測器的方塊圖。如圖73所示，檢測器171中，在端T21與T22之間設置有供電流I12流過的路徑L12。令從端T21朝T22的方向流動的電流I12是正的。於路徑L12設置有N通道的FETM2。交流電力施加於端T11與端T12之間。電流I11與電流I12是互補的。亦即，在某個時刻，電流I11與電流I12的流動方向為相反方向，且電流I11的絕對值與電流I12的絕對值幾乎相同。
多諧掁盪器電路X53對FETM2的閘極輸出訊號Vg2。比較器X50比較路徑L11的端T11側的節點N11之電壓V11與路徑L12的端T12側的節點N12之電壓V12，並將輸出電壓Vout輸出。比較器X50在V11為V12以上時令輸出電壓Vout為高位準，在V11小於V12時令輸出電壓Vout為低位準。像這樣，檢測器171檢測電流I11的流動方向。其他構成與實施例9相同而省略說明。
圖74是顯示實施例9的變形例1之檢測器的相對於時間的各電壓的圖。如圖74所示，在時刻t50，電流I11是正的且電流I12是負的。節點N11的電壓V11與節點N12的電壓V12的差為0或非常小，因此比較器X50的輸出電壓Vout不穩定。
在時刻t55，訊號Vg1及Vg2變成低位準時，FETM1及M2分別切斷路徑L11及L12。流過路徑L11的電流I11幾乎變成0。節點N11的電壓V11逐漸地上升，節點N12的電壓V12逐漸地下降。在V11與V12的差成為比較器X50可判定的V11＞V12之電壓差時，比較器X50的輸出電壓Vout變成高位準。
在時刻t56，訊號Vg1及Vg2變成高位準時，FETM1及M2分別使路徑L11及L12導通。電流流過路徑L11及L12。此後，節點N11及的電壓幾乎變成0V，輸出電壓Vout變得不穩定。
在時刻t56與時刻t57之間，電流I11成為負的，電流I12成為正的。在時刻t56，訊號Vg1及Vg2變成低位準時，節點N11的電壓V11逐漸地下降，節點N12的電壓V12逐漸地上升。在V11與V12的差成為比較器X50可判定的V11＜V12之電壓差時，比較器X50的輸出電壓Vout變成低位準。
在時刻t58，訊號Vg1及Vg2變成高位準時，FETM1及M2分別使路徑L11及L12導通。此後，節點N11及的電壓幾乎變成0V，輸出電壓Vout變得不穩定。
根據實施例9的變形例1，於路徑L12(第2路徑)，與電流I11互補的電流I12(第2電流)流過與端T11互補的端T21(第3端)和與端T12互補的端T22(第4端)之間。在切斷期間T4(參考圖72)，FETM1及FETM2(第2開關)分別切斷路徑L11及L12。比較器X50(檢測電路)基於比FETM1靠近端T11側的節點N11的電壓V11(第1電壓)、及比FETM2靠近端T21(與端T11互補的端)側的節點N12的電壓V12(第2電壓)，來檢測電流I11的流動方向。藉此，可不使用參考電壓Vref而檢測出電流I11的方向。
［實施例9的變形例2］ 實施例9的變形例2是將實施例9的變形例1使用於電力轉換電路的例子，且是實施例7即圖56的同步整流電路64。如圖56及圖57所示，電壓V5變成高位準的期間，通道閘X15切斷從電力端子61a到通道閘X9及X10的路徑，通道閘X13切斷從電力端子61b到通道閘X11及X12的路徑。如時刻t22與t23之間，電流I1的方向為正時，電壓V1上升且電壓V2下降。如時刻t25與t26之間，電流I1的方向為負時，電壓V1下降且電壓V2上升。
在時刻t24，電壓V1變成0.5V以上時突波生成電路X3輸出突波訊號88。FF電路X1令電壓V3為低位準且令電壓V4為高位準。藉此，通道閘X9及X11導通，通道閘X10及X12切斷。
在時刻t27，電壓V2變成0.5V以上時突波生成電路X4輸出突波訊號89。FF電路X1令電壓V3為高位準且令電壓V4為低位準。藉此，通道閘X9及X11切斷，通道閘X10及X12導通。
實施例9的變形例2中，通道閘X15、X13、突波生成電路X3、X4及FF電路X1作為實施例9的變形例1之檢測器而發揮功能。通道閘X15作為第1開關發揮功能，通道閘X13作為第2開關發揮功能。突波生成電路X3、X4及FF電路X1作為檢測電流的方向之檢測電路而發揮功能。
［實施例9的變形例3］ 實施例9的變形例3是將實施例9的變形例1使用於電力轉換電路之別的例子。圖75是實施例9的變形例3之同步整流電路的電路圖。圖76是顯示實施例9的變形例3之同步整流電路的相對於時間之同步整流電路的各節點的電壓的圖。
如圖75及圖76所示，在同步整流電路172中，多諧掁盪器電路X53將輸出電壓V6輸出。反相器X52使電壓V6反相且設成電壓V5。在電壓V5變成高位準的期間(例如時刻t22與t23之間及時刻t25與t26之間)電壓V10及V11各自幾乎變成電壓V1及V2。在電壓V5變成低位準的期間(例如時刻t23與t24之間及時刻t26與t27之間)，由於通道閘X7及X8關閉，電壓V10及V11幾乎為0V。
在時刻t22與t23之間電壓V10及V11分別為正及負。藉此，比較器X50輸出高位準來作為電壓V4。電壓V3變成低位準。在時刻t23與t24之間比較器X50使電壓V4維持在高位準。藉此，通道閘X9及X11導通，通道閘X10及X12切斷。
在時刻t25與t26之間電壓V10及V11分別為負及正。藉此，比較器X50輸出低位準來作為電壓V4。電壓V3變成高位準。在時刻t26與t27之間比較器X50使電壓V4維持在低位準。藉此，通道閘X9及X11切斷，通道閘X10及X12導通。
實施例9的變形例3中，電力端子61a相當於端T11，分歧成通道閘X9與X10的節點相當於端T12。端T11與T12之間相當於路徑L11。從端T11朝T12流過路徑L11的電流相當於電流I11。電力端子61b相當於端T21，分歧成通道閘X11與X12的節點相當於端T22。端T21與T22之間相當於路徑L12。從端T21朝T22流過路徑L12的電流相當於電流I12。通道閘X15及X13分別相當於第1開關及第2開關。像這樣，通道閘X15、X13及比較器X50作為實施例9的變形例1之檢測器而發揮功能。通道閘X15、X13及比較器X50分別作為第1開關、第2開關及檢測電路而發揮功能。
進而，實施例9的變形例2及3中，通道閘X9至X12(開關元件)基於檢測器的檢測結果(亦即電壓V4)來開啟及關閉。藉此，檢測器能以小的損失來檢測電流的方向，因此可實現損失小的電力轉換電路。尤其是在振動發電等的環境發電中，進行發電的電壓及電力較小。因此，若電力轉換時的損失大，難以作為環境發電用的電力轉換電路來使用。如實施例9及其變形例2及3，藉由使用實施例9及其變形例1之檢測器，可抑制損失而作為環境發電用的電力轉換電路來使用。
實施例9的變形例3中，當檢測器檢測到電流I11的流動方向是從端T11往T12的方向(第1方向)時，通道閘X9至X12(開關電路)將端T12連接於電源端子Ts1(第1電源端子)且從接地端子Ts2(第2電源端子)切斷，並將端T22連接於接地端子Ts2且從電源端子Ts1切斷。當檢測器檢測到電流I11的流動方向是從端T12往端T11的方向(與第1方向反方向的第2方向)時，通道閘X9至X12(開關電路)將端T12連接於接地端子Ts2且從電源端子Ts1切斷，並將端T22連接於電源端子Ts1且從接地端子Ts2切斷。藉此，可作為同步整流電路而動作。
實施例9的變形例2及3中，雖已以同步整流電路為例說明了使用實施例9及其變形例1之檢測器的電力轉換電路，但電力轉換電路亦可為降壓電路、升壓電路、直流-交流電力轉換電路、或交流-直流電力轉換電路。實施例9及其變形例1之檢測器亦可使用於電力轉換電路以外的電路及電子電路。
[實施例10] 實施例10是使用突波生成電路之電子電路的例子。圖77(a)及圖77(b)是比較例1及實施例10之電子電路的方塊圖。如圖77(a)所示，在比較例1的電子電路173中，於FF電路70a的輸出端子72b連接有組合電路77的輸入端子，於組合電路77的輸出端子連接有FF電路70b的輸入端子71a。
如圖77(b)所示，在實施例10的電子電路174中，於FF電路70a的輸出端子72b連接有組合電路77a的輸入端子。於組合電路77a的輸出端子連接有突波生成電路74的輸入端子75。於突波生成電路74的輸出端子76連接有組合電路77b的輸入端子。於組合電路77b的輸出端子連接有FF電路70b的輸入端子71a。在FF電路70a與突波生成電路74之間亦可未連接有組合電路77a，在突波生成電路74與FF電路70b之間亦可未連接有組合電路77b。
在此，組合電路77a及77b是指如下的電路：於1個或複數個輸入端子分別輸入有高位準或低位準，於1個或複數個輸出端子分別輸出藉1個或複數個輸入端子之輸入而唯一決定的高位準或低位準。例如NOT電路、OR電路、AND電路、XOR電路、NOR電路及NAND電路以及由該等之組合所構成的電路等。
FF電路70a及70b是在實施例7的圖47(a)至圖47(c)說明過的FF電路70。FF電路70例如為RS正反器電路，且輸入端子71a及71b分別是設定端子及重置端子，輸出端子72b及72a分別是輸出端子Q及互補輸出端子QB。FF電路70只要是閂鎖電路，並且是當高位準及低位準之任一位準輸入至輸入端子71a時使輸出端子72b的位準保持在前述任一位準的記憶體電路即可。
圖78(a)是顯示突波生成電路的圖，圖78(b)及圖78(c)是相對於時間分別顯示內部狀態S及輸出電壓Vout的圖。如圖78(a)所示，電流Iin輸入至突波生成電路74的輸入端子75。輸出端子76的電壓為電壓Vout。
如圖78(b)所示，內部狀態S是取決於電流Iin之歷程的狀態。在實施例1至4及其變形例中，內部狀態S是中間節點Ni的電壓。內部狀態S對應於電流Iin的歷程產生變化。例如，在實施例3之圖8中，節點N1(相當於中間節點Ni)的電壓和輸入至輸入端子75(Tin)之電流Iin的積分值成比例。在時刻t58，內部狀態S達到閾值狀態Sth時，突波生成電路74輸出突波訊號52作為電壓Vout。突波訊號52是指寬度不具有意義但時間點具有意義的電壓脈波。時刻t58之後內部狀態S立刻被重置。
內部狀態S亦可為例如專利文獻6所記載的開關元件的內部狀態。例如，內部狀態S亦可為電流所產生的焦耳熱的積分值即溫度。圖78(b)中，內部狀態S取決於電流Iin的歷程而在正側漸漸變化，且在達到正的閾值狀態Sth時輸出突波訊號52。內部狀態S亦可取決於電流Iin的歷程而在負側漸漸變化，且在達到負的閾值狀態Sth時輸出突波訊號52。圖78(c)中，電壓Vout為0V，且輸出電源電壓VDD的突波訊號52，但亦可電壓Vout為VDD，且輸出0V的突波訊號52。
像這樣，突波生成電路74為如下的電路：當取決於輸入至輸入端子75之輸入電流之歷程的內部狀態S達到閾值狀態Sth時，輸出高位準或低位準之單發的突波訊號52並且將內部狀態S重置成初始值。
圖79(a)及圖79(b)是比較例1及實施例10之電子電路的方塊圖，且是網路狀地連接圖77(a)及圖77(b)的電子電路的圖。在圖77(a)中之複數個FF電路70之間及圖79(b)中之FF電路70與突波生成電路74之間，亦可設置有組合電路。
如圖79(a)所示，比較例1的電子電路175中，在FF電路70的輸出端子與下一段的FF電路70之間未設置有突波生成電路74。時脈訊號CLK輸入至各FF電路70。FF電路70與時脈訊號CLK同步地對下一段的FF電路70輸出資料。於FF電路70之間傳送的訊號為低位準/高位準的位元訊號。
如圖79(b)所示，實施例10的電子電路176中，在FF電路70的輸出端子與下一段的FF電路70之間設置有突波生成電路74。時脈訊號CLK不輸入至各FF電路70。從突波生成電路74對下一段之FF電路70傳送的訊號為突波訊號。
在圖77(a)的比較例1之電子電路中，FF電路70b的狀態藉由前段之FF電路70a所輸出的位元訊號而被唯一地改寫。亦即，若前段已決定，則後段唯一地決定。因此，無法僅改寫僅一部分的FF電路70的狀態。圖79(a)中，各FF電路70與時脈訊號CLK同步地動作，而進行電子電路175整體一齊地動作之中央集權式的動作。
例如振動發電等的環境發電，發電電力較小。因此，控制使用於環境發電之電力轉換電路的控制電路，被要求電力消耗小。在與時脈訊號同步地動作之比較例1的電子電路175中，時脈訊號CLK的低位準與高位準每切換一次，充放電電流就流過CMOS電路。因此，待機電力產生。在環境發電的控制電路中，控制所需的時間較長，例如m秒以上。因此，亦可不使電子電路175與時脈訊號CLK同步地動作。
圖77(b)的實施例10之電子電路中，FF電路70a(第1記憶體電路)的輸出端子72b(第1輸出端子)連接於突波生成電路74(第1突波生成電路)的輸入端子75。突波生成電路74不依據前段的FF電路70a之輸出，而是依據內部狀態S達到閾值狀態Sth來輸出突波訊號。因此，輸入端子71a(第1輸入端子)連接於突波生成電路74的輸出端子76之FF電路70b(第2記憶體電路)是只要突波生成電路74不輸出突波訊號52，後段的FF電路70b的狀態就不會被改寫。
在如圖79(b)的網路中，可個別地改寫僅一部分的FF電路70的狀態。故，各FF電路70可非同步地動作，電子電路176可局部地及分散地動作。
例如，實施例7即圖44的電力轉換電路120中，整流電路62、64、判定電路65及降壓電路66內的控制電路在需要動作時，各控制電路內的突波生成電路會生成突波訊號，控制電路會動作。另一方面，控制電路可不必動作時，控制電路內的突波生成電路不生成突波訊號。若未生成突波訊號，控制電路的待機電力幾乎不產生。故，可抑制電力消耗。
如圖77(b)，FF電路70a的輸出端子72b亦可與組合電路77a的1個或複數個輸入端子的至少1個連接。突波生成電路74的輸入端子75亦可連接於組合電路77a的1個或複數個輸出端子。當突波生成電路74的輸入端子75連接有組合電路77a的複數個輸出端子時，組合電路77a的複數個輸出端子是透過例如OR電路等而連接於突波生成電路74的輸入端子75。又，亦可為突波生成電路74的輸出端子76與組合電路77b的1個或複數個輸入端子的至少1個連接，且FF電路70b的輸入端子71a連接於組合電路77b的1個或複數個輸出端子。
圖80(a)及圖80(b)是顯示實施例10之電子電路的例子的圖。亦可於FF電路70a的輸出端子72b(第1輸出端子)連接有突波生成電路74的輸入端子75，且於FF電路70a的輸出端子72a(第2輸出端子)連接有突波生成電路74a(第2突波生成電路)的輸入端子75。藉此，可使FF電路70a之輸出輸入至複數個突波生成電路74及74a。於FF電路70a與突波生成電路74及74a之間亦可設置有組合電路。其他構成與實施例10即圖77(b)相同而省略說明。
如圖80(b)所示，於FF電路70b的輸入端子71a(第1輸入端子)連接有突波生成電路74的輸出端子76，且於輸入端子71b(第2輸入端子)連接有突波生成電路74b(第3突波生成電路)的輸出端子76。藉此，可使複數個突波生成電路74及74b連接於FF電路70a之輸入。於FF電路70b與突波生成電路74及74b之間亦可設置有組合電路。其他構成與實施例10即圖77(b)相同而省略說明。
［實施例10的變形例1］ 圖81(a)是實施例10的變形例1之電子電路的方塊圖。如圖81(a)所示，實施例10的變形例1之電子電路177中，突波訊號從突波生成電路74a輸入至FF電路70a的輸入端子71a。FF電路70a的輸出端子72b連接於突波生成電路74的輸入端子75。突波生成電路74的輸出端子76連接於FF電路70a的輸入端子71b。
突波生成電路74a輸出突波訊號後，FF電路70a會對突波生成電路74輸出高位準。突波生成電路74輸出突波訊號52後，FF電路70a會對突波生成電路74輸出低位準。藉此，突波生成電路74的輸入端子75的位準被重置。
如實施例10的變形例1，將在輸入端子75連接有FF電路70a的輸出端子72b之突波生成電路74的輸出端子76，連接於FF電路70a的輸入端子71b。藉此，突波生成電路74輸出突波訊號52後，可重置FF電路70a之輸出端子72b的輸出。
［實施例10的變形例2］ 圖81(b)是實施例10的變形例2之電子電路的方塊圖。如圖81(b)所示，實施例10的變形例2之電子電路177a中，元件或電路79的一端連接於FF電路70a的輸出端子72b，另一端連接於突波生成電路74的輸入端子75。因應於其中一端與另一端之電壓差的電流流過元件或電路79。元件或電路79例如為電晶體、電阻或漏電流元件，且為實施例8的變形例2即圖64(a)的定電流元件或定電流電路33b。突波生成電路74在輸入至輸入端子75之電流的積分值達到閾值時輸出突波訊號52。例如為圖64(a)的電容器C1及輸出電路150。其他的電路構成與實施例10的變形例1相同而省略說明。
在實施例10的變形例2中，突波訊號輸入至FF電路70a的輸入端子71a經過預定時間後，突波生成電路74輸出突波訊號52並且重置FF電路70a。
［實施例10的變形例3］ 圖82(a)及圖82(b)是實施例10的變形例3之電子電路的方塊圖。電子電路178具備FF電路70c至70f、突波生成電路74、74c、作為組合電路的AND電路78a、78b及OR電路78c及78d。各電路的電源電壓例如為相同的電壓VDD。
如圖82(a)所示，於FF電路70c的輸入端子71a及71b分別輸入有突波訊號52b及52c。藉此，FF電路70c在突波訊號52b輸入時於輸出端子72b輸出高位準來作為位元訊號L/H1，在突波訊號52c輸入時於輸出端子72b輸出低位準來作為位元訊號L/H1。
突波訊號52d及52e輸入至OR電路78c。OR電路78c的輸出是輸入至FF電路70d的輸入端子71a。像這樣，亦可使用OR電路78c等的組合電路，使來自複數個路徑的突波訊號輸入至1個FF電路70d的輸入端子71a。FF電路70d在突波訊號輸入至輸入端子71a時，於輸出端子72b輸出高位準來作為位元訊號L/H2。
位元訊號L/H1及L/H2輸入至AND電路78a，AND電路78a之輸出輸入至突波生成電路74。FF電路70c及70d雙方變成高位準經過預定時間後，突波生成電路74輸出突波訊號52。亦可使用FF電路70c、70d及AND電路78a等的組合電路，使前往突波生成電路74的輸入待機到滿足某條件為止。
突波訊號52透過OR電路78d輸入至FF電路70d的輸入端子71b。藉此，FF電路70d於輸出端子72b輸出低位準來作為位元訊號L/H2。亦即，位元訊號L/H2被重置。
於FF電路70e的輸入端子71a及71b分別輸入有突波訊號52f及52g。藉此，FF電路70e在突波訊號52f輸入時於輸出端子72b輸出高位準來作為位元訊號L/H3，在突波訊號52g輸入時於輸出端子72b輸出低位準來作為位元訊號L/H3。位元訊號L/H3透過時間常數短的突波生成電路74c輸入至OR電路78d。藉此，即使不輸出突波訊號52，只要位元訊號L/H3變成高位準，位元訊號L/H2就會被重置。又，如圖82(b)地以AND電路78e來取代OR電路78d時，位元訊號L/H2及L/H1為高位準且L/H3為低位準的期間，突波生成電路74會以固定間隔持續地輸出突波訊號52。像這樣，亦可使用FF電路70d、70e及OR電路78d等的組合電路，在突波訊號52輸出前重置FF電路70d。又，亦可持續地輸出突波訊號52直到滿足某條件為止。
於FF電路70f的輸入端子71a及71b分別輸入有突波訊號52h及52i。藉此，FF電路70f在突波訊號52h輸入時於輸出端子72b輸出高位準來作為位元訊號L/H4，在突波訊號52i輸入時於輸出端子72b輸出低位準來作為位元訊號L/H4。位元訊號L/H4輸入至AND電路78b。AND電路78b在位元訊號L/H4為高位準時讓突波訊號52通過，但在位元訊號L/H4為低位準時不讓突波訊號52通過。像這樣，亦可使用FF電路70f及AND電路78b的組合電路，僅在滿足某條件時才讓突波訊號52通過。
圖82(c)是顯示實施例10的變形例3之電子電路的符號的圖。如圖82(c)所示，突波訊號52b至52i輸入到電子電路178的輸入端子Tin。突波訊號52從電子電路178的輸出端子Tout1輸出。位元訊號L/H1至L/H4從輸出端子Tout2輸出。像這樣，電子電路178在1個或複數個突波訊號輸入後，輸出1個或複數個突波訊號及1個或複數個位元訊號。除了圖82(a)的電路構成以外，電子電路178只要在1個或複數個突波訊號輸入後，輸出1個或複數個位元訊號及1個或複數個突波訊號的至少1個訊號即可。
說明輸入至電子電路178之突波訊號的例子。圖83(a)及圖83(b)是顯示輸入至實施例10的變形例3之電子電路的突波訊號的例子的圖。如圖83(a)所示，突波訊號52j亦可為感測器79a所輸出的訊號。如圖83(b)所示，比較器79b對電子電路79c的輸入端子輸出位元訊號L/H。電子電路79c在位元訊號L/H上揚及下落時輸出突波訊號52j。突波訊號52j亦可為在位元訊號L/H上揚及下落時輸出的訊號。
說明使用了電子電路178所輸出的突波訊號的電路例。圖84(a)及圖84(b)是顯示使用了從實施例10的變形例3之電子電路輸出的突波訊號之電路例的圖。如圖84(a)所示，電子電路178所輸出的突波訊號52及/或位元訊號L/H輸入至電晶體79h的控制端子。亦可為電子電路178所輸出的突波訊號52輸入至FF電路70b的輸入端子71a或71b，且FF電路70b所輸出的位元訊號L/H輸入至電晶體79h的控制端子。像這樣，電子電路178所輸出的突波訊號52及/或位元訊號L/H亦可控制電晶體79h。
如圖84(b)所示，電子電路178所輸出的突波訊號52輸入至FF電路70b的輸入端子71a或71b。像這樣，電子電路178所輸出的突波訊號52亦可用於FF電路70b的改寫。
圖85(a)及圖85(c)是顯示使用了從實施例10的變形例3之電子電路輸出的突波訊號之例的電路圖，圖85(b)及圖85(d)是顯示從天線輸出的電磁波的大小(電場)的圖。
如圖85(a)所示，功率放大器79d放大電子電路178所輸出的突波訊號52。天線79e將經放大的突波訊號作為電磁波輸出。如圖85(b)所示，從天線79e輸出相當於突波訊號52的突波訊號。
如圖85(c)所示，帶通濾波器79f連接於功率放大器79d與天線79e之間。帶通濾波器79f僅讓突波訊號52當中適合無線通訊之特定頻帶的成分通過。如圖85(d)所示，從天線79e輸出相當於突波訊號52當中特定頻帶的訊號。
如圖85(a)至圖85(d)，從電子電路178輸出的突波訊號52亦可用於脈衝(impulse)通訊。
［實施例10的變形例4］ 圖86是實施例10的變形例4之網路電路的示意圖。如實施例10的變形例4，以圖82(c)的符號來表示輸入有1個或複數個突波訊號且輸出1個或複數個突波訊號及1個或複數個位元訊號的電子電路。此電子電路從左側輸入有突波訊號，且於右側輸出突波訊號，於上側輸出位元訊號。如圖86所示，電子電路178亦可網路式地連接。
以上雖已就本發明之理想的實施例進行詳述，但本發明並不受限於相關的特定實施例，在記載於專利申請範圍之本發明的要旨的範圍內，各種變形/變更是可能的。
5:突波生成電路 8:回授電路 10:輸入電路 12:反相器,CMOS反相器 13a:NFET 13b:PFET 14:FET,PFET 15:正回授迴路 16,16a,16b:反相電路 17,17a:延遲電路 18:反相電路 20,22,22a,22b,22c,22d,22e,22f,22g:反相器 21a:NFET 21b:PFET 23a:NFET 23b:PFET 24:FET 26:接地線 28:電源線 29a,29b:NFET 30,30a,30c,30d:電壓轉換電路 31a,31b: NFET 32:時間常數電路 33,33a: NFET 33b,33e,33f,33g:定電流電路 33c:二極體 33d:PFET 34:抑制電路 34a:活性化電路 34b,34c,34d:輸入電路 35a,35b,35d:NFET 35c,35e,35f:PFET 35g:反相器 36:電流鏡電路 36a,36b:FET,PFET 36c,36d:二極體 36f:NFET 36g:PFET 37a,37b:元件 37c:電阻 36c,36d,37e,37g:二極體 37f:FET 38a:反相器 38b:PFET 38c:定電流元件 38e:NFET 39a:PFET 39b:反相器 39c:NFET 40:突波生成電路 42:條件設定電路 44:突波處理電路 44a,46a,46b,47a:訊號 45,45a,45b,45c,45d,45e,45f:節點電路 46:正反器 47:Vg生成電路 48:FET 50:輸入突波訊號,突波訊號 52:輸出突波訊號,突波訊號 52b,52c,52d,52e,52f,52g,52h,52i,52j:突波訊號 58:箭頭 60:發電電路 61a,61b:電力端子 62:整流電路 64:同步整流電路,整流電路 65:判定電路 66:降壓電路 68:蓄電電路 68a:正側端子 68b:負側端子 70:正反器電路 70a,70b,70c,70d,70e,70f:FF電路 71a,71b:輸入端子 72a,72b:輸出端子 73:訊號 74,74a,74b,74c:突波生成電路 75,75a,75b,75c:輸入端子 76,76a,76b,76c:輸出端子 77,77a,77b:組合電路 78a,78b:AND電路 78c,78d:OR電路 78e:AND電路 79:元件或電路 79a:感測器 79b:比較器 79c:電子電路 79d:功率放大器 79e:天線 79f:帶通濾波器 79h:電晶體 80:突波訊號,降壓動作突波訊號 81,83,84,85,86,87,88,89:突波訊號 90:正反器電路 90a,90b:輸入節點 90c:輸出節點 91,95,96:FET 91a,91b:NAND電路 91c,91d:NOR電路 92a,92b,92c,92d:NFET 93a,93b,93c,93d:PFET 94:反相器,CMOS反相器 94a,94b,94c,94d,94e,94f:反相器 98,99,99a:電路 100,102,104,104a,104b,104c,106,106a,108,110,112,114,114a,114b,116,118,118a,118b,130,131,132,133,134,135,136,137,138,139,140,141,142,143,144,145,146,147,148,149,151,153,154,155,158,161,162,163,164,165,166:突波生成電路 120:電力轉換電路 150:輸出電路 170,171:檢測器 172:同步整流電路 173,174,175,176,177,177a,178:電子電路 A,B1,B4,B26,B27,B28,B29,C,D,E,F,Gate,H,I,J,K,L,N,N0,N1,N2,N3,N4,N5,N6,N7,N8,N9,N10,N11,N10,N11,N12,Ng,Ng2,Ni,O,R:節點 C1,C2,C3,C4,C5,C6:電容器 CLK:時脈訊號 I1:交流電流 I11,I12:電流 Ia,Ib,Iin:電流 IL,IH:電流 I_C1,I_C4,I_L1,I_M5:電流 IK:最大漏電流 L1:電感器 L11,L12:路徑 L/H,L/H1,L/H2,L/H3,L/H4:位元訊號 LK:頻度降低檢測電路 m1,m2,m3,m4:NFET M1:FET,NFET M2:FET,NFET M3,M6,M7,M8,M10,M11:NFET M4,M5,M9:PFET No:節點,輸出節點 Q:輸出端子 QB:互補輸出端子 RE:範圍 S:內部狀態 Sth:閾值狀態 T1,T2,T3,T4:期間 T5:週期 T11,T12,T21,T22:端 TL,TH:期間 Tin,Tin1,Tin2,Tina,Tinb,Tinc,Tind,Tine:輸入端子 Tout,Tout1,Tout2:輸出端子 Ts1:電源端子 Ts2:接地端子 t:時間 t0,t01,t02,t03,t1,t2,t3,t11,t12,t13,t14,t15,t16,t17,t21,t22,t23,t24,t25,t26,t27,t28,t30,t31,t41,t42,t43,t44,t45,t50,t51,t52,t53,t55,t56,t57,t58:時刻 V1,V2,V3,V4,V5,V6,V10,V11,V12:電壓 V1(t),V2(t):訊號 V22:定電壓源 Va:壓降 Vg1,Vg2:訊號 Vdd,Vin,Vout:電壓 VDD:電源電壓 Vinth,Vth:閾值電壓 Vref:參考電壓 X7,X8,X9,X10,X11,X12,X13,X15:通道閘 X3,X4,X5,X27,X28,X30,X32,X38,X41:突波生成電路 X1,X2,X21,X22,X24,X26,X34,X37,X40:FF電路 X23,X29:XOR電路 X6,X31:OR電路 X35,X36:反相器 X50:比較器 X53:多諧掁盪器電路 ΔT:延遲時間
圖1(a)及圖1(b)是實施例1及其變形例1之突波生成電路的電路圖。 圖2(a)是實施例1的變形例2之突波生成電路的電路圖，圖2(b)是顯示節點N1及輸出端子Tout的電壓的圖。 圖3(a)是實施例1的變形例3之突波生成電路的電路圖，圖3(b)是顯示節點Ni、N1及輸出端子Tout的電壓的圖。 圖4(a)是實施例1的變形例4之突波生成電路的電路圖，圖4(b)是顯示節點N1及輸出端子Tout的電壓的圖。 圖5(a)是實施例1的變形例5之突波生成電路的電路圖，圖5(b)是顯示節點Ni、N1及輸出端子Tout的電壓的圖。 圖6(a)是實施例2之突波生成電路的電路圖，圖6(b)是顯示相對於時間之各電壓的圖。 圖7(a)是實施例2的變形例1之突波生成電路的電路圖，圖7(b)是顯示相對於時間之各電壓的圖。 圖8是實施例3之突波生成電路的電路圖。 圖9(a)及圖9(b)是顯示實施例3的相對於時間之各節點的電壓的圖。 圖10(a)及圖10(b)是顯示實施例3的相對於時間之輸入電壓、輸出電壓及消耗電流的圖。 圖11(a)至圖11(d)是顯示實施例3的相對於時間之輸出電壓的圖。 圖12(a)至圖12(d)是顯示實施例3的相對於時間之輸出電壓的圖。 圖13(a)至圖13(d)是說明電容器C2之功能的圖。 圖14(a)及圖14(b)是實施例3之突波生成電路的電路圖。 圖15(a)及圖15(b)是實施例3之突波生成電路的電路圖。 圖16(a)至圖16(d)是顯示實施例3之突波生成電路的相對於時間之輸出電壓的圖。 圖17是實施例3的變形例1之突波生成電路的電路圖。 圖18是顯示實施例3的變形例1之相對於時間的各節點的電壓的圖。 圖19(a)是顯示實施例3的變形例1之突波生成電路的別的例子的電路圖，圖19(b)及圖19(c)分別是實施例3的變形例2及3之突波生成電路的電路圖。 圖20(a)及圖20(b)是顯示實施例3的變形例3之相對於時間的各節點的電壓的圖。 圖21是實施例3的變形例4之突波生成電路的電路圖。 圖22(a)及圖22(b)是實施例4之突波生成電路的電路圖。 圖23(a)及圖23(b)是實施例4之突波生成電路的電路圖。 圖24是顯示實施例4的相對於時間之各端子及節點的電壓的圖。 圖25是顯示未設置FET91時的相對於時間之各電壓的圖。 圖26(a)及圖26(b)是實施例4的變形例1之突波生成電路的電路圖。 圖27(a)及圖27(b)是實施例4的變形例2之突波生成電路的電路圖。 圖28(a)及圖28(b)是實施例4的變形例3之突波生成電路的電路圖。 圖29(a)及圖29(b)是實施例4的變形例4之突波生成電路的電路圖。 圖30(a)及圖30(b)是實施例4的變形例5之突波生成電路的電路圖。 圖31是實施例5之突波生成電路的電路圖。 圖32(a)至圖32(e)是顯示實施例5的相對於時間之節點N1的電壓及輸出電壓的圖。 圖33(a)至圖33(d)是顯示實施例5的相對於時間之節點N1的電壓及輸出電壓的圖。 圖34(a)及圖34(b)是實施例5的相對於輸入電壓分別顯示頻率及週期的圖。 圖35是實施例5的變形例1之突波生成電路的電路圖。 圖36(a)是實施例5的變形例2之突波生成電路的電路圖，圖36(b)是實施例5的變形例2的時間圖(timing chart)。 圖37是實施例5的變形例3之突波生成電路的電路圖。 圖38(a)及圖38(b)是顯示實施例5的變形例3之相對於時間的節點N1的電壓及輸出電壓的圖。 圖39是實施例5的變形例4之突波生成電路的電路圖。 圖40(a)及圖40(b)是顯示實施例5的變形例4之相對於時間的節點N1的電壓及輸出電壓的圖。 圖41是實施例5的變形例5之突波生成電路的電路圖。 圖42(a)是實施例5的變形例6之突波生成電路的電路圖，圖42(b)是實施例5的變形例6的時間圖。 圖43(a)至圖43(c)是實施例6之資訊處理電路的方塊圖。 圖44是實施例7之電力轉換電路的方塊圖。 圖45是說明實施例7之判定電路的動作的圖。 圖46(a)至圖46(c)是顯示實施例7之突波生成電路的記號的圖。 圖47(a)至圖47(c)是顯示實施例7之正反器電路的動作的圖。 圖48是實施例7之判定電路的電路圖。 圖49是顯示實施例7之相對於時間的判定電路的各節點的電壓的圖。 圖50是顯示實施例7之整流電路的電路圖。 圖51(a)至圖51(c)是實施例7之降壓電路的示意圖。 圖52是實施例7之降壓電路的電路圖。 圖53是顯示實施例7之相對於時間之降壓電路的各節點的電壓的圖。 圖54是顯示實施例7之相對於時間之節點A及R的電壓的圖。 圖55(a)至圖55(c)是實施例7之同步整流電路的示意圖。 圖56是實施例7之同步整流電路的電路圖。 圖57是顯示實施例7之相對於時間之同步整流電路的各節點的電壓的圖。 圖58是顯示實施例7之相對於時間之由同步整流電路所充電的電容器的充電電壓的圖。 圖59是顯示實施例7之相對於時間之發電電流及電容器的電壓的圖。 圖60(a)及圖60(b)分別是實施例8及其變形例1之突波生成電路的電路圖。 圖61(a)及圖61(b)是用於模擬之分別為實施例8的變形例1A及1之突波生成電路的電路圖。 圖62(a)至圖62(d)是顯示實施例8的變形例1A之模擬結果並且顯示相對於時間的電壓的圖。 圖63(a)至圖63(d)是顯示實施例8的變形例1之模擬結果並且顯示相對於時間的電壓的圖。 圖64(a)至圖64(c)分別是實施例8的變形例2至4之突波生成電路的電路圖。 圖65是實施例8的變形例5之突波生成電路的電路圖。 圖66(a)及圖66(b)是用於模擬之分別為實施例8的變形例5A及5之突波生成電路的電路圖。 圖67(a)及圖67(b)是顯示實施例8的變形例5A之模擬結果並且顯示相對於時間的電壓的圖。圖67(c)及圖67(d)是顯示實施例8的變形例5之模擬結果並且顯示相對於時間的電壓的圖。 圖68(a)至圖68(c)分別是實施例8的變形例6至8之突波生成電路的電路圖。 圖69(a)至圖69(c)分別是實施例8的變形例9至11之突波生成電路的電路圖。 圖70(a)及圖70(b)是顯示實施例8的變形例9之相對於時間的各電壓的圖。 圖71是實施例9之檢測器的方塊圖。 圖72(a)及圖72(b)是顯示實施例9的檢測器之相對於時間的各電壓的圖。 圖73是實施例9的變形例1之檢測器的方塊圖。 圖74是顯示實施例9的變形例1之檢測器的相對於時間的各電壓的圖。 圖75是實施例9的變形例3之同步整流電路的電路圖。 圖76是顯示實施例9的變形例3之同步整流電路的相對於時間之同步整流電路的各節點的電壓的圖。 圖77(a)及圖77(b)是比較例1及實施例10之電子電路的方塊圖。 圖78(a)是顯示突波生成電路的圖，圖78(b)及圖78(c)是相對於時間分別顯示內部狀態S及輸出電壓Vout的圖。 圖79(a)及圖79(b)是比較例1及實施例10之電子電路的方塊圖。 圖80(a)及圖80(b)是顯示實施例10之電子電路的例子的圖。 圖81(a)及圖81(b)分別是實施例10的變形例1及2之電子電路的方塊圖。 圖82(a)及圖82(b)是實施例10的變形例3之電子電路的方塊圖，圖82(c)是顯示實施例10的變形例3之電子電路的符號的圖。 圖83(a)及圖83(b)是顯示輸入至實施例10的變形例3之電子電路的突波訊號之例子的圖。 圖84(a)及圖84(b)是顯示使用了從實施例10的變形例3之電子電路輸出的突波訊號之電路例的圖。 圖85(a)及圖85(c)是顯示使用了從實施例10的變形例3之電子電路輸出的突波訊號之例的電路圖，圖85(b)及圖85(d)是顯示從天線輸出的電磁波的大小的圖。 圖86是實施例10的變形例4之網路電路的示意圖。
12:反相器，CMOS反相器
13a:NFET
13b:PFET
14:FET,PFET
15:正回授迴路
16:反相電路
17:延遲電路
26:接地線
28:電源線
130,131:突波生成電路
N0,N1,N3,Ni:節點
Tin:輸入端子
Tout:輸出端子

Claims (43)

  1. 一種突波生成電路，具備： 第1CMOS反相器，連接於第1電源與第2電源之間，且其輸出節點連接於第1節點，前述第1節點為連接於用以輸入輸入訊號之輸入端子的中間節點； 開關，與前述第1CMOS反相器串聯地連接於前述第1電源與前述第2電源之間； 第1反相電路，將前述第1節點之訊號的反相訊號輸出至前述開關的控制端子；及 延遲電路，延遲前述第1節點的訊號並輸出至前述第1CMOS反相器的輸入節點，且於輸出端子輸出單發的輸出突波訊號。
  2. 如請求項1之突波生成電路，其中前述第1反相電路將前述第1節點之訊號的反相訊號輸出至前述開關的控制端子及第2節點， 前述延遲電路具備：前述第1反相電路；及第2反相電路，將前述第2節點之訊號的反相訊號輸出至前述第1CMOS反相器的輸入節點及連接有前述輸出端子的第3節點。
  3. 如請求項2之突波生成電路，其中前述第1反相電路包含有1段或多段地連接於前述第1節點與前述第2節點之間，且輸入節點連接於前述第1節點，輸出節點連接於前述第2節點的奇數個第2CMOS反相器， 前述第2反相電路包含有1段或多段地連接於前述第2節點與前述第3節點之間，且輸入節點連接於前述第2節點，輸出節點連接於前述第3節點的奇數個第3CMOS反相器。
  4. 如請求項3之突波生成電路，其中前述第2反相電路包含有3個以上的第3CMOS反相器。
  5. 如請求項4之突波生成電路，其具備第1容量元件，前述第1容量元件之一端連接於前述3個以上的第3CMOS反相器之間的第4節點，另一端連接於第1基準電位端子。
  6. 如請求項5之突波生成電路，其中前述第1容量元件的容量值為前述3個以上的第3CMOS反相器內的1個FET的閘極容量值以上。
  7. 如請求項1之突波生成電路，其具備第2容量元件，前述第2容量元件之一端連接於前述第1節點，另一端連接於第2基準電位端子。
  8. 一種突波生成電路，具備： 第1CMOS反相器，連接於第1電源與第2電源之間，且其輸出節點連接於第1節點； 第1開關，與前述第1CMOS反相器串聯地連接於前述第1電源與前述第2電源之間； 反相電路，將前述第1節點之訊號的反相訊號輸出至前述第1開關的控制端子； 延遲電路，延遲前述第1節點的訊號並輸出至前述第1CMOS反相器的輸入節點，且於輸出端子輸出單發的輸出突波訊號；及 中間節點，設置於前述反相電路內，連接於供輸入訊號輸入的輸入端子。
  9. 如請求項8之突波生成電路，其中前述第1CMOS反相器輸出第1位準及第2位準，前述第1位準是高位準及低位準的其中一者、前述第2位準是前述高位準及前述低位準的另一者， 前述第1開關當前述第1位準輸入至控制端子時便開啟，當前述第2位準輸入至控制端子時便關閉， 前述反相電路具備第1反相電路及第2反相電路，前述第1反相電路當前述第1節點從前述第1位準變成前述第2位準時便將前述第1位準輸出至前述第1開關的控制端子，前述第2反相電路當前述延遲電路之輸出變成第2位準時便對前述第1開關的控制端子輸出第2位準， 前述中間節點設置於前述第2反相電路內。
  10. 如請求項9之突波生成電路，其中前述第2反相電路具備第2開關，前述第2開關於其控制端子連接有前述延遲電路之輸出，且當前述延遲電路輸出前述第2位準時，連接前述中間節點與供給前述輸入訊號之初期位準的電源。
  11. 如請求項8之突波生成電路，其具備第2CMOS反相器，前述第2CMOS反相器之輸入節點連接於前述中間節點，輸出節點連接於前述第1開關的控制端子。
  12. 如請求項10之突波生成電路，其中前述第1反相電路具備第3開關，前述第3開關之控制端子連接於前述第1節點，且當前述第1節點變成前述第2位準時，連接前述第1開關的控制端子與供給前述第1位準的電源。
  13. 如請求項8之突波生成電路，其具備第4開關，前述第4開關之控制端子連接於前述第1開關的控制端子，且當前述第1開關的控制端子為前述第2位準時，將前述第1節點連接於供給前述第1位準的電源。
  14. 如請求項1之突波生成電路，其中前述第2電源的電壓比前述第1電源的電壓高， 前述開關為N通道電晶體且連接於前述第1節點與前述第1電源之間，或前述開關為P通道電晶體且連接於前述第1節點與前述第2電源之間。
  15. 如請求項1或8之突波生成電路，其具備將轉換了前述輸入訊號之電壓的訊號輸出至前述中間節點的電壓轉換電路， 前述延遲電路在前述輸入訊號之電壓為預定範圍內時，不輸出前述輸出突波訊號。
  16. 如請求項1或8之突波生成電路，其具備使前述輸入訊號之上揚的時間常數變長並輸出至前述中間節點的時間常數電路， 前述延遲電路在前述輸入訊號輸入後，在與前述時間常數電路的時間常數有關聯的延遲時間後，輸出前述輸出突波訊號。
  17. 如請求項1或8之突波生成電路，其具備輸入電路，前述輸入電路在輸入輸入突波訊號來作為前述輸入訊號時，使前述中間節點的電壓變高或變低， 前述延遲電路在前述輸入突波訊號輸入的頻度變成預定範圍時，輸出前述輸出突波訊號。
  18. 如請求項1或8之突波生成電路，其具備輸入電路，前述輸入電路因應於前述輸入訊號之相對於時間的變化量來使前述中間節點的電壓變化， 當前述輸入訊號之相對於時間的變化量變成預定範圍時，前述延遲電路輸出前述輸出突波訊號。
  19. 一種資訊處理電路，具備： 如請求項1或8之突波生成電路； 條件設定電路，處理已輸入之訊號並輸出至前述突波生成電路，藉此設定前述突波生成電路輸出前述輸出突波訊號之條件；及 突波處理電路，處理前述突波生成電路所輸出的前述輸出突波訊號。
  20. 一種電力轉換電路，具備： 開關元件；及 控制電路，包含有如請求項1或8之突波生成電路，且控制前述開關元件之開啟及關閉。
  21. 一種突波生成電路，具備： 時間常數電路，使輸入至輸入端子的輸入訊號之上揚的時間常數變長且從輸出節點輸出至中間節點；及 輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓， 前述輸出電路在前述輸入訊號輸入後，在與前述時間常數電路的時間常數有關聯的延遲時間後，輸出前述輸出突波訊號。
  22. 如請求項21之突波生成電路，其中前述時間常數電路具備： 電容器，一端連接於前述輸出節點，另一端連接於第1基準電位端子；及 定電流元件或定電流電路，一端連接於前述輸入端子，另一端連接於前述輸出節點，且生成對應於兩端之電壓差的定電流。
  23. 如請求項22之突波生成電路，其中前述定電流電路是電流鏡電路，具備： 第1電晶體，其電流輸入端子及電流輸出端子中之一端子連接於前述輸入端子，且前述電流輸入端子及前述電流輸出端子中之另一端子連接於前述輸出節點；及 第2電晶體，其電流輸入端子及電流輸出端子中之一端子透過順向連接的第1二極體而連接於前述輸入端子，並且前述電流輸入端子及前述電流輸出端子中之另一端子透過逆向連接的第2二極體而連接於第2基準電位端子，且其控制端子連接於前述第1電晶體的控制端子。
  24. 如請求項22之突波生成電路，其中前述定電流元件是逆向連接的二極體、或控制端子被施加電壓而成為導通狀態的電晶體。
  25. 一種突波生成電路，具備： 電壓轉換電路，將轉換了輸入至輸入端子之輸入訊號之電壓的訊號輸出至中間節點；及 輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓， 前述輸出電路在前述輸入訊號之電壓為預定範圍內時，不輸出前述輸出突波訊號。
  26. 如請求項25之突波生成電路，其具備一端連接於前述中間節點，另一端連接於第1基準電位端子的電容器， 且前述電壓轉換電路具備： 第1元件及第2元件，串聯地連接於前述輸入端子與第2基準電位端子之間；及 電阻元件，一端連接於前述第1元件與前述第2元件之間的節點，另一端連接於前述中間節點。
  27. 如請求項26之突波生成電路，其中前述電阻的電阻值與前述電容器的容量值之積大於前述輸出突波訊號的寬度。
  28. 一種突波生成電路，具備： 輸入電路，當輸入突波訊號輸入至輸入端子時，使中間節點的電壓提高與輸入突波訊號相對應的量，及/或當輸入突波訊號輸入至前述輸入端子時，使前述中間節點的電壓降低與前述輸入突波訊號相對應的量；及 輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓， 在前述輸入突波訊號輸入的頻度變成預定範圍時，前述輸出電路輸出前述輸出突波訊號， 在前述輸入突波訊號不輸入至前述輸入端子時，前述中間節點的電壓花費比前述輸入突波訊號之寬度更長的期間來漸漸地變低或變高。
  29. 一種突波生成電路，具備： 輸入電路，當輸入突波訊號輸入至複數個輸入端子的至少1個輸入端子時，使中間節點的電壓提高與前述輸入突波訊號相對應的量，及/或當輸入突波訊號輸入至前述複數個輸入端子的至少1個輸入端子時，使前述中間節點的電壓降低與前述輸入突波訊號之高度相對應的量；及 輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓， 前述輸出電路是當輸入突波訊號輸入至前述複數個輸入端子當中的至少2個輸入端子的時刻在某期間內時，輸出前述輸出突波訊號， 當輸入突波訊號不輸入至前述複數個輸入端子時，花費比前述輸入突波訊號之寬度更長的期間來使前述中間節點的電壓漸漸地變低或變高。
  30. 一種突波生成電路，具備： 輸入電路，因應於輸入至輸入端子的輸入訊號之相對於時間的變化量來使中間節點的電壓變化；及 輸出電路，對應於前述中間節點的電壓變成閾值電壓之情況而在輸出端子輸出單發的輸出突波訊號且重置前述中間節點的電壓， 前述輸出電路是當前述輸入訊號之相對於時間的變化量變成預定範圍時，輸出前述輸出突波訊號。
  31. 一種檢測器，具備： 第1開關，導通及切斷第1電流流過第1端與第2端之間的第1路徑；及 檢測電路，在前述第1開關切斷前述第1路徑的切斷期間，基於比前述第1開關靠近前述第1端及前述第2端之任一端側的前述第1路徑的第1電壓，來檢測前述第1電流的流動方向。
  32. 如請求項31之檢測器，其具備第2開關，前述第2開關導通及切斷與前述第1電流互補的第2電流流過與前述第1端互補的第3端及與前述第2端互補的第4端之間的第2路徑， 前述切斷期間是前述第1開關切斷前述第1路徑且前述第2開關切斷前述第2路徑的期間， 前述檢測電路基於前述第1電壓、及比前述第2開關靠近與前述第3端及前述第4端當中之前述任一端互補的端側的第2電壓，來檢測前述第1電流的流動方向。
  33. 如請求項31或32之檢測器，其中當前述第1路徑的前述任一端側的寄生電容設為C0、前述第2電壓設為Vref、前述第1電流的絕對值設為｜Iin｜、前述切斷期間的長度設為T0時， C0×Vth/｜Iin｜＜T0。
  34. 一種電力轉換電路，具備： 如請求項31或32之檢測器；及 開關元件，基於前述檢測器的檢測結果來控制開啟及關閉。
  35. 一種電力轉換電路，具備： 如前述請求項32之檢測器；及 開關電路，當前述檢測器檢測出前述第1電流的流動方向為第1方向時，將前述第2端連接於第1電源端子並從第2電源端子切斷且將前述第4端連接於前述第2電源端子並從前述第1電源端子切斷，當前述檢測器檢測出前述第1電流的流動方向為與前述第1方向反方向的第2方向時，將前述第2端連接於前述第2電源端子並從前述第1電源端子切斷且將前述第4端連接於前述第1電源端子並從前述第2電源端子切斷。
  36. 一種電子電路，具備： 1個或複數個突波生成電路，當取決於輸入至輸入端子之輸入電流之歷程的內部狀態達到閾值時，於輸出端子輸出高位準或低位準之單發的突波訊號且將前述內部狀態重置成初始值；及 1個或複數個記憶體電路，當高位準及低位準之任一位準輸入至第1輸入端子時，將第1輸出端子的位準保持在前述任一位準， 1個或複數個記憶體電路包含有第1記憶體電路，前述第1記憶體電路對前述1個或複數個突波生成電路當中的第1突波生成電路的輸入端子連接有前述第1輸出端子。
  37. 如請求項36之電子電路，其中前述1個或複數個記憶體電路包含有第2記憶體電路，前述第2記憶體電路對前述第1突波生成電路的輸出端子連接有第1輸入端子。
  38. 如請求項36或37之電子電路，其中前述1個或複數個記憶體電路當高位準輸入至前述第1輸入端子時，將前述第1輸出端子的位準保持在高位準且將第2輸出端子的位準保持在低位準；當高位準輸入至第2輸入端子時，將前述第1輸出端子的位準保持在低位準且將前述第2輸出端子的位準保持在高位準。
  39. 如請求項38之電子電路，其中前述1個或複數個突波生成電路包含有第2突波生成電路，前述第2突波生成電路對前述第1記憶體電路的第2輸出端子連接有輸入端子。
  40. 如請求項38之電子電路，其中前述1個或複數個記憶體電路包含有對前述第1突波生成電路的輸出端子連接有前述第1輸入端子的第2記憶體電路， 且前述1個或複數個突波生成電路包含有對前述第2記憶體電路的第2輸入端子連接有輸出端子的第3突波生成電路。
  41. 如請求項38之電子電路，其中前述第1突波生成電路的輸出端子連接於前述第1記憶體電路的第2輸入端子。
  42. 如請求項41之電子電路，其具備元件或電路，前述元件或電路之一端連接於前述第1記憶體電路的第1輸出端子，另一端連接於前述第1突波生成電路的輸入端子，且供因應於前述一端與前述另一端之電壓差的電流流過， 前述突波生成電路在輸入至輸入端子的電流的積分值達到閾值時輸出突波訊號。
  43. 如請求項36或37之電子電路，其包含有組合電路，前述組合電路於1個或複數個輸入端子分別輸入有高位準或低位準，於1個或複數個輸出端子分別輸出藉前述1個或複數個輸入端子之輸入而唯一決定的高位準或低位準，前述第1記憶體電路的第1輸出端子與前述1個或複數個輸入端子的至少1個連接，前述第1突波生成電路的輸入端子與前述1個或複數個輸出端子的至少1個連接。
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