JP5143874B2

JP5143874B2 - 位相変調回路

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Publication number: JP5143874B2
Application number: JP2010181085A
Authority: JP
Inventors: 一哉益; 篤史白根; 和雄中野; 修平天川; 昇石原
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2010-08-12
Filing date: 2010-08-12
Publication date: 2013-02-13
Anticipated expiration: 2030-08-12
Also published as: JP2012044265A

Description

本発明は、例えば半導体集積回路に内蔵された無線送信回路に適用される位相変調回路に関する。

集積回路技術が微細化されると共に回路面積を縮小可能なスケーラブルアナログ回路の実現が期待されている。例えば無線送信回路に適用される変調回路は、無線周波数のキャリア信号にデジタルデータ情報を重畳する役割を果たす。この変調回路は、従来、インダクタＬや容量Ｃなどの受動素子を用いた狭帯域ミキサを用いている（例えば非特許文献１参照）。このため、トランジスタ回路部は集積回路技術の微細化とともに小面積化を図ることができるが、ＬＣ回路は微細化に追従できず回路面積を縮小することが困難である。

さらに、従来の変調回路は、ＬＣ共振を用いた狭帯域回路であるため、規格化が進んでいる複数の無線アプリケーションに対応するためには、複数のＬＣ回路を準備する必要がある。このため、マルチバンド動作や広帯域動作を行う場合、ＬＣ回路のチップ面積の割合が増大し、チップコストを制限する大きな要因となっている。

また、低消費電力化の要求や、集積回路技術の微細化による耐圧の低下に基づき、より低い電源電圧で回路を動作させることが必要となる。そのため、例えばギルバートセルのように、電源と接地間に複数のトランジスタを接続した、所謂、縦積みトランジスタ回路を基本とする従来のミキサ回路は、より低い電源電圧で動作する回路の実現が求められている。しかし、このようなアナログ回路は、低電圧化が困難な状況となっている。

そこで、スケーラブルな回路技術として、デジタル・アナログ変換回路（ＤＡＣ）を用いたダイレクト・デジタル・シンセサイザ（ＤＤＳ）により、ベースバンドデータ信号から直接ＲＦの変調信号を生成する方法が考えられている。

しかし、１ＧＨｚ以上の変調信号を得るためには、ＤＡＣは、１２ｂｉｔ以上の分解能で１０ＧＳ／ｓｅｃ以上の高速動作が必要であることが試算されている。したがって、これを実現するには、現在の微細プロセスを用いても多くの消費電力、回路面積を必要とするため現実的ではない。さらに低電源電圧で高分解能を得なければならないという技術的困難も伴っている。

Behzad Razavi 著黒田忠広監訳「ＲＦマイクロエレクトロニクス」丸善株式会社発行第９刷ｐ８７−ｐ８９、ｐ２０５、平成１４年３月２５日発行、平成１６年９月３０日第７刷発行

上記のように、従来の変調回路における第１の問題点は、ローカル発振回路（ＬＯ）やミキサ回路において、面積の大きな受動素子を必要とするため、回路面積を小さくできないことである。また、第２の問題点は、縦積みトランジスタ回路を含む周波数変換回路を要するため動作電圧を低くできないことである。さらに、第３の問題点は、高速且つ高分解能のＤＤＳが実現されているものの、出力可能な最大周波数が４００ＭＨｚで、消費電力が０．７Ｗと大きい。高周波の無線通信では、１〜１０ＧＨｚのＲＦ変調信号が必要であり、より高速なＤＡＣが必要となるが、大幅な消費電力の増大が伴い、携帯無線端末への応用は困難な状況である。

本発明は、縦積みトランジスタ回路型のミキサ回路や、高速且つ高分解能のＤＡＣを必要とせず、占有面積及び消費電力を低減可能な位相変調回路を提供しようとするものである。

本発明の位相変調回路の態様は、デジタルベースバンド信号から位相変調の複数のシンボルのうち１つに対応する選択信号を生成するシンボル生成部と、一定の角度位相した複数の信号を発生する差動リング発振器と、前記シンボル生成部から出力される選択信号に基づき、前記差動リング発振器から出力される複数の信号から１つの信号を選択する複数の第１のスイッチ回路と、前記シンボル生成部から出力される選択信号に基づき、前記差動リング発振器から出力される複数の信号から前記第１のスイッチ回路により選択された信号から一定角度進んだ信号と遅れた信号を選択する複数の第２のスイッチ回路とを含む位相選択回路と、前記第１のスイッチ回路によって選択された信号と、前記第２のスイッチ回路によって選択された一定角度進んだ信号と遅れた信号とを合成する合成回路とを具備することを特徴とする。

本発明は、縦積みトランジスタ回路型のミキサ回路や、高速且つ高分解能のＤＡＣを必要とせず、占有面積及び消費電力を低減可能な位相変調回路を提供できる。

第１の実施形態に係る位相変調回路を示す概略構成図。図１に示す位相変調回路を具体的に示す回路構成図。図２に示す発振器の構成を具体的に示すものであり、図３（ａ）は差動インバータ回路を示す回路図、図３（ｂ）は図３（ａ）に示すラッチ回路の構成を示す回路図、図３（ｃ）は図３（ｂ）に示すスイッチの一例を示す回路図。図１、図２に示す正弦波生成回路の一例を示す回路図。図５（ａ）（ｂ）は正弦波生成回路の動作を示す波形図。第１の実施形態に係る変調出力信号の一例を示す波形図。第２の実施形態に係る位相変調回路を示す回路図。第２の実施形態に係る変調出力信号の一例を示す波形図。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、第１の実施形態に係る位相変調回路の概略構成を示している。第１の実施形態は、多相ローカル信号発振回路から出力される多位相の信号を、デジタルベースバンド信号から生成されたシンボル信号の状態に応じて選択し、この選択した複数の位相信号から正弦波に近い階段波のＲＦ信号を生成するものであり、ＲＦアナログ変調信号をデジタル回路により生成することを可能にしている。

図１において、デジタルベースバンド信号はシンボル生成回路１１に供給される。このシンボル生成回路１１は、例えばシリアル／パラレル変換器により構成され、“０”“１”のシリアル信号としてのデジタルベースバンド信号をパラレル信号に変換し、このパラレル信号から４相ＱＰＳＫ変調の場合、４つのシンボルデータ“００”“０１”“１０”“１１”のうち１つのシンボルデータに対応して例えばローレベル信号を生成し、３つのシンボルデータに対応してハイレベル信号を生成する。

多相ローカル信号発振回路（以下、発振回路と称す）１２は、例えば４５°ずつシフトされた複数の信号を発生する。

位相選択ミキサ回路１３は、シンボル生成回路１１から供給される４つのシンボルデータに対応する信号により、発振回路１２から供給される複数の信号から直交する３つの位相信号を選択抽出する。この位相選択ミキサ回路１３から出力される３つの信号は合成回路としての正弦波生成回路１４に供給され、合成されることにより、アナログＱＰＳＫ変調信号として出力される。

シンボル生成回路１１を構成するシリアル／パラレル変換器は、例えばシフトレジスタ及び論理回路により構成され、発振回路１２もＣＭＯＳインバータ回路を含むリング発振回路により構成することができる。さらに、位相選択ミキサ回路１３はＭＯＳトランジスタのスイッチにより構成でき、正弦波生成回路１４もＭＯＳトランジスタを含む加算回路により構成することができる。したがって、図１に示す位相変調回路は、チップ面積、動作帯域を制限するＬＣ回路を用いることなくデジタル回路により構成できる。このため、低電圧動作、広帯域動作が可能であり、ＣＭＯＳ技術の微細化に伴い小面積化、高速動作化を図り得るスケーラブルな構成となっている。

図２は、図１に示す位相変調回路の具体的な回路構成を示している。図２において、図１と同一部分には同一符号を付している。

位相変調回路は、４相位相変調（ＱＰＳＫ）を行う回路であり、シンボル生成回路１１は、ベースバンド信号のシリアルデータの状態に応じた４つのＱＰＳＫ用のシンボルデータ“００”，“０１”，“１０”，“１１”に対応する位相選択信号を生成する。具体的には、シリアル／パラレル変換回路により、ベースバンド信号としてのシリアルデータが２ビットのパラレルデータに変換され、このパラレルデータから４つのシンボルデータ“００”，“０１”，“１０”，“１１”が生成される。これら４つのシンボルデータのうち１つのみが例えばローレベル、残りの３つがハイレベルの信号が位相選択信号としてシンボル生成回路１１から出力される。図２において、例えばシンボル生成回路１１の終段に配置された例えばＮＡＮＤ回路１１ａ、１１ｂ、１１ｃ、１１ｄは、４つのシンボル“００”，“０１”，“１０”，“１１”にそれぞれ対応して、位相選択信号を出力する。

発振回路１２は、デジタル制御発振回路（ＤＣＯ： Digitally Controlled Oscillator）により構成されている。このＤＣＯは、例えば４段の差動リング発振回路であり、直列接続された遅延素子としての４つの差動インバータ回路１２ａ、１２ｂ、１２ｃ、１２ｄにより構成されている。このうち、最終段の差動インバータ回路１２ｄの出力信号は、初段の差動インバータ回路１２ａの入力端に正帰還されている。この構成により０°から３６０°までの８つの位相信号を出力可能とされている。

すなわち、差動インバータ回路１２ａの反転入力端（差動インバータ回路１２ｄの非反転出力端）から０°の位相信号が出力され、非反転入力端（差動インバータ回路１２ｄの反転出力端）から１８０°の位相信号が出力される。また、差動インバータ回路１２ａの反転出力端から４５°の位相信号が出力され、非反転出力端から２２５°の位相信号が出力される。さらに、差動インバータ回路１２ｂの反転出力端から９０°の位相信号が出力され、非反転出力端から２７０°の位相信号が出力される。また、差動インバータ回路１２ｃの反転出力端から１３５°の位相信号が出力され、非反転入力端から３１５°の位相信号が出力される。各差動インバータ回路１２ａ〜１２ｄの出力信号は、例えばデューティ比が５０％の信号である。

位相選択ミキサ回路１３は、シンボル生成回路１１の出力信号に基づき、発振回路１２から出力される多相の位相信号を選択する。この位相選択ミキサ回路１３は、スイッチ回路としての複数のトランスファーゲート１３ａ〜１３ｈ、インバータ回路１３ｉ〜１３ｌ、及びＮＡＮＤ回路１３ｍ〜１３ｐにより構成されている。

前段の選択回路を構成するトランスファーゲート１３ａ〜１３ｄは、シンボル生成回路１１の出力信号に基づき、発振回路１２から出力される４５°、１３５°、２２５°、３１５°の位相信号のうちの１つを主位相信号として選択する。このため、トランスファーゲート１３ａ〜１３ｄの入力端には、発振回路１２から出力される４５°、１３５°、２２５°、３１５°の位相信号がそれぞれ供給される。これらトランスファーゲート１３ａ〜１３ｄを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）のゲートには、シンボル生成回路１１を構成するＮＡＮＤ回路１１ａ、１１ｂ、１１ｃ、１１ｄの出力信号がそれぞれ供給されている。さらに、これらトランスファーゲート１３ａ〜１３ｄを構成するＰＭＯＳトランジスタのゲートは、インバータ回路１３ｉ〜１３ｌを介してトランスファーゲート１３ａ〜１３ｄを構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）のゲートにそれぞれ接続されている。これらトランスファーゲート１３ａ〜１３ｄの出力端は、共通接続され、トランスファーゲート１３ａ〜１３ｄの出力信号ＡＳ２は、正弦波生成回路１４の入力端に供給される。

一方、後段の選択回路を構成するトランスファーゲート１３ｅ〜１３ｈは、シンボル生成回路１１の出力信号に基づき、発振回路１２から出力される位相信号から、前段の選択回路に選択された位相信号に対して前後４５°位相する２つの信号を選択する。このため、トランスファーゲート１３ｅ〜１３ｈの入力端には、発振回路１２から出力される０°、９０°、１８０°、２７０°の位相信号がそれぞれ供給される。

また、ＮＡＮＤ回路１３ｍ〜１３ｐは、トランスファーゲート１３ａ〜１３ｄを選択する選択信号を生成するための回路であり、前段の選択回路により選択された主位相信号に対して前後４５°位相した２つの信号を選択するための信号を生成する。

すなわち、ＮＡＮＤ回路１３ｍの入力端には、ＮＡＮＤ回路１１ａの出力信号及びＮＡＮＤ回路１１ｂの出力信号が供給される。このＮＡＮＤ回路１３ｍの出力信号は、トランスファーゲート１３ｆを構成するＮＭＯＳトランジスタのゲート、及びトランスファーゲート１３ｈを構成するＰＭＯＳトランジスタのゲートに供給される。

ＮＡＮＤ回路１３ｎの入力端には、ＮＡＮＤ回路１１ｂの出力信号及びＮＡＮＤ回路１１ｃの出力信号が供給される。このＮＡＮＤ回路１３ｎの出力信号は、トランスファーゲート１３ｅを構成するＰＭＯＳトランジスタのゲート、及びトランスファーゲート１３ｇを構成するＮＭＯＳトランジスタのゲートに供給される。

ＮＡＮＤ回路１３ｏの入力端には、ＮＡＮＤ回路１１ｃの出力信号及びＮＡＮＤ回路１１ｄの出力信号が供給される。このＮＡＮＤ回路１３ｏの出力信号は、トランスファーゲート１３ｆを構成するＰＭＯＳトランジスタのゲート、及びトランスファーゲート１３ｈを構成するＮＭＯＳトランジスタのゲートに供給される。

ＮＡＮＤ回路１３ｐの入力端には、ＮＡＮＤ回路１１ｄの出力信号及びＮＡＮＤ回路１１ａの出力信号が供給される。このＮＡＮＤ回路１３ｐの出力信号は、トランスファーゲート１３ｇを構成するＰＭＯＳトランジスタのゲート、及びトランスファーゲート１３ｅを構成するＮＭＯＳトランジスタのゲートに供給される。

トランスファーゲート１３ｅ、１３ｇの出力端は共通接続され、トランスファーゲート１３ｅ、１３ｇの出力信号ＡＳ１は、正弦波生成回路１２の入力端に供給され、トランスファーゲート１３ｆ、１３ｈの出力端は共通接続され、トランスファーゲート１３ｆ、１３ｈの出力信号ＡＳ３は、正弦波生成回路１２の入力端に供給される。

上記構成において、ベースバンド信号に基づき、シンボル生成回路１１の例えばＮＡＮＤ回路１１ｂからローレベルの位相選択信号が出力され、ＮＡＮＤ回路１１ａ、１１ｃ、１１ｄからハイレベルの位相選択信号が出力された場合、前段の選択回路を構成するトランスファーゲート１３ｂがオンとされ、発生回路１２から出力される１３５°の位相信号が主位相信号として選択される。

このとき、ＮＡＮＤ回路１３ｎの出力信号がハイレベルとなり、その他のＮＡＮＤ回路１３ｍ、１３ｏ、１３ｐの出力信号がローレベルとなる。このため、トランスファーゲート１３ｆ、１３ｇがオンし、その他のトランスファーゲート１３ｅ、１３ｈはオフする。したがって、トランスファーゲート１３ｆ、１３ｇにより発生回路１２から出力される９０°と１８０°の位相信号が選択される。このようにして選択された１３５°、９０°及び１８０°の位相信号が正弦波生成回路１４に供給される。

図３（ａ）は、発振回路１２を構成する差動インバータ回路１２ａ〜１２ｄの一例を示している。各差動インバータ回路は同一構成であるため、差動インバータ回路１２ａについて説明する。

この差動インバータ回路１２ａは、ラッチドインバータ型であり、接地電位から電源電位までの大振幅動作が可能とされている。すなわち、この差動インバータ回路１２ａは、出力端ｏｕｔ、ｏｕｔｂ間にラッチ回路ＬＴが接続され、このラッチ回路ＬＴを構成するインバータ回路の例えばゲート幅をデジタル的に切り替えることにより、ラッチ回路ＬＴの正帰還量を可変制御できる構成とされている。したがって、ラッチ回路ＬＴのゲート幅を変えることにより、発振回路１２の発振周波数が変化可能とされている。

図３（ｂ）は、ラッチ回路ＬＴの一例を示している。このラッチ回路ＬＴは、例えば同一サイズの３対のインバータ回路ＩＶ０、ＩＶ０、ＩＶ１、ＩＶ１、ＩＶ２、ＩＶ２と、これら３対のインバータ回路を選択する４対のスイッチ回路ＳＷ１、ＳＷ１、ＳＷ２、ＳＷ２、ＳＷ３、ＳＷ３、ＳＷ４、ＳＷ４により構成されている。これらスイッチ回路は、図３（ｃ）に示すように、例えばトランスファーゲートにより構成される。

このような構成において、全てのスイッチ回路をオフとした場合、このラッチ回路ＬＴは１対のインバータ回路ＩＶ０、ＩＶ０により構成され、１対のスイッチＳＷ１とＳＷ２をオンとした場合、このラッチ回路ＬＴは、１対のインバータ回路ＩＶ０、ＩＶ０と１対のインバータ回路ＩＶ１、ＩＶ１が並列接続された構成とされる。さらに、全てのスイッチ回路をオンとすると、このラッチ回路ＬＴは、１対のインバータ回路ＩＶ０、ＩＶ０と１対のインバータ回路ＩＶ１、ＩＶ１、及び１対のインバータ回路ＩＶ２、ＩＶ２が並列接続された構成とされる。このようにして、スイッチ回路を選択的に切り替えて並列接続されるインバータ回路の数を変化させることにより、ラッチ回路ＬＴのゲート幅を可変することができ、差動インバータ回路の正帰還量を変化させることができる。

図４は、正弦波生成回路１４の一例を示している。この正弦波生成回路１４は、位相選択ミキサ回路１３から供給される３つの位相信号を重み付けして加算することにより、階段波状の疑似アナログＲＦ信号を生成する。

図４において、位相選択ミキサ回路１３から出力される主位相信号としの信号ＡＳ２は、インバータ回路１４ｃ、１４ｈ、１４ｌを介してＰＭＯＳトランジスタ１４ｎのゲートに供給される。このＰＭＯＳトランジスタ１４ｎのソースは電源Ｖｄｄの供給ノードに接続されている。

位相選択ミキサ回路１３から出力される主位相信号ＡＳ２と４５°シフトされた位相信号ＡＳ１は、インバータ回路１４ａ、１４ｆを介してＮＡＮＤ回路１４ｋの一方入力端に供給され、位相選択ミキサ回路１３から出力される主位相信号ＡＳ２と４５°シフトされた位相信号ＡＳ３は、インバータ回路１４ｂ、１４ｇを介してＮＡＮＤ回路１４ｋの他方入力端に供給される。このＮＡＮＤ回路１４ｋの出力信号は、ＮＭＯＳトランジスタ１４ｑのゲートに供給される。このＮＭＯＳトランジスタ１４ｑのドレインはＰＭＯＳトランジスタ１４ｎのドレインに接続され、ソースは接地されている。

また、位相選択ミキサ回路１３から出力される主位相信号ＡＳ２と４５°シフトされた位相信号ＡＳ１は、インバータ回路１４ｄ、１４ｉを介してＮＯＲ回路１４ｍの一方入力端に供給され、位相選択ミキサ回路１３から出力される主位相信号ＡＳ２と４５°シフトされた位相信号ＡＳ３は、インバータ回路１４ｅ、１４ｊを介してＮＯＲ回路１４ｍの他方入力端に供給される。このＮＯＲ回路１４ｍの出力信号は、ＰＭＯＳトランジスタ１４ｏ、１４ｐのゲートに供給される。ＰＭＯＳトランジスタ１４ｏのソース、ＮＭＯＳトランジスタ１４ｐのドレインは電源Ｖｄｄの供給ノードに接続されている。ＮＭＯＳトランジスタ１４ｐのソースは、ＰＭＯＳトランジスタ１４ｎ、１４ｏのドレインに接続され、ＰＭＯＳトランジスタ１４ｏのドレインは出力端ｏｕｔに接続されている。この出力端ｏｕｔには、バッファＢＡを介して例えば５０Ωの負荷抵抗ＲＬが接続されている。

ＰＭＯＳトランジスタ１４ｎ、１４ｏ、ＮＭＯＳトランジスタ１４ｐ、１４ｑによる加算回路１４ｒは、ＮＡＮＤ回路１４ｋ、インバータ回路１４ｌ、ＮＯＲ回路１４ｍの出力信号に基づき正弦波を生成する。出力端ｏｕｔから出力される出力波形を正弦波に近似するため、階段波のステップは１：√２：１に設定されている。

すなわち、加算回路１４ｒは、ＮＡＮＤ回路１４ｋ、インバータ回路１４ｌ、ＮＯＲ回路１４ｍの出力信号に基づき、ＰＭＯＳトランジスタ１４ｎ、１４ｏ、ＮＭＯＳトランジスタ１４ｐ、１４ｑを選択的にオンさせることにより、負荷抵抗のインピーダンスを例えば０、１、１＋√２、２＋√２と変化させて信号を合成している。

尚、インバータ回路１４ａ〜１４ｅ、１４ｆ〜１４ｊ、ＮＡＮＤ回路１４ｋ、インバータ回路１４ｌ、ＮＯＲ回路１４ｍを構成するトランジスタのサイズは、位相選択ミキサ回路を構成するデジタル論理回路のトランジスタサイズを１とすると、２：４：６に設定され、電流駆動能力の向上が図られている。

また、加算回路１４ｒは、ＰＭＯＳトランジスタ１４ｎ、１４ｏ、ＮＭＯＳトランジスタ１４ｐ、１４ｑによる回路に限定されるものではなく、他の構成とすることも可能である。

図５（ａ）（ｂ）は、図４の動作を示すものである。

位相選択ミキサ回路１３の出力信号ＡＳ１、ＡＳ２、ＡＳ３に応じて、ＮＡＮＤ回路１４ｋ、インバータ回路１４ｌ、ＮＯＲ回路１４ｍから、例えば図５（ａ）に示すように、信号Ｓ１、Ｓ２、Ｓ３が出力される。これら信号Ｓ１、Ｓ２、Ｓ３により、ＰＭＯＳトランジスタ１４ｎ、１４ｏ、ＮＭＯＳトランジスタ１４ｐ、１４ｑが制御され、出力端ｏｕｔから図５（ｂ）に示すような階段状の正弦波信号が生成される。

図６は、第１の実施形態に係る位相変調回路の有効性を確認するため、０．１８μｍのＣＭＯＳ技術により集積回路チップを試作し、評価した結果を示している。電源電圧Ｖｄｄとして１．８Ｖを供給している。図６に示す変調信号の出力波形の観測結果において、発振回路１２としてのＤＣＯの発信周波数は、例えば１．１４ＧＨｚであり、４００Ｍｂ／ｓのＰＲＢＳ（Pseudo-Random Bit Stream）９段のランダムのシリアルデータをシンボル生成回路１１に入力している。位相選択ミキサ回路１３に供給されるシンボルデータに対応する信号の速度は、例えば２００Ｍｓｙｍｂｏｌ／ｓである。図６に丸印で示す位置において、シンボルデータによる位相信号の選択動作により１８０°の位相変化が生じていることが分かる。

尚、キャリア信号（ＤＣＯの発振周波数）はデータ信号速度の整数倍の値を用いる。これによりＱＰＳＫ変調において、スムースな位相変位を実現することができる。

上記第１の実施形態によれば、発振回路１２により、位相の異なる複数の信号を発生し、これらの信号をシンボル生成回路１１によりデジタルベースバンド信号から生成した位相選択信号を用いて位相選択ミキサ回路１３により主位相信号と、その前後４５°シフトした２つ位相信号を選択し、これら選択された位相信号を正弦波生成回路１４により重み付け加算して正弦波信号を生成している。このため、低電圧動作に不利な高速、高分解能ＤＡＣや、縦積み型アナログ周波数変換回路を用いることなく、位相変調回路を実現できる。したがって、動作電圧の低電圧化を図ることが可能であり、広帯域動作が可能な位相変調回路を構成できる。

また、１位相出力の矩形波の場合、高レベルの高調波成分が生成されるが、第１の実施形態の場合、３つの位相信号を合成して階段波を生成しているため、無線回路において問題となる２次、３次の高調波歪成分を抑制することができる。

さらに、第１の実施形態の位相変調回路は、従来のＬＣ回路が不要である。このため、チップ面積を削減でき、ＣＭＯＳ技術の微細化に伴い更なる小面積化、及び高速動作化を図ることが可能な位相変調回路を構成できる。したがって、低コスト化、及び消費電力の低減に有利である。

（第２の実施形態）
図７は、第２の実施形態に係る位相変調回路を示している。第２の実施形態は、リング型発振器へ同期信号を注入することにより、変調信号の位相を選択することを特徴としている。

図７において、ＤＣＯとしての差動リング発振器２１は、第１の実施形態と同様に、直列接続された４段の差動インバータ回路２１ａ、２２ｂ、２２ｃ、２２ｄにより構成されている。最終段の差動インバータ回路２１ｄの出力信号は、初段の差動インバータ回路２１ａの入力端に正帰還されている。この差動リング発振器２１の発振周波数は、第１の実施形態と同様に、差動インバータ回路を構成するラッチ回路のサイズを可変することにより変化される。

この差動リング発振器２１は、定常状態において、初段の作動インバータ回路２１ａの反転出力端（ノードＮ１）、非反転出力端（ノードＮ２）、差動インバータ回路２１ｃの反転出力端（ノードＮ３）、非反転出力端（ノードＮ４）からそれぞれ９０°ずつ位相差を有する信号が出力される。

シンボル生成回路１１は、第１の実施形態と同様に、デジタルベースバンド信号から４相ＱＰＳＫのシンボル“００”，“０１”，“１０”，“１１”に対応して、１つのハイレベル信号、３つのローレベル信号を含む位相選択信号を出力する。シンボル生成回路１１の出力信号は、それぞれパルス発生回路２２ａ、２２ｂ、２２ｃ、２２ｄに供給される。これらパルス発生回路２２ａ〜２２ｄは、シンボル生成回路１１からハイレベルの位相選択信号が供給されると、ワン・ショット・パルス信号を発生する。このワン・ショット・パルス信号は、位相選択信号よりデューティ比が小さい信号である。

各パルス発生回路２２ａ〜２２ｄの出力端はＮＭＯＳトランジスタ２３ａ、２３ｂ、２３ｃ、２３ｄのゲートに接続されている。これらＮＭＯＳトランジスタ２３ａ〜２３ｄのソースは接地され、ドレインは差動リング発振器２１のノードＮ１、Ｎ２、Ｎ３、Ｎ４にそれぞれ接続されている。

差動リング発振器２１のノードＮ１〜Ｎ８は、位相選択回路２４に接続されている。この位相選択回路２４は、シンボル生成回路１１から出力される位相選択信号に基づき、差動リング発振器２１の４つのノードＮ１、Ｎ２、Ｎ３、Ｎ４から１つの主信号と、その主信号の位相に対し前後４５°シフトした信号を、ノードＮ５、Ｎ６、Ｎ７、Ｎ８の出力信号から選択する。この位相選択回路２４により選択された３つの信号は、正弦波生成回路２５に供給される。この正弦波生成回路２５は、例えば第１の実施形態と同様の構成とされている。

上記構成において、シンボル生成回路１１によりデジタルベースバンド信号から生成された位相選択信号は、パルス発生回路２２ａ〜２２ｄに供給される。パルス発生回路２２ａ〜２２ｄのうち、ハイレベルの位相選択信号が供給されたパルス発生回路からワン・ショット・パルス信号が発生される。すなわち、パルス発生回路２２ａ〜２２ｄのうち、１つのパルス発生回路からワン・ショット・パルス信号が発生される。このワン・ショット・パルス信号は、対応するＮＭＯＳトランジスタ２３ａ〜２３ｄのゲートに供給され、ＮＭＯＳトランジスタが一瞬オンされる。これにより、差動リング発振器２１の対応するノードが接地される。この結果、差動リング発振器２１の各々のノードの位相が瞬間シフトする。

位相選択回路２４は、シンボル生成回路１１から出力される位相選択信号に基づき、差動リング発振器２１の８つのノードＮ１〜Ｎ８から位相が４５°シフトした３つのノードの出力信号を選択する。この位相選択回路２４により選択された３つの信号は、正弦波生成回路２５に供給され、疑似アナログＲＦ信号に変換される。

第２の実施形態において、差動リング発振器２１から出力される変調出力信号は、リング型発振器２１のどの段のノードから取り出しても基本的には問題ない。

図８は、第２の実施形態に係る位相変調回路の出力波形を示すものであり、リング型発振器２１の１つのノードにおける時間軸波形のシミュレーション解析結果の一例を示すものである。図８に丸印で示す時点において、パルス発生回路から出力されたワン・ショット・パルス信号により注入同期がかけられ、これにより位相が変化していることが分かる。

第２の実施形態によれば、シンボル生成回路１１から出力される位相選択信号に応じてパルス発生回路２２ａ〜２２ｄの１つからワン・ショット・パルス信号を発生させ、このワン・ショット・パルス信号により、ＮＭＯＳトランジスタ２３ａ〜２３ｄのうちの１つを一瞬オンさせることにより、差動リング発振器２１を同期させている。このため、高分解能なＤＡＣや縦積み型アナログ周波数変換回路を用いることなく位相変調機能を実現できる。

また、差動リング発振器１２に対して、同期信号を注入するために、シンボル生成回路１１、パルス発生回路２２ａ〜２２ｄ及びＮＭＯＳトランジスタ２３ａ〜２３ｄを設けた構成であり、大面積を要するＬＣ回路が不要である。したがって、チップ面積を削減でき、ＣＭＯＳ技術の微細化に伴い更なる小面積化、及び高速動作化を図ることが可能な位相変調回路を構成できる。

また、位相選択信号は高精度のクロック信号を使用しているベースバンド信号から生成しているため、その位相雑音は低いと考えられる。この低位相雑音の位相選択信号から生成したワン・ショット・パルス信号をＤＣＯとしての差動リング発振器２１へ注入することにより、差動リング発振器２１の位相雑音特性も改善できる。

なお、キャリア信号（ＶＣＯの発振周波数）はデータ信号速度の整数倍の値を用いることにより、注入同期が掛かりやすくなるとともにＱＰＳＫ変調方式におけるスムースな位相変位を実現できる。

その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

１１…シンボル生成回路、１２…多相ローカル信号発振回路、１３…位相選択ミキサ回路、１４…正弦波生成回路、２１…差動リング発振器、２２ａ〜２２ｄ…パルス発振回路、２３ａ〜２３ｄ…ＮＭＯＳトランジスタ、２４…位相選択回路、２５…正弦波生成回路。

Claims

デジタルベースバンド信号から位相変調の複数のシンボルのうち１つに対応する選択信号を生成するシンボル生成部と、
一定の角度位相した複数の信号を発生する差動リング発振器と、
前記シンボル生成部から出力される選択信号に基づき、前記差動リング発振器から出力される複数の信号から１つの信号を選択する複数の第１のスイッチ回路と、前記シンボル生成部から出力される選択信号に基づき、前記差動リング発振器から出力される複数の信号から前記第１のスイッチ回路により選択された信号から一定角度進んだ信号と遅れた信号を選択する複数の第２のスイッチ回路とを含む位相選択回路と、
前記第１のスイッチ回路によって選択された信号と、前記第２のスイッチ回路によって選択された一定角度進んだ信号と遅れた信号とを合成する合成回路と
を具備することを特徴とする位相変調回路。
デジタルベースバンド信号から位相変調の複数のシンボルのうち１つに対応する選択信号を生成するシンボル生成部と、
一定の角度位相した複数の信号を発生する差動リング発振器と、
前記差動リング発振器の前記複数の信号をそれぞれ取り出すノードに対応して設けられ、前記シンボル生成部から出力される選択信号に基づき、１つのパルス信号を発生する複数のパルス発生回路と、
前記差動リング発振器の前記複数のノードに対応して設けられ、前記複数のパルス発生回路のうちの１つから出力される前記パルス信号を前記ノードに注入する注入手段と、
前記差動リング発振器の前記複数のノードに接続され、前記シンボル生成部から供給される選択信号に基づき、前記複数のノードのうちの１つのノードから出力される信号、及びこの信号から一定角度進んだ信号と遅れた信号を選択する位相選択回路と、
前記位相選択回路から出力される前記信号、及びこの信号から一定角度進んだ信号と遅れた信号とを合成する合成回路と
を具備することを特徴とする位相変調回路。
前記差動リング発振器は、直列接続された複数の差動インバータ回路を含み、各差動インバータ回路は、ゲート幅が変化可能なラッチ回路を含むことを特徴とする請求項１又は２記載の位相変調回路。
前記ラッチ回路は、複数のラッチ回路と、これらラッチ回路を並列接続する複数のスイッチ回路を含むことを特徴とする請求項３記載の位相変調回路。
前記合成回路は、前記位相選択ミキサから出力される位相が４５°異なる３つの信号に基づき階段波を生成し、前記階段波のステップは１：√２：１に設定されていることを特徴とする請求項１又は２記載の位相変調回路。