JP4443973B2 - 移相器 - Google Patents

Description

この発明は、移相器、ローカル信号発生回路、および変復調器に関し、より特定的には、主として高周波通信において用いられる移相器、ローカル信号発生回路、および変復調器に関する。

近年、携帯電話の普及や無線ＬＡＮ（Local Area Network）の実用化などに伴い、高周波半導体デバイスが脚光を浴びている。高周波半導体デバイスは、これらの電子機器の高性能化、小型化および低コスト化を実現するのに不可欠なデバイスである。高周波半導体デバイスを実現する材料としては、これまで、高い電子移動度を有するＧａＡｓ（ガリウム砒素）等のＩＩＩ−Ｖ族化合物半導体が主に用いられてきた。

最近では、Ｓｉ（シリコン）を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）の微細化が急激に進み、微細ゲート長が０．２μｍ未満のＭＯＳＦＥＴを形成可能となっている。その結果、ＳｉのＣＭＯＳＦＥＴは、トランスコンダクタンスが著しく向上し、高周波特性が向上した。これにより、ＳｉのＣＭＯＳＦＥＴは、ギガヘルツ帯の高周波半導体デバイスにも適用可能な特性を持つようになってきている。

ＳｉのＣＭＯＳプロセス技術により高周波半導体デバイスを作製可能となれば、高周波半導体デバイス作製の著しい低コスト化が実現できる。それとともに、元来ＳｉのＣＭＯＳプロセス技術により作製されているベースバンド部等のロジック回路部と高周波半導体デバイスとの１チップ化も期待できる。この１チップ化が実現すれば、高周波デバイスのシステム・オン・チップ化による低コスト化および低実装面積化が可能となる。

このような状況のもと、ＣＭＯＳプロセスを用いて各種用途における高周波フロントエンド回路を低コスト・高集積化で１チップ集積回路化すべく、送受信装置のアーキテクチャについて検討されている。ここでは、受信アーキテクチャを例に説明する。

従来、受信アーキテクチャとして主流であったスーパーヘテロダイン方式は、高周波信号の周波数ＲＦを中間周波数ＩＦにいったん変換し、中間周波数で動作するＩＦ（Intermediate Frequency）回路を介してベースバンド信号を生成する方式である。中間周波数への変換は、周波数変換回路であるミクサ回路によって行なわれる。

スーパーヘテロダイン方式では、ミクサ回路に供給する局部発信信号(ローカル信号）の周波数をＬＦとすると、ＲＦ±ＬＦ＝ＩＦとなる。すなわち、同一の中間周波数に変換される高周波信号が２つ存在することになり、所望波と不要波とが併存する。このうち不要波はイメージ信号と呼ばれ、このイメージ信号の抑圧が最大の課題となっている。

スーパーヘテロダイン方式では、イメージ信号の抑圧のため、ＩＦ回路部において、高いＱ値を有する高性能ＩＦフィルタが必要となる。ＩＦフィルタは、ＣＭＯＳプロセスによって作製することが一般に極めて困難である。そのため、ＩＦフィルタ部を外部部品とし、その他の回路をＣＭＯＳプロセスにより集積回路化したチップとともに、プリント基板等に実装していた。こうして形成されたモジュールは、実装面積が増大するため、コスト増大を招いていた。

ＣＭＯＳプロセスによる高集積の１チップ集積回路化を効果的に実現するためには、このような外部部品を可能な限り削減していくことが必須である。これにより、１チップ集積回路化による低コスト化の効果を最大限に享受することができる。このような観点から現在注目されているのが、ダイレクトコンバージョン方式である。

ダイレクトコンバージョン方式は、ローカル信号を高周波信号と同一の周波数とし、中間周波数をゼロにして、高周波信号を直接ベースバンド信号に変換する方式である。ダイレクトコンバージョン方式では、上述のスーパーヘテロダイン方式において必要だったＩＦフィルタが不要となる。このため、高周波フロントエンド回路のＣＭＯＳプロセスによる高集積の１チップ集積回路化に有利である。

しかしながら、ダイレクトコンバージョン方式では、ＤＣ（Direct Current）オフセットおよび２次の非線形性の２つの問題点を克服しなければならない。

ダイレクトコンバージョン方式では、高周波信号とローカル信号とが同一である。そのため、ローカル信号が高周波信号の経路に漏れると、この漏洩信号とローカル信号との自己混合によって大きなＤＣオフセットが発生する。このＤＣオフセットが読み出すべき所望のベースバンド信号に重畳すると、受信感度が著しく低下するとともに、漏洩したローカル信号のレベルが外界の影響で変動する。これにより、ＤＣオフセットも変動することとなり、ＤＣオフセットの影響を完全に除去するのが非常に困難となる。

また、２次の非線形性の問題では、ミクサ回路部等でいったん２次の非線形性がベースバンド信号に重畳されると、ベースバンド信号と所望波との区別がつかなくなる。そのため、ベースバンド信号から２次の非線形性を取り除くことができなくなる。

このように、ダイレクトコンバージョン方式は、高周波フロントエンド回路のＣＭＯＳプロセスによる高集積の１チップ集積回路化には有利であるが、ＤＣオフセットおよび２次の非線形性という２つの問題を解決しなければならない。これらの問題をミクサ回路部の工夫によって解決する解決策の１つとして、ハーモニックミクサが提案されている。

点対称な非線形特性を有する素子を用いて高周波信号の１／２の周波数のローカル信号を入力することにより、ダイレクトコンバージョン方式でのミクサ動作が実現される。当該ミクサ動作では、ローカル信号が漏れて高周波信号の経路から入力されても、ローカル信号と高周波信号とは周波数が異なるため、ローカル信号の成分がベースバンド信号に変換されることはない。そのため、原理的にはローカル信号の自己混合が起こらず、ダイレクトコンバージョン方式におけるＤＣオフセットの問題を解消することができる。

さらに、用いる非線形素子が奇対称特性を有するため、偶数次の歪みも原理的には発生しない。そのため、ダイレクトコンバージョン方式における２次の非線形性の問題も解決することができる。

ハーモニックミクサとしては、逆並列接続したダイオード対（ＡＰＤＰ：Anti-Parallel Diode Pair）およびバイポーラトランジスタ差動対を用いたもの（バイポーラトランジスタはＭＯＳＦＥＴに置き換え可能）などが提案されている。また、同様の効果が得られる２逓倍器を用いた方法も提案されている。

ダイレクトコンバージョン方式では、直交復調構成が必要となる。そのため、ベースバンド信号処理において互いに位相が９０度ずれた信号を発生させる必要がある。互いに位相が９０度ずれた信号をハーモニックミクサの出力として発生するには、ローカル信号処理において互いに位相が４５度ずれた信号を発生させる必要がある。

だが、互いに位相が４５度ずれた信号を発生させる４５度移相器を集積回路上に形成するのは難しい。これまでは、中心周波数が異なる全域通過フィルタをＣＲブリッジ回路にて形成する手法およびその拡張型などが提案されている。また、１／４波長の伝送線路を用いる方法や、９０度移相器として使われるＲＬＣ回路の受動素子のパラメータを変更して４５度に対応させる方法も考えられる。また、たとえば特許文献１および非特許文献１には、抵抗およびキャパシタ等を用いて移相を行なう手法が開示されている。
特開平１０−２００３７６号公報 山路 隆文（Takafumi Yamaji）、外２名，「ＩＭ２キャンセラを備えたＩ／Ｑアクティブバランスハーモニックミクサ、および４５度移相器（An I/Q Active Balanced Harmonic Mixer with IM2 Cancelers and a 45°Phase Shifter）」，IEEE Journal of Solid-state Circuits，１９９８年１２月，第３３巻，第１２号，ｐｐ２２４０−２２４６

しかし、これらの抵抗、キャパシタ、インダクタおよび伝送線路のようなパッシブ部品を移相器に用いると、次のような問題がある。キャパシタおよびインダクタは、集積回路において多数使用すると占有面積が増大し、コストの増加や製造ばらつき等の問題が発生する。また、伝送回路にて１／４波長の長さを実現する場合、数ギガヘルツの周波数帯での移相ではサイズが大きくなり、集積化が困難となる。

それゆえに、この発明の目的は、回路面積の削減が可能な移相器、ローカル信号発生回路、および変復調器を提供することである。

この発明による移相器は、電源ノードと第１のノードとの間に接続される第１の抵抗素子と、第１のノードと接地ノードとの間に並列接続される第１および第２のトランジスタとを含む４５度移相器と、電源ノードと第２のノードとの間に接続される第２の抵抗素子と、第２のノードと接地ノードとの間に接続される第３のトランジスタとを含むソース接地増幅回路とを含み、第１および第２のトランジスタの各ゲートに対して位相が互いに逆相でない第１および第２の入力電圧がそれぞれ印加され、第３のトランジスタのゲートに対して第１の入力電圧が印加され、第１のノードから第１の出力電圧が取り出され、第２のノードから第２の出力電圧が取り出される。電源ノードと第３のノードとの間に接続される第３の抵抗素子と、第３のノードと接地ノードとの間に接続される第４のトランジスタとを含む第２のソース接地増幅回路をさらに含み、第４のトランジスタのゲートに対して第２の入力電圧が印加され、第３のノードから第３の出力電圧が取り出される。

この発明によれば、回路面積の削減が可能となる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態１］
図１は、この発明の実施の形態１による４５度移相器１０の回路構成を示した回路図である。

図１を参照して、実施の形態１の４５度移相器１０は、負荷抵抗Ｒ１と、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２とを含む。Ｎ型ＭＯＳトランジスタＭ１，Ｍ２の代わりに、Ｐ型ＭＯＳトランジスタを用いてもよい。なお、以下では、特に断りなくＭＯＳトランジスタと記す場合、Ｎ型ＭＯＳトランジスタであるものとする。ＭＯＳトランジスタとしては、たとえばＭＯＳＦＥＴを想定している。ＭＯＳトランジスタは、他の種類のトランジスタであってもよい。

負荷抵抗Ｒ１は、電源ノードＶＤＤとノードＮ１０との間に接続される。ＭＯＳトランジスタＭ１，Ｍ２は、ノードＮ１０と接地ノードＧＮＤとの間に並列接続され、ゲートにそれぞれ入力電圧Ｖ1，Ｖ２を受ける。ノードＮ１０からは、出力電圧ＶＯＵＴが取り出される。

通常、このような回路構成の場合、周波数ダブラが実現されることが多い。周波数ダブラの場合、入力電圧Ｖ１，Ｖ２は、同周波数で位相は互いに逆相（位相が互いに１８０度異なる状態）である。また、入力電圧Ｖ１，Ｖ２の基本波成分は、互いに大きさが等しく流れる向きが逆の電流として相殺される。その結果、出力電圧ＶＯＵＴは、ＭＯＳトランジスタの非線形性により発生する２次高調波成分が大半を占める。

これに対し、実施の形態１の４５度移相器１０では、入力電圧Ｖ１，Ｖ２の位相が互いに逆相ではないのが特徴である。このとき、入力電圧Ｖ１，Ｖ２の２次高調波成分は減少し、基本波成分が中心となる。この基本波成分に移相を行なう能力がある。このことを式を用いて詳細に説明する。

入力電圧Ｖ１を直流バイアスＶＢと交流成分ｖ１とに分けて、Ｖ１＝ＶＢ＋ｖ１と表わす。同じく、入力電圧Ｖ２を直流バイアスＶＢと交流成分ｖ２とに分けて、Ｖ２＝ＶＢ＋ｖ２と表わす。また、入力電圧Ｖ１，Ｖ２の周波数は、同一の周波数ｆであるとする。

ＭＯＳＦＥＴのゲート・ソース間電圧をＶｇｓ、ピンチオフ電圧をＶｐとすると、ドレイン・ソース電流Ｉｄｓは、Ｉｄｓ＝−ｋ（Ｖｇｓ−Ｖｐ）^２／２と表わされる。このように、ＭＯＳＦＥＴのドレイン・ソース電流は、ゲートの入力電圧に応じた振幅および位相成分を含む。

ＭＯＳトランジスタＭ１，Ｍ２は並列接続されているため、負荷抵抗Ｒ１を流れる電流Ｉｄの値は、２つのＭＯＳトランジスタＭ１，Ｍ２にそれぞれ流れる電流Ｉｄ１，Ｉｄ２の単純な加算となる。出力電圧ＶＯＵＴは、電源電圧ＶＤＤから負荷抵抗Ｒ１での電圧降下を減算したものであり、次のように書ける。

ＶＯＵＴ＝ＶＤＤ−Ｒ・Ｉｄ
＝ＶＤＤ−Ｒ（Ｉｄ１＋Ｉｄ２）
＝ＶＤＤ−ｋＲ（ＶＢ−Ｖｐ）^２−ｋＲ（ＶＢ−Ｖｐ）（ｖ１＋ｖ２）
−ｋＲ（ＶＢ−Ｖｐ）（ｖ１^２＋ｖ２^２）／２ （１）
式（１）において、出力電圧ＶＯＵＴの第１項および第２項は直流成分である。また、第４項は高調波成分である。第３項は高周波成分ｖ１とｖ２との加算を含んでいる。そのため、この発明の実施の形態のように、入力電圧Ｖ１，Ｖ２の位相が互いに逆相でないときには、この項が位相変換を行なう。なお、入力電圧Ｖ１，Ｖ２の２倍波を得るには、交流成分ｖ１，ｖ２の位相を互いに逆相として第３項を打ち消し、第４項で位相変換を行なうようにすればよい。このとき、第４項は最大値を示す。

図２は、入力電圧Ｖ１，Ｖ２のゲート入力によって生成される電流Ｉｄ１，Ｉｄ２、および負荷抵抗Ｒ１を流れる電流Ｉｄの各１周期の波形を示した波形図である。ただし、各電流の直流成分は無視している。

図２を参照して、電流Ｉｄ１（破線）は、たとえばＩｄ１＝Ａｓｉｎ（ωｔ）と表わされる。ここで、振幅Ａは最大電流振幅であり、角速度ω＝２πｆである。このとき、電流Ｉｄ２（一点鎖線）は、たとえばＩｄ１＝Ａｓｉｎ（ωｔ＋π／２）と表わされる。電流Ｉｄ（実線）は、電流Ｉｄ１とＩｄ２との和であり、三角関数の公式により、以下のように表わされる。

Ｉｄ＝Ｉｄ１＋Ｉｄ２
＝２Ａｓｉｎ（ωｔ＋π／４）ｃｏｓ（π／４） （２）
式（２）に示すように、電流Ｉｄは、電流Ｉｄ１，Ｉｄ２と同じ角速度ωで、位相のずれがπ／４となっている（図２参照）。このように、入力電圧Ｖ１，Ｖ２のゲート入力によって生成される電流Ｉｄ１，Ｉｄ２の位相をたとえば互いに９０度ずらすことによって、角速度が同じで位相のπ／４ずれた電流Ｉｄを得ることができる。これにより、入力電圧Ｖ１，Ｖ２に対してπ／４移相された出力電圧ＶＯＵＴを得ることができる。

なお、電流Ｉｄ１は、より一般的には、Ｉｄ１＝Ａｓｉｎ（ωｔ＋α）と表わされる。同様に、電流Ｉｄ２は、Ｉｄ１＝Ａｓｉｎ（ωｔ＋β）と表わされる。このとき、電流Ｉｄは、三角関数の公式により、以下のように表わされる。

Ｉｄ＝Ｉｄ１＋Ｉｄ２
＝２Ａｓｉｎ（ωｔ＋（α＋β）／２）ｃｏｓ（（α−β）／２） （３）
式（３）に示すように、電流Ｉｄは、電流Ｉｄ１，Ｉｄ２と同じ角速度ωで、位相のずれは一般に（α＋β）／２となる。ここで、（α＋β）／２は、電流Ｉｄ１，Ｉｄ２の位相の平均値である。なお、電流Ｉｄの２倍波を得るには、電流Ｉｄ１，Ｉｄ２の位相を互いに逆相とすればよい。このとき、ｃｏｓ（（α−β）／２）の成分はゼロとなる。

ただし、図１に示した４５度移相器１０はいわゆる「縦積み構造」であるため、電流と電圧との間に１８０度の位相差が存在する。たとえば、電流Ｉｄにおける４５度の位相ずれは、縦積み構造における負荷抵抗Ｒ１での電流電圧変換による１８０度移相の結果、出力電圧ＶＯＵＴでは２２５度の位相ずれとなる。

図３は、π／４移相された出力電圧ＶＯＵＴを得るための入力電圧Ｖ１，Ｖ２の組合せ例を表にして示した図である。

図３に示すように、入力電圧Ｖ１，Ｖ２の入力位相の組合せが（１８０度，２７０度）であった場合、出力電圧ＶＯＵＴの出力位相は４５度となり、π／４移相が実現される。入力電圧Ｖ１，Ｖ２の入力位相の組合せが（０度，２７０度）であった場合、出力電圧ＶＯＵＴの出力位相は１３５度となり、π／４移相が実現される。入力電圧Ｖ１，Ｖ２の入力位相の組合せが（０度，９０度）であった場合、出力電圧ＶＯＵＴの出力位相は２２５度となり、π／４移相が実現される。入力電圧Ｖ１，Ｖ２の入力位相の組合せが（９０度，１８０度）であった場合、出力電圧ＶＯＵＴの出力位相は３１５度となり、π／４移相が実現される。

図４は、この発明の実施の形態１による４５度移相器１０の変形例である４５度移相器１１の回路構成を示した回路図である。

図４を参照して、実施の形態１の４５度移相器１１は、図１の４５度位相器１０に抵抗Ｒ１１，Ｒ１２およびＤＣカットキャパシタＣ１，Ｃ２を付加した構成となっている。

抵抗Ｒ１１は、一方端がＭＯＳトランジスタＭ１のゲートに接続され、他方端から直流バイアスＶＢが印加される。抵抗Ｒ１２は、一方端がＭＯＳトランジスタＭ２のゲートに接続され、他方端から直流バイアスＶＢが印加される。ＤＣカットキャパシタＣ１は、一方端がＭＯＳトランジスタＭ１のゲートに接続され、他方端から交流成分ｖ１が印加される。ＤＣカットキャパシタＣ２は、一方端がＭＯＳトランジスタＭ２のゲートに接続され、他方端から交流成分ｖ２が印加される。

上記のように、４５度移相器１１では、入力電圧Ｖ１，Ｖ２を直流バイアスＶＢと交流成分ｖ１，ｖ２とに分けて入力している。実際の回路では、このような回路構成とする場合が多い。

図５は、この発明の実施の形態１による４５度移相器１０の他の変形例である４５度移相器１２の回路構成を示した回路図である。

図５を参照して、実施の形態１の４５度移相器１２は、図１の４５度位相器１０における負荷抵抗Ｒ１が一般的なインピーダンス素子Ｚ１に置き換えられている。インピーダンス素子Ｚ１としては、たとえばインダクタやＰ型ＭＯＳＦＥＴなど、電流変換を電圧変化に変換できる素子であればよい。

以上のように、実施の形態１によれば、ＭＯＳトランジスタＭ１，Ｍ２のゲートに印加される入力電圧Ｖ１，Ｖ２の位相を互いに逆相ではないようにすることによって、移相器の回路面積を削減することができる。回路面積を削減することによって、移相器の製造における製造ばらつきの抑制および低コスト化が可能となる。

［実施の形態２］
図６は、この発明の実施の形態２による差動４５度移相器２０の回路構成を示した回路図である。

図６を参照して、実施の形態２の差動４５度移相器２０は、４５度移相器１０Ａ，１０Ｂと、ＭＯＳトランジスタＭ２０とを備える。

４５度移相器１０Ａは、実施の形態１の４５度移相器１０と同等の回路構成であって、負荷抵抗Ｒ１と、ＭＯＳトランジスタＭ１，Ｍ２とを含む。負荷抵抗Ｒ１は、電源ノードＶＤＤとノードＮ２１との間に接続される。ＭＯＳトランジスタＭ１，Ｍ２は、ノードＮ２１とノードＮ２０との間に並列接続され、ゲートにそれぞれ入力電圧Ｖ１，Ｖ２を受ける。ノードＮ２１からは、出力電圧ＶＯＵＴ１が取り出される。

４５度移相器１０Ｂは、実施の形態１の４５度移相器１０と同等の回路構成であって、負荷抵抗Ｒ２と、ＭＯＳトランジスタＭ３，Ｍ４とを含む。負荷抵抗Ｒ１は、電源ノードＶＤＤとノードＮ２２との間に接続される。ＭＯＳトランジスタＭ３，Ｍ４は、ノードＮ２２とノードＮ２０との間に並列接続され、ゲートにそれぞれ入力電圧Ｖ３，Ｖ４を受ける。ノードＮ２２からは、出力電圧ＶＯＵＴ２が取り出される。

ＭＯＳトランジスタＭ２０は、ノードＮ２０と接地ノードＧＮＤとの間に接続され、ゲートに制御電圧ＶＣＭを受ける。

入力電圧Ｖ１〜Ｖ４は、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差が１８０度となるように選択される。たとえば、入力電圧Ｖ１，Ｖ２の入力移相の組合せが（１８０度，２７０度）で、入力電圧Ｖ３，Ｖ４の入力移相の組合せが（０度，９０度）の場合を考える。このとき、図３を参照して、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の出力位相は、それぞれ４５度，２２５度となり、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差は１８０度となる。

このように、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差が１８０度となるように入力電圧Ｖ１〜Ｖ４を選択することによって、差動４５度移相器を実現できる。差動４５度移相器は、偶数次の高調波を抑制することができる。

以上のように、実施の形態２によれば、実施の形態１の４５度移相器を２つ組み合わせて差動４５度移相器を構成することによって、回路面積を削減できるとともに、偶数次の高調波を抑制することができる。

［実施の形態３］
図７は、この発明の実施の形態３による０−４５度移相器３０の回路構成を示した回路図である。

図７を参照して、実施の形態３の０−４５度移相器３０は、４５度移相器１０と、ソース接地増幅回路１５とを備える。

４５度移相器１０は、実施の形態１の４５度移相器１０と同じなのでここでは説明を繰り返さない。ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。

ソース接地増幅回路１５は、抵抗Ｒ５と、ＭＯＳトランジスタＭ５とを含む。抵抗Ｒ５は、電源ノードＶＤＤとノードＮ１５との間に接続される。ＭＯＳトランジスタＭ５は、ノードＮ１５と接地ノードＧＮＤとの間に接続され、ゲートに入力電圧Ｖ１を受ける。ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。

入力電圧Ｖ１，Ｖ２の入力位相は、一例として、入力電圧Ｖ１の入力位相が１８０度、入力電圧Ｖ２の入力位相が２７０度となるように選択する。このとき、図３を参照して、出力電圧ＶＯＵＴ１の出力位相は４５度となる。また、出力電圧ＶＯＵＴ２の出力位相は、ソース接地増幅回路１５により入力電圧Ｖ１の入力位相が反転されて０度となる。これにより、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差は４５度となる。

このように、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差が４５度となるように入力電圧Ｖ１，Ｖ２を選択することによって、０−４５度移相器を実現できる。ただし、４５度移相器１０とソース接地増幅回路１５との間の増幅能力の違いに注意が必要である。これは、４５度移相器１０とソース接地増幅回路１５とのドレイン電流を比較することで分かる。

４５度移相器１０のＭＯＳトランジスタＭ１，Ｍ２とソース接地増幅回路１５のＭＯＳトランジスタＭ５とのサイズ(ゲート幅とゲート長との比）が等しい場合、４５度移相器１０の増幅能力の方がソース接地増幅回路１５の増幅能力よりも√２倍大きい。これにより、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の振幅が変わってくる。この場合、４５度移相器１０のＭＯＳトランジスタＭ１，Ｍ２とソース接地増幅回路１５のＭＯＳトランジスタＭ５とのサイズを１：√２に変更する等の対策を施すことにより、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の振幅を等しくできる。

以上のように、実施の形態３によれば、ソース接地増幅回路と実施の形態１の４５度移相器とを組み合わせて０−４５度移相器を構成することによって、回路面積を削減することができる。

［実施の形態４］
図８は、この発明の実施の形態４による０−４５度移相器４０の回路構成を示した回路図である。

図８を参照して、実施の形態４の０−４５度移相器４０は、４５度移相器１０と、ソース接地増幅回路１５Ａ，１５Ｂとを備える。

４５度移相器１０は、実施の形態１の４５度移相器１０と同じなのでここでは説明を繰り返さない。ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。

ソース接地増幅回路１５Ａは、実施の形態３のソース接地増幅回路１５と同じなのでここでは説明を繰り返さない。ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。

ソース接地増幅回路１５Ｂは、実施の形態３のソース接地増幅回路１５と同等の回路構成であって、抵抗Ｒ６と、ＭＯＳトランジスタＭ６とを含む。抵抗Ｒ６は、電源ノードＶＤＤとノードＮ１６との間に接続される。ＭＯＳトランジスタＭ６は、ノードＮ１６と接地ノードＧＮＤとの間に接続され、ゲートに入力電圧Ｖ２を受ける。ノードＮ１６からは、出力電圧ＶＯＵＴ３が取り出される。

実施の形態３の０−４５度移相器３０では、入力電圧Ｖ１が４５度移相器１０のＭＯＳトランジスタＭ１およびソース接地増幅回路１５のＭＯＳトランジスタＭ５に印加されているのに対し、入力電圧Ｖ２は４５度移相器１０のＭＯＳトランジスタＭ２に印加されているのみであった。このため、入力電圧Ｖ１に対する入力インピーダンスと入力電圧Ｖ２に対する入力インピーダンスとの間に不均衡が生じていた。

これに対し、実施の形態４の０−４５度移相器４０では、実施の形態３の０−４５度移相器３０の回路構成に対して、ゲートに入力電圧Ｖ２を受けるＭＯＳトランジスタＭ６を有するソース接地増幅回路１５Ｂを付加している。これにより、入力電圧Ｖ１に対する入力インピーダンスと入力電圧Ｖ２に対する入力インピーダンスとが等しくなる。入力インピーダンスを等しくすることによって、入力インピーダンスの不均衡から生じる入力電圧Ｖ１，Ｖ２間の位相変化を防ぐことができる。

以上のように、実施の形態４によれば、実施の形態３の０−４５度移相器３０の回路構成にソース接地増幅回路１５Ｂを付加することによって、入力インピーダンスの不均衡から生じる入力電圧Ｖ１，Ｖ２間の位相変化を防ぐことができる。

［実施の形態５］
図９は、この発明の実施の形態５による０−４５度移相器５０の回路構成を示した回路図である。

図９を参照して、実施の形態５の０−４５度移相器５０は、４５度移相器１０と、ソース接地増幅回路１５と、ＭＯＳトランジスタＭ８とを備える。

４５度移相器１０は、実施の形態１の４５度移相器１０と同じなのでここでは説明を繰り返さない。ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。ソース接地増幅回路１５は、実施の形態３のソース接地増幅回路１５と同じなのでここでは説明を繰り返さない。ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。ＭＯＳトランジスタＭ８は、ソースおよびドレインが接地ノードＧＮＤに接続され、ゲートに入力電圧Ｖ２を受ける。

実施の形態４の０−４５度移相器４０では、実施の形態３に比べて入力電圧Ｖ１，Ｖ２間の入力インピーダンスの不均衡は改善しているものの、ソース接地増幅回路１５Ｂが付加された分だけ電流消費量が増えていた。

これに対し、実施の形態５の０−４５度移相器５０では、ソース接地増幅回路１５Ｂの代わりに、ソース接地増幅回路１５ＢのＭＯＳトランジスタＭ６と同じ容量（サイズ）のＭＯＳトランジスタＭ８を付加している。これにより、入力電圧Ｖ１に対する入力インピーダンスと入力電圧Ｖ２に対する入力インピーダンスとを等しくできるとともに、消費電力を減らすことができる。

以上のように、実施の形態５によれば、実施の形態４のソース接地増幅回路１５Ｂの代わりにＭＯＳトランジスタＭ８を付加することによって、入力インピーダンスの不均衡から生じる入力電圧Ｖ１，Ｖ２間の位相変化を防ぐことができるとともに、消費電力を減らすことができる。

［実施の形態６］
図１０は、この発明の実施の形態６による０−４５度移相器６０の回路構成を示した回路図である。

図１０を参照して、実施の形態６の０−４５度移相器６０は、４５度移相器１０と、ソース接地増幅回路１５と、バッファアンプ６１〜６３とを備える。

４５度移相器１０は、実施の形態１の４５度移相器１０と同じなのでここでは説明を繰り返さない。ただし、ＭＯＳトランジスタＭ１のゲートにはバッファアンプ６１が接続され、バッファアンプ６１を介して入力電圧Ｖ１が印加される。同様に、ＭＯＳトランジスタＭ２のゲートにはバッファアンプ６２が接続され、バッファアンプ６２を介して入力電圧Ｖ２が印加される。また、ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。

ソース接地増幅回路１５は、実施の形態３のソース接地増幅回路１５と同じなのでここでは説明を繰り返さない。ただし、ＭＯＳトランジスタＭ５のゲートにはバッファアンプ６３が接続され、バッファアンプ６３を介して入力電圧Ｖ１が印加される。また、ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。

実施の形態３の０−４５度移相器３０では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の振幅を等しくするために、４５度移相器１０のＭＯＳトランジスタＭ１，Ｍ２とソース接地増幅回路１５のＭＯＳトランジスタＭ５とのサイズを１：√２に変更する等の対策を施す必要がある。この場合、ＭＯＳトランジスタＭ１，Ｍ２とＭＯＳトランジスタＭ５との入力インピーダンスが不均衡となり、入力電圧Ｖ１，Ｖ２間に位相変化が生じる。

これに対し、実施の形態６の０−４５度移相器６０では、ＭＯＳトランジスタＭ１のゲートに対し、バッファアンプ６１を介して入力電圧Ｖ１を印加している。また、ＭＯＳトランジスタＭ５のゲートに対し、バッファアンプ６３を介して入力電圧Ｖ１を印加している。これらにより、ＭＯＳトランジスタＭ１のゲートとＭＯＳトランジスタＭ５のゲートとが電気的に分離される。その結果、入力電圧Ｖ１，Ｖ２は入力インピーダンスの不均衡による影響を受けず、入力電圧Ｖ１，Ｖ２間の位相変化を防ぐことができる。

以上のように、実施の形態６によれば、ＭＯＳトランジスタのゲートに対しバッファアンプを介して入力電圧Ｖ１，Ｖ２を印加することによって、入力インピーダンスの不均衡による入力電圧Ｖ１，Ｖ２間の位相変化を防ぐことができる。

［実施の形態７］
図１１は、この発明の実施の形態７による０−４５度移相器７０の回路構成を示した回路図である。

図１１を参照して、実施の形態７の０−４５度移相器７０は、４５度移相器１０と、ソース接地増幅回路１５と、電流源７１，７２と、ＭＯＳトランジスタＭ７１〜Ｍ７４とを備える。

４５度移相器１０は、実施の形態１の４５度移相器１０と同等の回路構成であって、負荷抵抗Ｒ１と、ＭＯＳトランジスタＭ１，Ｍ２とを含む。負荷抵抗Ｒ１は、電源ノードＶＤＤとノードＮ１０との間に接続される。ＭＯＳトランジスタＭ１，Ｍ２は、ノードＮ１０とノードＮ１１との間に並列接続され、ゲートにそれぞれ入力電圧Ｖ１，Ｖ２を受ける。ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。

ＭＯＳトランジスタＭ７１は、ノードＮ１１と接地ノードＧＮＤとの間に接続される。ＭＯＳトランジスタＭ７３は、ゲートおよびドレインがＭＯＳトランジスタＭ７１のゲートに接続され、ソースが接地ノードＧＮＤに接続される。電流源７１は、ＭＯＳトランジスタＭ７３のゲートおよびドレインに接続され、電流Ｉｒｅｆ１を出力する。ＭＯＳトランジスタＭ７１，Ｍ７３および電流源７１はカレントミラー回路を構成し、負荷抵抗Ｒ１には電流Ｉｒｅｆ１が流れる。

ソース接地増幅回路１５は、実施の形態３のソース接地増幅回路１５と同等の回路構成であって、抵抗Ｒ５と、ＭＯＳトランジスタＭ５とを含む。抵抗Ｒ５は、電源ノードＶＤＤとノードＮ１５との間に接続される。ＭＯＳトランジスタＭ５は、ノードＮ１５とノードＮ１２との間に接続され、ゲートに入力電圧Ｖ１を受ける。ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。

ＭＯＳトランジスタＭ７２は、ノードＮ１２と接地ノードＧＮＤとの間に接続される。ＭＯＳトランジスタＭ７４は、ゲートおよびドレインがＭＯＳトランジスタＭ７２のゲートに接続され、ソースが接地ノードＧＮＤに接続される。電流源７２は、ＭＯＳトランジスタＭ７４のゲートおよびドレインに接続され、電流Ｉｒｅｆ２を出力する。ＭＯＳトランジスタＭ７２，Ｍ７４および電流源７２は、カレントミラー回路を構成し、抵抗Ｒ５には電流Ｉｒｅｆ２が流れる。

実施の形態３の０−４５度移相器３０では、製造時のばらつきや寄生容量などによる移相量の変動が考えられるため、移相量を調整できる仕組みが必要である。実施の形態３の０−４５度移相器３０においても、入力電圧Ｖ１，Ｖ２にかかる直流バイアスＶＢを調整することによって移相量を制御することは可能である。しかし、その場合、０−４５度移相器３０の抵抗Ｒ１，Ｒ５を流れる電流量が変化する。

これに対し、実施の形態７の０−４５度移相器７０では、４５度移相器１０およびソース接地増幅回路１５に対して、それぞれカレントミラー回路を付加している。そのため、０−４５度移相器３０の抵抗Ｒ１，Ｒ５を流れる電流は、電流源７１，７２によって、それぞれ電流Ｉｒｅｆ１，Ｉｒｅｆ２に制御可能である。これにより、０−４５度移相器３０の抵抗Ｒ１，Ｒ５を流れる電流量が直流バイアスＶＢによって変化するのを抑制することができる。

また、実施の形態７の０−４５度移相器７０では、４５度移相器１０およびソース接地増幅回路１５に対するカレントミラー回路を互いに分離して配置している。そのため、０−４５度移相器３０の抵抗Ｒ１，Ｒ５に流れる電流Ｉｒｅｆ１，Ｉｒｅｆ２をそれぞれ独立して制御することができる。これにより、電流Ｉｒｅｆ１，Ｉｒｅｆ２の電流量を調整することで０−４５度移相器７０の移相量を制御することが可能である。

以上のように、実施の形態７によれば、４５度移相器１０およびソース接地増幅回路１５に対してそれぞれカレントミラー回路を付加することによって、抵抗Ｒ１，Ｒ５を流れる電流量が直流バイアスＶＢによって変化するのを抑制することができる。なお、これまで説明してきた実施の形態３〜７の０−４５度移相器を適宜組み合わせて用いることも可能である。

［実施の形態８］
図１２は、この発明の実施の形態８によるアクティブ０−４５度移相器１００のブロック構成を示したブロック図である。

図１２を参照して、実施の形態８のアクティブ０−４５度移相器１００は、ＩＱ信号発生回路１１０と、０−４５度移相器１２０とを備える。

ＩＱ信号発生回路１１０は、図示しない周波数シンセサイザ等により生成されたローカル信号源ＣＫＰ，ＣＫＮを受けて、周波数が１／２に分周されたＩＱ信号を発生する。ローカル信号源ＣＫＰ，ＣＫＮの入力位相は、たとえば０度，１８０度にそれぞれ設定される。このとき、ＩＱ信号の位相は、０度、９０度、１８０度および２７０度となる。

０−４５度移相器１２０は、ＩＱ信号のうち、たとえば１８０度および２７０度のように４５度移相に必要な位相を有するＩＱ信号ｖ１，ｖ２を受けて、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の信号を出力する。これにより、実施の形態３において説明したように、出力電圧ＶＯＵＴ１と出力電圧ＶＯＵＴ２との間の位相差は４５度となる。

図１３は、この発明の実施の形態８によるアクティブ０−４５度移相器１００の具体的な回路構成を示した回路図である。

図１３を参照して、実施の形態８のアクティブ０−４５度移相器１００は、ＩＱ信号発生回路１１０と、０−４５度移相器１２０とを備える。

ＩＱ信号発生回路１１０は、Ｄラッチ回路１１１，１１２を含む。Ｄラッチ回路１１１は、端子ＣＫ，／ＣＫにそれぞれローカル信号源ＣＫＮ，ＣＫＰを受けて、端子Ｑ，／ＱからＤラッチ回路１１２の端子Ｄ，／Ｄにそれぞれ信号を出力する。Ｄラッチ回路１１１の端子Ｑからは、ＩＱ信号ｖ１が出力される。

Ｄラッチ回路１１２は、端子ＣＫ，／ＣＫにそれぞれローカル信号源ＣＫＰ，ＣＫＮを受けて、端子Ｑ，／ＱからＤラッチ回路１１１の端子／Ｄ，Ｄにそれぞれ信号を出力する。Ｄラッチ回路１１２の端子Ｑからは、ＩＱ信号ｖ２が出力される。

０−４５度移相器１２０は、４５度移相器１１と、ソース接地増幅回路１５ａとを含む。４５度移相器１１は、実施の形態１の４５度移相器１１と同じなのでここでは説明を繰り返さない。ＤＣカットキャパシタＣ１，Ｃ２を介してＩＱ信号ｖ１，ｖ２がそれぞれ入力される。ノードＮ１０からは、出力電圧ＶＯＵＴ１が取り出される。

ソース接地増幅回路１５ａは、実施の形態３のソース接地増幅回路１５と同等なので、ここでは説明を繰り返さない。ただし、ＭＯＳトランジスタＭ５には、抵抗Ｒ１５およびＤＣカットキャパシタＣ５が接続される。抵抗Ｒ１５は、一方端がＭＯＳトランジスタＭ５のゲートに接続され、他方端から直流バイアスＶＢが印加される。ＤＣカットキャパシタＣ５は、一方端がＭＯＳトランジスタＭ５のゲートに接続され、他方端からＩＱ信号ｖ１が入力される。ノードＮ１５からは、出力電圧ＶＯＵＴ２が取り出される。

図１４は、この発明の実施の形態８によるアクティブ０−４５度移相器１００のさらに具体的な回路構成を示した回路図である。

図１４を参照して、実施の形態８のアクティブ０−４５度移相器１００は、ＩＱ信号発生回路１１０と、０−４５度移相器１２０とを備える。

ＩＱ信号発生回路１１０は、Ｄラッチ回路１１１，１１２を含む。Ｄラッチ回路１１１は、ＭＯＳトランジスタＭ１１〜Ｍ１６と、抵抗Ｒ２０，Ｒ２１と、電流源１１３とを含む。ＭＯＳトランジスタＭ１１は、ノードＮ１１１とノードＮ１１２との間に接続され、ゲートが端子ＣＫとなる。ＭＯＳトランジスタＭ１２は、ノードＮ１１１とノードＮ１１３との間に接続され、ゲートが端子／ＣＫとなる。

ＭＯＳトランジスタＭ１３は、ノードＮ１１２とノードＮ１１４との間に接続され、ゲートが端子Ｄとなる。ＭＯＳトランジスタＭ１４は、ノードＮ１１２とノードＮ１１５との間に接続され、ゲートが端子／Ｄとなる。抵抗Ｒ２０は、電源ノードＶＤＤとノードＮ１１４との間に接続される。抵抗Ｒ２１は、電源ノードＶＤＤとノードＮ１１５との間に接続される。

ＭＯＳトランジスタＭ１５は、ノードＮ１１３とノードＮ１１５との間に接続され、ゲートが端子／Ｑとなる。ＭＯＳトランジスタＭ１６は、ノードＮ１１３とノードＮ１１４との間に接続され、ゲートが端子Ｑとなる。電流源１１３は、ノードＮ１１１と接地ノードＧＮＤとの間に接続される。Ｄラッチ回路１１１の端子Ｑからは、ＩＱ信号ｖ１が出力される。

Ｄラッチ回路１１２は、ＭＯＳトランジスタＭ２１〜Ｍ２６と、抵抗Ｒ２２，Ｒ２３と、電流源１１４とを含む。ＭＯＳトランジスタＭ２１は、ノードＮ１２１とノードＮ１２２との間に接続され、ゲートが端子ＣＫとなる。ＭＯＳトランジスタＭ２２は、ノードＮ１２１とノードＮ１２３との間に接続され、ゲートが端子／ＣＫとなる。

ＭＯＳトランジスタＭ２３は、ノードＮ１２２とノードＮ１２４との間に接続され、ゲートが端子Ｄとなる。ＭＯＳトランジスタＭ２４は、ノードＮ１２２とノードＮ１２５との間に接続され、ゲートが端子／Ｄとなる。抵抗Ｒ２２は、電源ノードＶＤＤとノードＮ１２４との間に接続される。抵抗Ｒ２３は、電源ノードＶＤＤとノードＮ１２５との間に接続される。

ＭＯＳトランジスタＭ２５は、ノードＮ１２３とノードＮ１２５との間に接続され、ゲートが端子／Ｑとなる。ＭＯＳトランジスタＭ２６は、ノードＮ１２３とノードＮ１２４との間に接続され、ゲートが端子Ｑとなる。電流源１１４は、ノードＮ１２１と接地ノードＧＮＤとの間に接続される。Ｄラッチ回路１１２の端子Ｑからは、ＩＱ信号ｖ２が出力される。

０−４５度移相器１２０は、図１３の０−４５度移相器１２０と同じなので、ここでは説明を繰り返さない。

以上のように、実施の形態８によれば、０−４５度移相器の前段にＩＱ信号発生回路を配置してアクティブ０−４５度移相器を構成することによって、回路面積を削減することができる。

［実施の形態９］
図１５は、この発明の実施の形態９によるローカル信号発生回路２００のブロック構成を示したブロック図である。

図１５を参照して、実施の形態９のローカル信号発生回路２００は、差動０−４５度移相器２１０と、ＩＱ信号発生回路２２０，２３０とを備える。

差動０−４５度移相器２１０は、実施の形態２の差動４５度移相器２０と実施の形態３の０−４５度移相器３０とを組み合わせた回路である。差動０−４５度移相器２１０は、図示しない周波数シンセサイザ等により生成されたローカル信号源ＦＳＹＮを受けて、ＩＱ信号発生回路２２０，２３０にそれぞれ位相信号を出力する。

ローカル信号源ＦＳＹＮの入力位相は、たとえば０度、９０度、１８０度および２７０度に設定される。このとき、差動０−４５度移相器２１０は、位相が０度，１８０度の位相信号Ｐ０，Ｐ１８０をＩＱ信号発生回路２２０に、位相が４５度，２２５度の位相信号Ｐ４５，Ｐ２２５をＩＱ信号発生回路２３０にそれぞれ出力する。

ＩＱ信号発生回路２２０は、位相信号Ｐ０，Ｐ１８０を受けて、位相が０度、９０度、１８０度および２７０度のローカル信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０を出力する。ＩＱ信号発生回路２３０は、位相信号Ｐ４５，Ｐ２２５を受けて、位相が４５度、１３５度、２２５度および３１５度のローカル信号Ｐ４５，Ｐ１３５，Ｐ２２５およびＰ３１５を出力する。

以上のように、実施の形態９によれば、差動０−４５度移相器とＩＱ信号発生回路とを組み合わせてローカル信号発生回路を構成することによって、回路面積を削減することができる。回路面積を削減することによって、ＭＯＳトランジスタ、抵抗などの部品の相対ばらつき低減およびそれにともなう移相誤差を低減することが可能となる。

［実施の形態１０］
図１６は、この発明の実施の形態１０による直交変復調器３００のブロック構成を示したブロック図である。

図１６を参照して、実施の形態１０の直交変復調器３００は、周波数シンセサイザ１５０と、移相部３１０と、バッファ５０１〜５０４と、ハーモニックミクサ１６１，１６２とを備える。移相部３１０は、ＩＱ信号発生回路１１０と、差動０−４５度移相器２１１，２１２とを含む。

周波数シンセサイザ１５０は、ローカル信号源ＦＳＹＮを生成し、送信系非ハーモニックミクサのローカル入力へ出力するとともに、移相部３１０のＩＱ信号発生回路１１０へ出力する。ＩＱ信号発生回路１１０は、ローカル信号源ＦＳＹＮを受けて、周波数が１／２に分周されたＩＱ信号を発生する。ローカル信号源ＦＳＹＮの入力位相は、たとえば０度および１８０度に設定される。このとき、ＩＱ信号の位相は、０度、９０度、１８０度および２７０度となる。

ＩＱ信号発生回路１１０は、１／２分周回路であって、たとえば、ＮＡＮＤロジック等を用いたＣＭＯＳデジタル回路により構成される。ローカル信号源ＦＳＹＮが高周波数の場合には、図１４に示したＩＱ信号発生回路１１０のように、Ｎ型ＭＯＳＦＥＴを用いたＣＭＬ（Current Mode Logic）回路を用いてもよい。ＣＭＬ回路を用いた場合、高速動作が可能である。

差動０−４５度移相器２１１は、ＩＱ信号発生回路１１０から出力されるＩＱ信号の一方を受けて、位相が０度、９０度、１８０度および２７０度の位相信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０と、位相が４５度、１３５度の位相信号Ｐ４５、Ｐ１３５とを出力する。差動０−４５度移相器２１２は、ＩＱ信号発生回路１１０から出力されるＩＱ信号の他方を受けて、位相が０度、９０度、１８０度および２７０度の位相信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０と、位相が２２５度、３１５度の位相信号Ｐ２２５、Ｐ３１５とを出力する。

差動０−４５度移相器２１１から出力される位相信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０と差動０−４５度移相器２１２から出力される位相信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０とのいずれか一方は、バッファ５０１を介して、ローカル信号としてハーモニックミクサ１６１に出力される。ハーモニックミクサ１６１は、ローカル信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０と入力差動信号ＲＦとを受けて、差動ベースバンド信号ＢＩを生成する。

差動０−４５度移相器２１１から出力される位相信号Ｐ４５、Ｐ１３５は、バッファ５０３を介して、ローカル信号としてハーモニックミクサ１６２に出力される。差動０−４５度移相器２１２から出力される位相信号Ｐ２２５、Ｐ３１５は、バッファ５０４を介して、ローカル信号としてハーモニックミクサ１６２に出力される。ハーモニックミクサ１６２は、ローカル信号Ｐ４５，Ｐ１３５，Ｐ２２５およびＰ３１５と入力差動信号ＲＦとを受けて、差動ベースバンド信号ＢＱを生成する。

以上のように、実施の形態１０によれば、ＩＱ信号発生回路と差動０−４５度移相器とを用いて直交変復調器を構成することによって、回路面積を削減することができる。回路面積を削減することによって、低コスト化および高性能化が可能となる。

［実施の形態１１］
図１７は、この発明の実施の形態１１による直交変復調器４００のブロック構成を示したブロック図である。

図１７を参照して、実施の形態１１の直交変復調器４００は、周波数シンセサイザ１５０と、バッファ４０１，４０２と、差動０−４５度移相器２１０と、受信系直交変調部４１０とを備える。受信系直交変調部４１０は、ＩＱ信号発生回路２２０，２３０と、バッファ５０１〜５０４と、ハーモニックミクサ１６１，１６２とを含む。

周波数シンセサイザ１５０は、ローカル信号源ＦＳＹＮを生成し、バッファ４０１，４０２を介して送信系非ハーモニックミクサのローカル入力へ出力するとともに、差動０−４５度移相器２１０へ出力する。ローカル信号源ＦＳＹＮの入力位相をたとえば０度、９０度、１８０度および２７０度と設定することで、差動０−４５度移相器２１０は、ローカル信号源ＦＳＹＮを直接受けることができる。

差動０−４５度移相器２１０は、ローカル信号源ＦＳＹＮを受けて、位相が０度，１８０度の位相信号Ｐ０，Ｐ１８０をＩＱ信号発生回路２２０に、位相が４５度，２２５度の位相信号Ｐ４５，Ｐ２２５をＩＱ信号発生回路２３０にそれぞれ出力する。

ＩＱ信号発生回路２２０は、位相信号Ｐ０，Ｐ１８０を受けて周波数を１／２に分周し、位相が０度、９０度、１８０度および２７０度のＩＱ信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０を出力する。ＩＱ信号発生回路２３０は、位相信号Ｐ４５，Ｐ２２５を受けて周波数を１／２に分周し、位相が４５度、１３５度、２２５度および３１５度のＩＱ信号Ｐ４５，Ｐ１３５，Ｐ２２５およびＰ３１５を出力する。

ＩＱ信号Ｐ０，Ｐ１８０は、バッファ５０１を介して、ローカル信号としてハーモニックミクサ１６１に出力される。ＩＱ信号Ｐ９０，Ｐ２７０は、バッファ５０２を介して、ローカル信号としてハーモニックミクサ１６１に出力される。ハーモニックミクサ１６１は、ローカル信号Ｐ０，Ｐ９０，Ｐ１８０およびＰ２７０と入力差動信号ＲＦとを受けて、差動ベースバンド信号ＢＩを生成する。

ＩＱ信号Ｐ４５，Ｐ２２５は、バッファ５０３を介して、ローカル信号としてハーモニックミクサ１６２に出力される。ＩＱ信号Ｐ１３５，Ｐ３１５は、バッファ５０４を介して、ローカル信号としてハーモニックミクサ１６２に出力される。ハーモニックミクサ１６２は、ローカル信号Ｐ４５，Ｐ１３５，Ｐ２２５およびＰ３１５と入力差動信号ＲＦとを受けて、差動ベースバンド信号ＢＱを生成する。

実施の形態３〜７の０−４５度移相器では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の両振幅が等しくならない可能性がある。そのため、実施の形態１０の直交変復調器３００ように、差動０−４５度移相器２１１の両出力を同じハーモニックミクサ１６１に入力する際、ローカル信号Ｐ０，Ｐ１８０とローカル信号Ｐ９０，Ｐ２７０との振幅が等しくならない可能性がある。同様に、差動０−４５度移相器２１２の両出力を同じハーモニックミクサ１６２に入力する際、ローカル信号Ｐ４５，Ｐ２２５とローカル信号Ｐ１３５，Ｐ３１５との振幅が等しくならない可能性がある。

これに対し、実施の形態１１の直交変復調器４００では、ハーモニックミクサ１６１は差動０−４５度移相器２１０の一方の出力のみを受ける。そのため、ローカル信号Ｐ０，Ｐ１８０とローカル信号Ｐ９０，Ｐ２７０との振幅は十分等しくなる。同様に、ハーモニックミクサ１６２は差動０−４５度移相器２１０の他方の出力のみを受ける。そのため、ローカル信号Ｐ４５，Ｐ２２５とローカル信号Ｐ１３５，Ｐ３１５との振幅は十分等しくなる。これにより、直交変復調器４００の高性能化を図ることができる。

以上のように、実施の形態１１によれば、差動０−４５度移相器がローカル信号源を直接受ける構成とすることによって、回路面積を削減することができるとともに、高性能化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による４５度移相器１０の回路構成を示した回路図である。 入力電圧Ｖ１，Ｖ２のゲート入力によって生成される電流Ｉｄ１，Ｉｄ２、および負荷抵抗Ｒ１を流れる電流Ｉｄの各１周期の波形を示した波形図である。 π／４移相された出力電圧ＶＯＵＴを得るための入力電圧Ｖ１，Ｖ２の組合せ例を表にして示した図である。 この発明の実施の形態１による４５度移相器１０の変形例である４５度移相器１１の回路構成を示した回路図である。 この発明の実施の形態１による４５度移相器１０の他の変形例である４５度移相器１２の回路構成を示した回路図である。 この発明の実施の形態２による差動４５度移相器２０の回路構成を示した回路図である。 この発明の実施の形態３による０−４５度移相器３０の回路構成を示した回路図である。 この発明の実施の形態４による０−４５度移相器４０の回路構成を示した回路図である。 この発明の実施の形態５による０−４５度移相器５０の回路構成を示した回路図である。 この発明の実施の形態６による０−４５度移相器６０の回路構成を示した回路図である。 この発明の実施の形態７による０−４５度移相器７０の回路構成を示した回路図である。 この発明の実施の形態８によるアクティブ０−４５度移相器１００のブロック構成を示したブロック図である。 この発明の実施の形態８によるアクティブ０−４５度移相器１００の具体的な回路構成を示した回路図である。 この発明の実施の形態８によるアクティブ０−４５度移相器１００のさらに具体的な回路構成を示した回路図である。 この発明の実施の形態９によるローカル信号発生回路２００のブロック構成を示したブロック図である。 この発明の実施の形態１０による直交変復調器３００のブロック構成を示したブロック図である。 この発明の実施の形態１１による直交変復調器４００のブロック構成を示したブロック図である。

符号の説明

１０，１０Ａ，１０Ｂ，１１ ４５度移相器、Ｒ１，Ｒ５，Ｒ６，Ｒ１１，Ｒ１２，Ｒ２０，Ｒ２１，Ｒ２２，Ｒ２３ 負荷抵抗、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ８，Ｍ１１〜Ｍ１６，Ｍ２０，Ｍ２１〜Ｍ２６，Ｍ７１〜Ｍ７４ Ｎ型ＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ５ ＤＣカットキャパシタ、Ｚ１ インピーダンス素子、１５，１５ａ，１５Ａ，１５Ｂ ソース接地増幅回路、２０ 差動４５度移相器、３０，４０，５０，６０，７０ ０−４５度移相器、６１〜６３ バッファアンプ、７１，７２，１１３，１１４ 電流源、１００ アクティブ０−４５度移相器、１１０，２２０，２３０ ＩＱ信号発生回路、１１１，１１２ Ｄラッチ回路、１２０ ０−４５度移相器、１５０ 周波数シンセサイザ、１６１，１６２ ハーモニックミクサ、２００ ローカル信号発生回路、２１０〜２１２ 差動０−４５度移相器、３００，４００ 直交変復調器、３１０ 移相部、４０１，４０２，５０１〜５０４ バッファ、４１０ 受信系直交変調部。

Claims (2)

1. 電源ノードと第１のノードとの間に接続される第１の抵抗素子と、前記第１のノードと接地ノードとの間に並列接続される第１および第２のトランジスタとを含む４５度移相器と、
   前記電源ノードと第２のノードとの間に接続される第２の抵抗素子と、前記第２のノードと前記接地ノードとの間に接続される第３のトランジスタとを含むソース接地増幅回路とを含み、
   前記第１および第２のトランジスタの各ゲートに対して位相が互いに逆相でない第１および第２の入力電圧がそれぞれ印加され、前記第３のトランジスタのゲートに対して前記第１の入力電圧が印加され、前記第１のノードから第１の出力電圧が取り出され、前記第２のノードから第２の出力電圧が取り出され、
   前記電源ノードと第３のノードとの間に接続される第３の抵抗素子と、前記第３のノードと前記接地ノードとの間に接続される第４のトランジスタとを含む第２のソース接地増幅回路をさらに含み、
   前記第４のトランジスタのゲートに対して前記第２の入力電圧が印加され、前記第３のノードから第３の出力電圧が取り出される、移相器。
2. ソースおよびドレインが前記接地ノードに接続される第４のトランジスタをさらに含み
   、
   前記第４のトランジスタのゲートに対して前記第２の入力電圧が印加される、請求項１に記載の移相器。

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