JPWO2019082851A1 - マスクパターン形成方法、記憶媒体及び基板処理装置 - Google Patents

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Abstract

【課題】メタル含有レジスト膜を用いてマスクパターン形成したときに、パターンの底部におけるメタル成分の残存を抑制する技術を提供する。【解決手段】予めレジスト膜１０４の下層に現像可の反射防止膜１０３を成膜している。さらにウエハＷに露光、現像処理を行った後、ウエハＷにＴＭＡＨを供給して、レジスト膜１０４の凹部パターン１１０の底部に臨む反射防止膜１０３の表面を除去している。そのため凹部パターン１１０の底部におけるメタル成分１０５の残存を抑制することができる。従って続けてレジスト膜１０４のパターンを用いて、ＳｉＯ２膜１０２をエッチングしたときに、エッチングが阻害されないため、ブリッジ等の欠陥を抑制することができる。【選択図】図５

Description

本発明は、基板の表面にマスクパターンを形成する技術に関する。
半導体デバイスの製造工程においては、近年回路パターンの微細化が求められており、ＥＵＶ（極端紫外線）リソグラフィが採用されている。ＥＵＶリソグラフィは、例えば紫外線や、Ｘ線などの波長の短いエネルギー線を用い、レジスト膜に線幅の細いパターンを形成するが、撮像の際に、よりコントラストの高いパターニングを行うために特許文献１に示すようなメタル含有レジストが採用されている。しかしながらメタル含有レジスト膜は、現像後にレジストが除去されたパターン部分においてメタル含有レジスト膜に含まれているメタル成分が、例えばイオンなどの形態にて残ることがある。
このようなメタル成分は、例えばレジスト膜中の有機物と反応して化合物となってしまうことがある。そして例えば下層の有機膜をエッチングするときにパターンの底部に付着するメタル成分由来の化合物がマスクとして機能してしまい、薄膜のエッチングが阻害され、薄膜に形成される回路パターンにブリッジなどの欠陥が生じることがある。
このようなパターンの底部に付着したメタル成分は、パターンの面との結合が強く除去しにくい。さらにパターンにダメージが及ぶおそれがあるため、強酸などの酸を用いて溶解除去することも難しい。そのためメタル成分を付着の抑制あるいは残存したメタル成分を除去する対策が求められていた。
特開２０１６−２９４９８号公報
本発明は、このような事情の下になされたものであり、その目的は、メタルを含有するレジスト膜を用いてマスクパターン形成したときに、パターンの底部におけるメタル成分の残存を抑制する技術を提供することにある。
本発明のマスクパターン形成方法は、基板の表面にメタルを含有するレジストを用いたマスクパターンを形成するマスクパターン形成方法において、
基板の表面に犠牲膜を成膜する工程と、
前記犠牲膜の表面に前記レジストを塗布してレジスト膜を成膜する工程と、
次いで基板を露光する工程と、
続いて前記基板に現像液を供給してレジストパターンを形成する工程と、
しかる後、前記レジストパターンの底部に臨む犠牲膜の少なくとも表層部を除去して残存するメタル成分を除去する除去工程と、を含み、前記犠牲膜は前記現像液に対して不溶性であることを特徴とする。
本発明のマスクパターン形成方法は、基板の表面にメタルを含有するレジストを用いたマスクパターンを形成するマスクパターン形成方法において、
基板の表面に前記レジストを塗布してレジスト膜を成膜する工程と、
次いで基板を露光する工程と、
続いて前記基板に現像液を供給してレジストパターンを形成する工程と、
しかる後、前記基板の表面に紫外線を照射し、前記レジスト膜を架橋させる工程と、
その後基板を加熱して、レジストパターンの底部に臨む犠牲膜の少なくとも表層を除去して、残存するメタル成分を除去する除去工程と、を含み、前記犠牲膜は、前記現像液に不溶性であること特徴とする。
本発明の記憶媒体は、基板の表面にメタルを含有するレジストを用いたマスクパターンを形成する基板処理装置に用いられるコンピュータプログラムを記憶した記憶媒体であって、
前記コンピュータプログラムは、上述のマスクパターン形成方法を実行するようにステップ群が組まれていることを特徴とする
本発明の基板処理装置は、基板に犠牲膜である塗布膜を形成する犠牲膜塗布モジュールと、
前記犠牲膜が形成された基板にメタルを含有するレジストを塗布してレジスト膜を形成するレジスト塗布モジュールと、
前記レジスト膜が形成され、露光された後のレジスト膜を現像液により現像してレジストパターンを形成する現像モジュールと、
前記レジストパターンの底部に臨む犠牲膜の少なくとも表層部を除去して残存するメタル成分を除去する犠牲膜除去モジュールと、を備えたことを特徴とする。
本発明の基板処理装置は、基板にメタルを含有するレジストを塗布してレジスト膜を形成するレジスト塗布モジュールと、
前記レジスト膜が形成され、露光された後のレジスト膜を現像液により現像してレジストパターンを形成する現像モジュールと、
続いて現像後の基板の表面に紫外線を照射する紫外線照射モジュールと、
紫外線照射後の基板を加熱する加熱モジュールと、を備えたこと特徴とする
本発明は、メタルを含有するレジスト膜を露光、現像してマスクパターンを形成するにあたって、予めレジスト膜の下層に犠牲膜を成膜し、さらに基板に露光、現像処理を行った後、パターンの底部に臨む犠牲膜の少なくとも表層部を除去している。そのためパターンの底部におけるメタル成分の残存を抑制することができる。
また他の発明では、メタルを含有するレジスト膜を露光、現像した後、基板に紫外線を照射することで、犠牲膜の少なくとも表層を削って、メタル成分を浮かし、さらに基板を加熱してメタル成分を除去している。そのため同様にパターンの底部におけるメタル成分の残存を抑制することができる。
マスクパターン形成前のウエハを示す断面図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 マスクパターン形成処理を説明する説明図である。 第１の実施の形態に係る基板処理装置を示す斜視図である。 第１の実施の形態に係る基板処理装置を示す縦断側面図である。 第１の実施の形態に係る基板処理装置を示す平面図である。 現像モジュールを示す縦断側面図である。 ＵＶ照射モジュールを示す縦断側面図である。 第１の実施の形態の他の例に係るマスクパターン形成処理を説明する説明図である。 第１の実施の形態の他の例に係るマスクパターン形成処理を説明する説明図である。 第２の実施の形態に係るマスクパターン形成処理を説明する説明図である。 第２の実施の形態に係るマスクパターン形成処理を説明する説明図である。 第２の実施の形態に係るマスクパターン形成処理の他の例を説明する説明図である。 第３の実施の形態に係るマスクパターン形成処理を説明する説明図である。 第３の実施の形態に係るマスクパターン形成処理を説明する説明図である。 第３の実施の形態に係るマスクパターン形成処理を説明する説明図である。 第３の実施の形態に係るマスクパターン形成処理を説明する説明図である。 実施例におけるメタル成分の残存数を示す特性図である。
［第１の実施の形態］
第１の実施の形態について説明する。レジスト膜の塗布前の半導体基板である半導体ウエハ（以下「ウエハ」という）Ｗは、図１に示すように例えばレジストによるマスクパターンに従って、回路パターンが形成される例えば酸化シリコン（ＳｉＯ２）膜１０２がシリコン基板１０１上に形成されている。次いでウエハＷには、図２に示すように犠牲膜が成膜される。犠牲膜としては、例えばレジスト膜を現像する現像液に対して不溶であり、かつＴＭＡＨ（水酸化テトラメチルアンモニウム）に溶解し、露光された個所が、ＴＭＡＨに不溶性となる反射防止膜１０３を用いることができる。その後図３に示すようにウエハＷにおける反射防止膜１０３の上層にメタルを含有する、この例では、ネガ型のレジスト膜（メタル含有レジスト膜）１０４が成膜される。次いでウエハＷは、ＥＵＶを用いた露光装置に搬送され、パターンが露光される。
この時レジスト膜１０４において、露光された領域が現像液、例えば２ヘプタノンに対して不溶性となる。また露光された領域の下層における反射防止膜１０３も露光され、ＴＭＡＨに対して不溶性となる。
さらにウエハＷは、現像モジュールに搬送されると、表面に現像液、例えば２ヘプタノンが供給され、ネガトーン現像が行われる。これにより図４に示すようにレジスト膜１０４における露光されていない領域が、現像液に溶解して除去され、現像により形成された凹部パターン１１０の底部に、レジスト膜１０４の下層の反射防止膜１０３が臨む。この時凹部パターン１１０の底部における反射防止膜１０３の表面には、除去されたレジスト膜１０４に含まれていたメタル成分１０５が付着して残っていることがある。
続いて図５に示すようにウエハＷに、例えばＴＭＡＨ１２０を供給する。この時供給されたＴＭＡＨ１２０は、凹部パターン１１０に進入し、凹部パターン１１０の底部に露出している反射防止膜１０３に接する。凹部パターン１１０の底部に臨む反射防止膜１０３の表面は、露光されていないため、ＴＭＡＨ１２０に対して可溶性であるため溶解して除去され、露光された領域が残る。
これにより図６に示すようにメタル成分１０５が付着した反射防止膜１０３が溶解除去され、凹部パターン１１０の底部には、反射防止膜１０３の下層のＳｉＯ２膜１０２が露出する。このようにレジスト膜１０４に含まれるメタル成分１０５は、反射防止膜１０３と共に除去され、凹部パターン１１０は、その底部に付着していたメタル成分１０５が除かれた状態となる。なおこの例では、ＴＭＡＨ１２０により、反射防止膜１０３の下層のＳｉＯ２膜１０２を露出させているが、表面のメタル成分が付着している層のみ溶解すればよい。
その後、ウエハＷは例えば、プラズマを利用したドライエッチング装置に搬送され、図７に示すようにレジスト膜１０４のマスクパターンに基づいてＳｉＯ２膜１０２がエッチングされる。その後、図８に示すように例えばプラズマエッチング装置を用いたあっシングにより、レジスト膜１０４のマスクパターンが除去され、次いでドライエッチングにより、反射防止膜１０３が除去される。
背景技術にて述べたように、回路パターンが形成される下地膜の表面にメタル成分１０５が残存していると、メタル成分１０５は、レジスト膜１０４中の有機成分と結合して、化合物を形成してしまうことがある。このとき生成された化合物がエッチングマスクとして機能してしまい、エッチングを行った時に当該化合物の残存部分がエッチングされずに、例えばブリッジなどの欠陥になることがある。そのため、残存しているメタル成分１０５を反射防止膜１０３と共に除去することで、凹部パターン１１０の底部に臨むＳｉＯ２膜１０２の表面にメタル成分１０５が残存していない状態とすることができるため、エッチングの欠陥を抑制することができる。
続いて上述のマスクパターン形成方法を実行するマスクパターン形成装置である基板処理装置について図９〜図１１を参照して説明する。この基板処理装置は、キャリアブロックＢ１と、処理ブロックＢ２と、インターフェイスブロックＢ３と、を直線状に接続して構成されている。インターフェイスブロックＢ３には、更に露光ステーションＢ４が接続されている。
キャリアブロックＢ１は、製品用の基板である例えば直径３００ｍｍのウエハＷを複数枚収納する搬送容器であるキャリアＣ（例えばＦＯＵＰ）から装置内に搬入出する。キャリアブロックＢ１は、キャリアＣの載置ステージ９１と、蓋部９２と、蓋部９２を介してキャリアＣからウエハＷを搬送するための搬送アーム９３と、を備えている。
処理ブロックＢ２はウエハＷに液処理を行うための第１〜第６の単位ブロックＤ１〜Ｄ６が下から順に積層されて構成され、各単位ブロックＤ１〜Ｄ６は、概ね同じ構成である。図９において各単位ブロックＤ１〜Ｄ６に付したアルファベット文字は、処理種別を表示しており、ＢＣＴは現像可の反射防止膜形成処理、ＣＯＴはウエハＷにレジストを供給してレジスト膜を形成するレジスト膜形成処理、ＤＥＶは現像処理を表している。
図１１では、代表して単位ブロックＤ５の構成を示すと、単位ブロックＤ５は、キャリアブロックＢ１側からインターフェイスブロックＢ５へ向かう直線状の搬送領域Ｒ５を備え、搬送領域Ｒ５を移動するメインアームＡ５を備えている。さらにキャリアブロックＢ１側から見て搬送領域Ｒ５の右側には、液処理モジュールである現像モジュール５が設けられている。また搬送領域Ｒ５の左側には、ウエハＷを加熱するための載置部である加熱プレートと、ウエハＷを冷却するための冷却プレートを備えた加熱−冷却モジュール７を積層した棚ユニットＵ１〜Ｕ６が設けられている。
搬送領域Ｒ５のキャリアブロックＢ１側には、互いに積層された複数のモジュールにより構成されている棚ユニットＵ７が設けられている。搬送アーム９３とメインアームＡ３との間のウエハＷの受け渡しは、棚ユニットＵ７の受け渡しモジュールＴＲＳと搬送アーム９４とを介して行なわれる。受け渡しモジュールＴＲＳはウエハＷを受け渡すための載置部である受け渡しステージを備えている。
インターフェイスブロックＢ３は、処理ブロックＢ２と露光ステーションＢ４との間でウエハＷの受け渡しを行うためのものであり複数の処理モジュールが互いに積層された棚ユニットＵ８、Ｕ９、Ｕ１０を備えている。なお図中９５、９６は夫々棚ユニットＵ８、Ｕ９間、棚ユニットＵ９、Ｕ１０間でウエハＷの受け渡しをするための搬送アームである。また図中９７は、棚ユニットＵ１０と露光ステーションＢ４との間でウエハＷの受け渡しをするための搬送アームである。メインアームＡ１〜Ａ６、搬送アーム９３〜９７は基板搬送機構に相当する。
棚ユニットＵ７、Ｕ８、Ｕ９、Ｕ１０に設けられているモジュールの具体例を挙げると、単位ブロックＤ１〜Ｄ６との間でのウエハＷを受け渡す際に用いられる既述の受け渡しモジュールＴＲＳなどで構成されている。
続いて現像モジュール５について説明する。現像モジュール５は、図１２に示すように、カップ体６と、現像液ノズル４３と、反射防止膜除去用の薬液を供給する薬液ノズル５１と、を備えている。現像モジュール５においては、カップ体６は、例えば現像装置が設置される工場の要請に従って、水性の廃液及び現像液などの有機溶媒の廃液が互いに混合されないようにカップ体６外へ排出するように構成される。
また現像モジュール５は、回転軸１３１を介して回転機構１３に接続され、鉛直軸周りに回転自在に構成されたスピンチャック１２を備えている。なお図１２中の１４はウエハＷ昇降し、を外部のメインアームＡ５との間で受け渡すための昇降ピンであり、図１２中の１５は、昇降機構である。
カップ体６は、２つの個別の排液路を形成するための可動カップ６０を備えている。当該可動カップ６０は、スピンチャック１２に載置されたウエハＷ、円形板２２及び山型ガイド部２３の周囲を囲むように設けられている。可動カップ６０は、カップ体６の中心側から周縁に向かって傾斜する円形のリング板６０Ａ、６０Ｂを上下に間隔をおいて重ねて構成されている。下方側のリング板６０Ｂは下方に向かう途中で屈曲され、その下端部は、垂直方向に伸びるように形成された円筒部６０Ｃとなっている。また円筒部６０Ｃの内面における下方よりの位置には、内側に向けて突出した突起６０Ｄが全周に亘って設けられている。なお図１２中の７は、可動カップ６０を上昇位置と下降位置との間で昇降させる昇降機構である。
カップ体６は、可動カップ６０のさらに外側を囲むように円筒状の外側カップ６３を備えている。外側カップ６３の上端は、中心側に向けて水平に屈曲され、外側カップ６３の下端は、断面が凹部型となるリング状の液受け部６２が形成されている。液受け部６２には各々起立した区画壁６１Ａ、６１Ｂが、外側カップ６３の周縁に向かってこの順に、平面視同心円状に設けられている。そして、区画壁６１Ａ、６１Ｂと外側カップ６３の側壁とによって、３つの円環状の凹部６２Ａ、６２Ｂ、６２Ｃが、外側カップ６３の周縁に向かってこの順に、同心円状に形成されている。そして凹部６２Ａ、６２Ｂ、６２Ｃの底面には、排気口６４、排液口６５、排液口６６が夫々開口している。そして排液口６５は、有機系の処理液を排液する排液管６７に接続され、排液口６６は、例えば純水などの有機溶媒を含まない排液を排液する排液管６８に接続されている。なお図１２中の６９は、排気管である。
ウエハＷから有機系の処理液、例えば現像液である２ヘプタノンを振り切るときには、可動カップ６０を上昇位置に上昇させる。これによりウエハＷから振り切られた処理液は、可動カップ６０により、受け止められて、凹部６２Ｂに流れ込み、排液口６５から排液される。そしてウエハＷから有機系の処理液を含まない液、例えば薬液であるＴＭＡＨを振り切るときには、可動カップ６０を下降位置に下降させる。これによりウエハＷから振り切られた処理液は、可動カップ６０の上方を越えて外側カップ６３に受け止められ、凹部６２Ｃに流れ込み、排液口６６から排液される。
図中４３は現像液ノズルであり、スリット状に形成された吐出口４４から現像液を鉛直下方に吐出する。図中４５は現像液供給源であり、貯留された現像液を現像液ノズル４３へ供給する。図中４６は、先端部にて現像液ノズル４３を支持するアームであり、図示しない駆動機構によって、カップ体６の内側と外側との間で移動することができるように構成されている。
図中５１は反射防止膜除去用の薬液であるＴＭＡＨを供給する薬液ノズルである。図中５３はＴＭＡＨの供給源であり、貯留されたＴＭＡＨを、薬液供給路５２を介して薬液ノズル５１に供給する。また図中５４は、先端部にて薬液ノズル５１を支持するアームであり、図示しない駆動機構によって、カップ体６の内側と外側との間で移動することができるように構成されている。この例では、現像モジュール５は、犠牲膜除去モジュールを兼用している。また本発明の現像液は、ミストであってもよい。
他の単位ブロックＤ１〜Ｄ４は、単位ブロックＤ５と、液処理モジュールが異なることを除いてほぼ同様に構成されている。単位ブロックＤ１、Ｄ２には、現像モジュール５に代えて、ウエハＷに現像可の反射防止膜１０３を塗布する反射防止膜塗布モジュールが設けられ、単位ブロックＤ３、Ｄ４には、現像モジュール５に代えてウエハＷにレジスト膜１０４を塗布するレジスト塗布モジュールが設けられている。
反射防止膜塗布モジュールは、例えば公知の塗布処理装置を用いることできる。反射防止膜塗布モジュールは、ウエハを鉛直軸周りに回転させるスピンチャックの周囲を囲むように、可動カップ６０がなく、排液口が塗布液を排液する排液口のみであることを除いて現像モジュールとほぼ同様の構成のカップ体を備えている。また反射防止膜塗布モジュールは、現像液ノズル及び薬液ノズルに代えて、現像可の反射防止膜の材料を供給する反射防止膜ノズルを備えている。そしてスピンチャックに保持され、鉛直軸周りに回転するウエハＷに向けて反射防止膜となる塗布液を供給できるように構成されている。
またレジスト塗布モジュールは、ウエハＷに供給する塗布液がメタル含有レジスト液であることを除いて反射防止膜塗布モジュールとほぼ同様に構成されている。スピンチャックに保持され、鉛直軸周りに回転するウエハＷに向けてメタル含有レジスト液を供給できるように構成されている。
また加熱−冷却モジュール７としては、載置台に載置されたウエハＷを載置台に埋設されたヒータにより加熱すると共に、加熱−冷却モジュール７内において、載置台にウエハＷを搬送する搬送アームにウエハＷを冷却する冷却機構を備えるように構成すればよい。
また基板処理装置には、例えばコンピュータからなる制御部９０が設けられている。制御部９０は、プログラム格納部を有している。プログラム格納部には、基板処理装置内におけるウエハＷの搬送、あるいは各モジュールにおけるウエハＷの処理のステップを実行し、既述のマスクパターンの形成方法を実施するようにステップ群が組まれた、プログラムが格納される。このプログラムは、例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）、メモリーカードなどの記憶媒体により格納されて制御部９０にインストールされる。
この基板処理装置においては、図１に示すウエハＷが収納されたキャリアＣが載置ステージ９１に載置されると、搬送アーム９３によりウエハＷが取り出され、単位ブロックＤ１又はＤ２に搬送される。次いで単位ブロックＤ１又はＤ２においてウエハＷには、現像可の反射防止膜１０３がされ、続いてウエハＷは、単位ブロックＤ３又はＤ４に搬送されてレジスト膜１０４が成膜される。その後ウエハＷは、露光ステーションに搬送されてＥＵＶによる露光処理が行われた後単位ブロックＤ５又はＤ６に搬送される。そして単位ブロックＤ５又はＤ６にて、現像モジュール５に搬入されて、レジスト膜１０４の現像及び反射防止膜１０３の除去が行われ、キャリアＣに戻される。
キャリアCに戻されたウエハＷは、例えば外部のドライエッチング装置及びプラズマエッチング装置に順次搬送されて、既述のようにＳｉＯ２膜１０２のエッチング及びメタル含有レジスト膜１０４、反射防止膜１０３が除去される。
上述の実施の形態によれば、レジスト膜１０４を露光、現像してマスクパターンを形成するにあたって、予めレジスト膜１０４の下層に現像可の反射防止膜１０３を成膜している。さらにウエハＷに露光、現像処理を行った後、ウエハＷにＴＭＡＨを供給して、レジスト膜１０４の凹部パターン１１０の底部に臨む反射防止膜１０３の表面を除去している。そのため凹部パターン１１０の底部におけるメタル成分１０５の残存を抑制することができる。従って続けてレジスト膜１０４のパターンを用いて、ＳｉＯ２膜１０２をエッチングしたときに、エッチングがメタル成分１０５由来の化合物により阻害されないため、ブリッジ等の欠陥を抑制することができる。
上述の実施の形態では、レジスト膜１０４をネガトーン現像式のレジスト膜の例を示したが、レジスト膜１０４は、ポジトーン現像式のレジスト膜でも良い。その場合には、現像可の反射防止膜１０３も露光された領域が薬液、例えばＴＭＡＨにより除去できる膜とすればよい。この場合にも、表面におけるメタル成分１０５の付着している層を除去することで効果を得ることができる。
続いて第１の実施の形態に係るマスクパターンの形成方法の他の例について説明する。この例ではレジスト膜１０４を現像した後、紫外線の照射により酸素を活性化させ、活性化した酸素により犠牲膜を削って、犠牲膜の表面に残存しているメタル成分１０５を除去する。このような例においては、レジスト膜１０４の下層に形成する犠牲膜として、炭素を主成分とする、例えば炭素の含有割合が８０〜９０％である有機膜からなるＳＯＣ（Spin On Carbon）膜を用いることができる。ＳＯＣ膜の原料としては、酸素含有雰囲気下で紫外線を照射することにより発生する活性酸素やオゾンと反応して分解される炭素化合物を含む有機膜原料、例えばポリエチレン構造（（−ＣＨ２−）ｎ）の骨格を持つポリマー原料を溶媒に溶解させた塗布液が用いられる。なおＳＯＣ膜は、レジスト膜を現像する現像液には溶解しない。
このようなマスクパターンの形成方法を実行する基板処理装置としては、例えば図９〜１１に示した基板処理装置において、反射防止膜塗布モジュールに代えて、ＳＯＣ膜塗布モジュールが設けられている。ＳＯＣ膜塗布モジュールは、例えばウエハＷに供給する塗布液が、上述のポリマー原料などのＳＯＣ膜の前駆体を含んだ塗布液であることを除いて、反射防止膜塗布モジュールとほぼ同様に構成されている。
また例えば、基板処理装置における、加熱−冷却モジュール７の内の１つは、ＵＶ（紫外線）照射モジュールとして構成されている。図１３はＵＶ照射モジュール９の一例を示す。ＵＶ照射モジュール９は、図１３に示すように扁平で前後方向に細長い直方体形状の筐体７０を備え、筐体７０の前方側の側壁面にはウエハＷを搬入出するための搬入出口７１と、この搬入出口７１を開閉するシャッタ７２とが設けられている。筐体７０の内部における、搬入出口７１から見て手前側の仕切り板７３の上方側の空間には、ウエハＷを搬送すると共に処理後のウエハＷを冷却するクーリングアームとして構成された搬送アーム７４が設けられている。搬送アーム７４には、外部の搬送アーム、例えばメインアームＡ５との間でウエハＷの受け渡しを行う手前側の位置と、後述の載置台８１との間でウエハＷの受け渡しを行う奥手側の位置との間を前後方向に移動するための不図示の移動機構が設けられている。
外部の搬送アームとの間でウエハＷを受け渡す手前側の位置には、メインアームＡ５と搬送アーム７４との間のウエハＷの受け渡し時に、当該ウエハＷを一時的に支持する昇降ピン７５が設けられている。昇降ピン７５は、仕切り板７３の下方側の空間に配置された昇降機構７６に接続され、搬送アーム７４におけるウエハＷの載置面よりも下方側の位置と、当該載置面よりも上方側であって、外部の搬送アームとの間でウエハＷの受け渡しを行う位置との間を昇降することができる。
搬送アーム７４が外部のメインアームＡ５との間でウエハＷの受け渡しを行う位置の後方側にはウエハＷの載置台８１が配置されている。載置台８１の内部には、ヒータ８２が埋め込まれており、ウエハＷを加熱する加熱部としての機能も有する。載置台８１の下方側には、搬送アーム７４との間でのウエハＷの受け渡し時に、当該ウエハＷを一時的に支持する昇降ピン８３が設けられている。
昇降ピン８３は、昇降機構８５に接続され、載置台８１の上方側まで移動した搬送アーム７４におけるウエハＷの載置面の下方側位置と、当該載置面の上方側位置との間を昇降する。これにより昇降ピン８３と、搬送アーム７４との間でウエハＷの受け渡しを行う。
載置台８１の上方側には、載置台８１に載置されたウエハＷにＵＶ光を照射するための光源部となるＵＶランプ７８を収容したランプ室７７が設けられている。ランプ室７７の下面は、ＵＶランプ７８から照射されたＵＶ光をウエハＷへ向けて透過させる光透過窓であるＵＶ透過部７９が設けられている。ＵＶ透過部７９は、例えばＵＶ光を透過する石英板などによって構成される。ＵＶランプ７８は、例えばピーク波長が１７２ｎｍのＵＶを照射するランプを用いることができる。
またランプ室７７の下方の側壁には、筐体７０内に清浄空気を供給するためのガス供給部８６と、筐体７０内の雰囲気を排気するための排気口８７と、が互いに対向するように設けられている。排気口８７には、排気管８８を介して排気機構８９が接続されている。図１３中の８６ａは清浄ガス供給源である。
この例では、例えば図１に示すウエハＷの表面にＳＯＣ膜１０６が成膜され、次いで、ＳＯＣ膜１０６の表面にレジスト膜１０４が成膜される。その後、第１の実施の形態に係るマスクパターンの形成方法と同様に、レジスト膜１０４の露光及び現像処理を行う。これにより犠牲膜がＳＯＣ膜１０６であることを除いて図４と同様にレジスト膜１０４に形成された凹部パターン１１０の底部にＳＯＣ膜１０６が臨む状態になる。この時当該凹部パターン１１０の底部に臨むＳＯＣ膜１０６の表面にレジスト膜１０４に含まれていたメタル成分１０５が付着した状態になる。
さらに続いてウエハＷをＵＶ照射モジュール９に搬送する。ＵＶ照射モジュール９においては、載置台８１にウエハＷを載置し、ガス供給部８６ａから清浄空気を供給すると共に排気口８７から排気を開始する。その後図１４に示すように、ウエハＷを例えば２５０℃に加熱し、ＵＶランプ７８を点灯してＵＶ光を照射する。照射されたＵＶ光によって、ウエハＷの上方の清浄空気（含酸素雰囲気）中の酸素から活性酸素やオゾンが発生する。これら活性酸素とオゾンによって、ＳＯＣ膜１０６の表面（ＳＯＣ膜の一部）が分解される。またレジスト膜１０４は、ＵＶが照射されることにより、架橋され、強度の高められたレジスト膜１０４Ａになる。この時ＳＯＣ膜１０６の表面に付着しているメタル成分は、ＳＯＣ膜１０６と共に剥がされ、例えばウエハＷの上方を流れる清浄空気に捕捉されて排気口８７から排気される。これにより図１５に示すように、凹部パターン１１０の底部におけるＳＯＣ膜１０６が除去され、残存していたメタル成分１０５が除去された状態になる。これにより第１の実施の形態と同様に、続けてエッチングを行ったときにブリッジなどの欠陥が抑制される。なおＵＶランプ７８の光により、ＳＯＣ膜１０６の表面を削ることができる程度の、活性酸素が生成されればよいためＵＶ光を照射する際のウエハＷの加熱は必須ではないが、ウエハを加熱することでより確実にＳＯＣ膜１０６の表面を削ることができる。
第１の実施の形態においては、犠牲膜を除去して下層側のＳｉＯ２膜１０２露出させているが、犠牲膜の表面のメタル成分１０５が付着している部位のみ除去する構成であってもよい。その後マスクパターンを用いてエッチングを行うときに凹部パターン１１０の底部に残る犠牲膜を除去するように構成すればよい。
［第２の実施の形態］
第２の実施の形態に係るマスクパターンの形成方法について説明する。例えば図４に示すレジスト膜１０４の現像処理を行ったウエハＷをＵＶ照射モジュール９に搬送し、図１６に示すようにウエハＷに向けて、ＵＶを照射する。なおこの例では、レジスト膜１０４の下層に、レジスト膜１０４のパターンを形成精度を良好にするために反射防止膜１０３を成膜しているが、反射防止膜１０３を除いて、ＳｉＯ２膜１０２の上層にレジスト膜１０４を成膜した構成でも良い。
このようにレジスト膜１０４の現像処理を行ったウエハＷにＵＶを照射することで、レジスト膜１０４が架橋され強度の高いレジスト膜１０４Ａになる。この時ＵＶが照射されることにより、凹部パターン１１０の底部に残存するメタル成分１０５が下層側の膜との結合が途切れ、浮いた状態となる。
その後ウエハＷを加熱−冷却モジュール７に搬送し、図１７に示すように例えば１８０℃で１８０秒以上、例えば１００分間加熱する。これにより凹部パターン１１０の底部に浮いているメタル成分１０５が昇華して除去される。この結果レジスト膜１０４のパターンの底部にメタル成分１０５が付着していない状態とすることができるため同様の効果を得ることができる。
この時メタル成分１０５を昇華させるにあたっての、ウエハＷの加熱温度は、１５０℃以上であり、１８０秒以上加熱することが好ましい。
また第２の実施の形態において、図１６に示すようにレジスト膜１０４にＵＶを照射して架橋させた後、ウエハＷに塩酸などのメタル成分を溶解することができる薬液、例えば酸を供給してもよい。例えば第２の実施の形態にて示した基板処理装置における液処理装置に一つの基板に供給する処理液を塩酸とした液処理装置とすればよい。そして図１６に示したＵＶを照射してレジスト膜１０４架橋させたウエハＷを液処理装置に搬送し、図１８に示すようにウエハＷに向けて塩酸１３０を供給すればよい。なお図１８中の１３１は、塩酸供給ノズルである。このときレジスト膜１０４のパターンは、架橋されており、強度が高められているため、塩酸１３０に溶解せずパターンを維持できる。さらに凹部パターン１１０の底部に残存しているメタル成分１０５は、塩酸１３０により溶解除去できる。そのため凹部パターン１１０の底部にメタル成分１０５が残存することなく、さらにレジスト膜１０４のパターンのダメージも抑えることができる。
また現像モジュール５においてレジスト膜１０４を現像除去した後、ウエハＷにガスと、洗浄液とを供給して洗浄する２流体リンスにより、メタル成分１０５を除去するように構成してもよい。あるいは、現像モジュール５においてレジスト膜１０４を現像除去した後、ウエハＷの表面の気流を制御してもよく。さらにウエハＷの表面の低湿度化をさせると共に、ウエハＷの表面をスキャンさせるように洗浄液によりリンスを行い、メタル成分１０５を除去するように構成してもよい。
さらにウエハＷにレジスト膜１０４を成膜した後、露光ステーションＢ４に搬送する前に、ウエハＷを例えば３００℃で加熱するようにしてもよい。このように構成することで、レジスト膜１０４中のメタル成分１０５をレジスト膜１０４の上方に偏移させたり、レジスト膜１０４膜中から揮発させて除去することができる。そのため続けて露光処理及びメタル含有レジスト膜の現像処理を行った時に凹部パターン１１０の底部におけるメタル成分の残存を抑制することができる。
［第３の実施の形態］
続いて第３の実施の形態に係るマスクパターンの形成方法について説明する。例えば第１の実施の形態と同様にレジスト膜１０４にパターンの露光及び現像処理を行った後、図１９にしめすように、その後レジスト膜１０４のパターンを埋めるように例えばＳｉＮなどの反転剤１０７を塗布する。これにより、レジスト膜１０４の凹部パターン１１０の底部に残存しているメタル成分１０５が反転剤１０７中に埋め込まれる。次いで図２０に示すように例えばＣＭＰ（Chemical Mechanical Polishing）により表面を研磨し、レジスト膜１０４を露出させる。ＣＭＰには、例えば公知の研磨装置を用いることができ図９〜１１に示した基板処理装置において、加熱−冷却モジュール７の内の１つを研磨装置とする用に構成すればよい。なおこの例では、レジスト膜１０４の下層に下層膜、例えば反射防止膜１０３を成膜した構成としているが、反射防止膜１０３を除き、ＳｉＯ２膜の表面にレジスト膜１０４を成膜した構成でも良い。
さらにウエハＷをエッチング装置、例えばプラズマを用いたドライエッチング装置に搬送し、図２１に示すようにエッチングによりレジスト膜１０４を除去する。これによりレジスト膜１０４の現像の直後に凹部パターン１１０の底部に付着していたメタル成分１０５は、反転剤１０７の層に埋め込まれ、表面に露出していない状態となる。またこの時レジスト膜１０４をエッチングにより除去することで、反射防止膜１０３の表面にメタル成分を残さないように除去できる。
その後反転剤１０７の部位をマスクパターンとして、図２２に示すように下層のエッチングを行うようにすればよい。この時反転剤１０７により形成されるパターンの底部には、メタル成分１０５は残存していないためエッチングが阻害されず、欠陥の発生を抑制することができる。
［実施例］
本発明の実施の形態の効果を検証するため、第２の実施の形態に示した基板処理装置を用い、第２の実施の形態に係るマスクパターンの形成方法によりマスクパターンを形成した。即ちレジスト膜１０４の現像処理を行ったウエハＷにＵＶを照射し、レジスト膜１０４を架橋させた後、ウエハＷを１８０℃で１００分加熱した。この試験を２回繰り返し、夫々のウエハＷの加熱開始から１分後と、１００分後と、において、各々凹部パターン１１０の底部に付着しているメタル成分１０５の残存数（原子数／ｃｍ２）を調べた。
図２３はこの結果を示し、ウエハＷの加熱開始から１分後と、１００分後と、において、各々凹部パターン１１０の底部に付着しているメタル成分１０５の残存数（原子数／ｃｍ２）を示す特性図である。
図２３に示すように加熱開始から１分後の時点では、１．０Ｅ＋１１（原子数／ｃｍ２）程度のメタル成分が、確認されたが、１００分間加熱を行うことにより、メタル成分が減少し１．０Ｅ＋１０（原子数／ｃｍ２）以下まで減少していた。この結果によれば、ウエハＷに形成したレジスト膜１０４を現像し、ＵＶを照射した後、ウエハＷを加熱することで、凹部パターン１１０の底部に残存するメタル成分１０５を減少させることができると言える。従って本発明によれば、メタル成分１０５の残存数を減少させることができ、回路パターンの欠陥を抑制することができると言える。

Claims (12)

  1. 基板の表面にメタルを含有するレジストを用いたマスクパターンを形成するマスクパターン形成方法において、
    基板の表面に犠牲膜を成膜する工程と、
    前記犠牲膜の表面に前記レジストを塗布してレジスト膜を成膜する工程と、
    次いで基板を露光する工程と、
    続いて前記基板に現像液を供給してレジストパターンを形成する工程と、
    しかる後、前記レジストパターンの底部に臨む犠牲膜の少なくとも表層部を除去して残存するメタル成分を除去する除去工程と、を含み、前記犠牲膜は前記現像液に対して不溶性であることを特徴とするマスクパターン形成方法。
  2. 前記除去工程は、前記レジスト膜に対しては溶解作用がなく、前記犠牲膜に対しては溶解作用を有する薬液を前記基板に供給することを特徴とする請求項１に記載のマスクパターン形成方法。
  3. 前記レジスト膜は、露光領域が現像液に対して不溶性になり、
    前記犠牲膜は、露光領域が前記薬液に対して不溶性になる反射防止膜であることを特徴とする請求項２に記載のマスクパターン形成方法。
  4. 前記レジスト膜は、露光領域が現像液に対して可溶性になり、
    前記犠牲膜は、露光領域が前記薬液に対して不溶性になる反射防止膜であることを特徴とする請求項２に記載のマスクパターン形成方法。
  5. 前記犠牲膜は、紫外線を照射することにより分解する性状を有し、
    前記除去工程は、基板に紫外線を照射して犠牲膜の少なくとも表層部を除去することを特徴とする請求項１に記載のマスクパターン形成方法。
  6. 前記犠牲膜は、炭素を含む有機膜であることを特徴とする請求項５に記載のマスクパターン形成方法。
  7. 基板の表面にメタルを含有するレジストを用いたマスクパターンを形成するマスクパターン形成方法において、
    基板の表面に前記レジストを塗布してレジスト膜を成膜する工程と、
    次いで基板を露光する工程と、
    続いて前記基板に現像液を供給してレジストパターンを形成する工程と、
    しかる後、前記基板の表面に紫外線を照射し、前記レジスト膜を架橋させる工程と、
    その後基板を加熱して、レジストパターンの底部に臨む犠牲膜の少なくとも表層を除去して、残存するメタル成分を除去する除去工程と、を含み、前記犠牲膜は、前記現像液に不溶性であること特徴とするマスクパターン形成方法。
  8. 基板の表面にメタルを含有するレジストを用いたマスクパターンを形成する基板処理装置に用いられるコンピュータプログラムを記憶した記憶媒体であって、
    前記コンピュータプログラムは、請求項１に記載されたマスクパターン形成方法を実行するようにステップ群が組まれていることを特徴とする記憶媒体。
  9. 基板に犠牲膜である塗布膜を形成する犠牲膜塗布モジュールと、
    前記犠牲膜が形成された基板にメタルを含有するレジストを塗布してレジスト膜を形成するレジスト塗布モジュールと、
    前記レジスト膜が形成され、露光された後のレジスト膜を現像液により現像してレジストパターンを形成する現像モジュールと、
    前記レジストパターンの底部に臨む犠牲膜の少なくとも表層部を除去して残存するメタル成分を除去する犠牲膜除去モジュールと、を備えたことを特徴とする基板処理装置。
  10. 前記犠牲膜除去モジュールは、前記レジスト膜に対しては溶解作用がなく、前記犠牲膜に対しては溶解作用を有する薬液を前記基板に供給することを特徴とする請求項９に記載の基板処理装置。
  11. 前記犠牲膜は、紫外線を照射することにより分解する性状を有し、
    前記犠牲膜除去モジュールは、基板に紫外線を照射して犠牲膜の少なくとも表層部を除去することを特徴とする請求項９に記載の基板処理装置。
  12. 基板にメタルを含有するレジストを塗布してレジスト膜を形成するレジスト塗布モジュールと、
    前記レジスト膜が形成され、露光された後のレジスト膜を現像液により現像してレジストパターンを形成する現像モジュールと、
    続いて現像後の基板の表面に紫外線を照射する紫外線照射モジュールと、
    紫外線照射後の基板を加熱する加熱モジュールと、を備えたこと特徴とする基板処理装置。


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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI788434B (zh) * 2017-10-27 2023-01-01 日商東京威力科創股份有限公司 光罩圖案形成方法、記憶媒體及基板處理裝置
US11651961B2 (en) * 2019-08-02 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning process of a semiconductor structure with enhanced adhesion
KR102398530B1 (ko) * 2020-09-03 2022-05-17 엠에이치디 주식회사 미세 패턴 형성 방법
CN112071742A (zh) * 2020-09-18 2020-12-11 上海华虹宏力半导体制造有限公司 半导体器件的制造方法
US11961738B2 (en) 2021-02-12 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190445A (ja) * 1995-06-19 2002-07-05 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
JP2006309202A (ja) * 2005-03-29 2006-11-09 Toray Ind Inc 感光性樹脂組成物およびそれを用いた半導体装置
JP2009509176A (ja) * 2005-09-16 2009-03-05 富士フイルム株式会社 感光性組成物、転写材料、遮光膜及びその製造方法、表示装置用カラーフィルタ、表示装置用基板、表示装置
JP2009063989A (ja) * 2007-02-16 2009-03-26 Shin Etsu Chem Co Ltd パターン形成方法並びにこれに用いるレジスト材料
JP2014119658A (ja) * 2012-12-18 2014-06-30 Shin Etsu Chem Co Ltd ネガ型レジスト材料及びこれを用いたパターン形成方法
WO2016065120A1 (en) * 2014-10-23 2016-04-28 Inpria Corporation Organometallic solution based high resolution patterning compositions and corresponding methods
JP2017147328A (ja) * 2016-02-17 2017-08-24 株式会社Ｓｃｒｅｅｎホールディングス 現像ユニット、基板処理装置、現像方法および基板処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4797662B2 (ja) * 2006-02-03 2011-10-19 東京エレクトロン株式会社 塗布、現像方法、塗布、現像装置及び記憶媒体
JP5344824B2 (ja) * 2008-01-31 2013-11-20 東京エレクトロン株式会社 レジストパターンの形成方法および記録媒体
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP5516931B2 (ja) * 2009-03-12 2014-06-11 ルネサスエレクトロニクス株式会社 レジストパターン形成方法
US9176377B2 (en) 2010-06-01 2015-11-03 Inpria Corporation Patterned inorganic layers, radiation based patterning compositions and corresponding methods
TWI788434B (zh) * 2017-10-27 2023-01-01 日商東京威力科創股份有限公司 光罩圖案形成方法、記憶媒體及基板處理裝置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190445A (ja) * 1995-06-19 2002-07-05 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
JP2006309202A (ja) * 2005-03-29 2006-11-09 Toray Ind Inc 感光性樹脂組成物およびそれを用いた半導体装置
JP2009509176A (ja) * 2005-09-16 2009-03-05 富士フイルム株式会社 感光性組成物、転写材料、遮光膜及びその製造方法、表示装置用カラーフィルタ、表示装置用基板、表示装置
JP2009063989A (ja) * 2007-02-16 2009-03-26 Shin Etsu Chem Co Ltd パターン形成方法並びにこれに用いるレジスト材料
JP2014119658A (ja) * 2012-12-18 2014-06-30 Shin Etsu Chem Co Ltd ネガ型レジスト材料及びこれを用いたパターン形成方法
WO2016065120A1 (en) * 2014-10-23 2016-04-28 Inpria Corporation Organometallic solution based high resolution patterning compositions and corresponding methods
JP2017147328A (ja) * 2016-02-17 2017-08-24 株式会社Ｓｃｒｅｅｎホールディングス 現像ユニット、基板処理装置、現像方法および基板処理方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CLARK BENJAMIN: "Coater/developer process integration of metal-oxide based photoresist", PROCEEDINGS OF SPIE, vol. 9425, JPN7018002600, 20 March 2015 (2015-03-20), pages 94251 - 1, ISSN: 0004547235 *
DE SIMONE DANILO: "Demonstration of an N7 integrated fab process for metal oxide EUV photoresist", PROCEEDINGS OF SPIE, vol. 9776, JPN7021000241, 18 March 2016 (2016-03-18), pages 97760 - 1, ISSN: 0004547237 *
DE SIMONE DANILO: "Exploring the readiness of EUV photo materials for patterningadvanced technology nodes", PROCEEDINGS OF SPIE, vol. 10143, JPN7021000242, 24 March 2017 (2017-03-24), pages 101430 - 1, ISSN: 0004547238 *
KAWAKAMI SHINICHIRO: "Metal containing material processing on coater/developer system", PROCEEDINGS OF SPIE, vol. 9779, JPN7021000240, 25 March 2016 (2016-03-25), pages 97790 - 1, ISSN: 0004547236 *

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