JPWO2019054509A1 - 半導体素子の実装構造及び半導体素子と基板との組み合わせ - Google Patents

Abstract

半導体素子の実装構造は、素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、前記第１電極パッドが有する前記金属凸部の底部面積が、前記第１電極パッドの面積に対して、７０％以下であるか、又は、前記先端部にはんだ層を有する第１突起電極の前記はんだ層の最大断面積に対して、７５％以下である。

Description

本発明は、半導体素子の実装構造及び半導体素子と基板との組み合わせに関する。

従来、半導体素子を基板に実装する方法として、金ワイヤ等の金属細線を用いるワイヤーボンディング接続方式が知られている。一方、半導体装置に対する小型化、薄型化、高機能化、高集積化、高速化等の要求に対応するため、バンプと呼ばれる導電性突起を介して半導体素子と基板とを接続するフリップチップ接続方式（ＦＣ接続方式）が広まりつつある。ＦＣ接続方式は、半導体素子と基板とを接続するために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等に盛んに用いられている。ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）型の接続方式もＦＣ接続方式に該当する。また、ＦＣ接続方式は、半導体素子間を接続するＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の接続方式にも広く用いられている（例えば、特許文献１参照）。

半導体装置の更なる小型化、薄型化及び高機能化の要求に対応するため、上述した接続方式によって積層化及び多段化したチップスタック型パッケージ及びＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）が普及している。また、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）方式も広く普及し始めている。このような積層化及び多段化技術は、半導体素子等を三次元的に配置することから、半導体素子等を二次元的に配置する手法と比較してパッケージ面積を小さくできる。特に、ＴＳＶ技術は、半導体の性能向上、ノイズ低減、実装面積の削減及び省電力化にも有効であり、次世代の半導体配線技術として注目されている。

バンプ又は配線を含む接続部には導電材料が用いられている。導電材料の具体例として、はんだ、スズ、金、銀、銅、ニッケル及びこれらを複数種含む金属材料が挙げられる。接続部を構成する金属の表面に酸化膜が生成したり、酸化物等の不純物が付着したりすると、接続すべき回路部材間の接続性及び絶縁信頼性が低下し、上述した接続方式を採用するメリットが損なわれてしまうことが懸念される。このような不具合を抑制する方法として、接続前に基板表面及び半導体素子の表面の少なくとも一方にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅｓ）処理に用いられるプリフラックス、防錆処理剤等を施すなどして前処理を行う方法が挙げられる。しかし、前処理後にプリフラックス、防錆処理剤等が接続部に残存し、残存したプリフラックス、防錆処理剤等が劣化することで、接続部の接続信頼性が低下する場合もある。

一方、半導体素子と基板との接続部を半導体用接着剤で封止する方法によれば、回路部材間の電気的接続と、接続部の封止とを一括して行うことができる。そのため、接続部に用いられる金属の酸化、接続部への不純物の付着等が抑制され、接続部を外部環境から保護することができる。したがって、効果的に接続性、絶縁信頼性、作業性、生産性等を向上させることができる。

また、ＦＣ接続方式で半導体装置を製造する際、半導体素子と基板との熱膨張係数の差又は半導体素子同士の熱膨張係数の差に由来する熱応力が接続部に集中して接続不良を起こすことがある。熱膨張係数の差に由来する接続不良を起こさないようにするために、隣接する二つの回路部材（半導体素子、基板等）の空隙を接着剤組成物で封止することが有効である。特に、半導体素子と基板とでは熱膨張係数の異なる成分が用いられることが多いため、接着剤組成物により半導体装置を封止して耐熱衝撃性を向上させることが求められる。

接着剤組成物を用いたＦＣ接続方式は、Ｃａｐｉｌｌａｒｙ−Ｆｌｏｗ方式と、Ｐｒｅ−Ａｐｐｌｉｅｄ方式に大別できる（例えば、特許文献２〜６参照）。Ｃａｐｉｌｌａｒｙ−Ｆｌｏｗ方式は、半導体素子及び基板の接続後に、半導体素子及び基板間の空隙に液状の接着剤組成物を毛細管現象によって注入する方式である。Ｐｒｅ−Ａｐｐｌｉｅｄ方式は、半導体素子及び基板の接続前に、半導体素子又は基板上に、ペースト状又はフィルム状の接着剤組成物を供給した後、半導体素子と基板とを接続する方式である。

また、半導体素子の突起電極と実装用配線基板の電極パッドとの接合強度を高め、実装信頼性を向上させるため、突起電極が素子面に形成された半導体素子を、絶縁基板の上面の前記突起電極に対向する位置に金属凸部が設けられた電極パッドが形成された配線基板に、前記突起電極と前記金属凸部とを位置合せして接合した半導体素子の実装構造であって、前記突起電極に前記金属凸部の頂部が陥入しているとともに、前記金属凸部の側面と前記電極パッドの上面とのなす角度及び接合部における前記金属凸部の側面と前記突起電極の側面とのなす角度が９０°以上であることを特徴とする半導体素子の実装構造が開示されている（例えば、特許文献７参照）。

特開２００８−２９４３８２号公報 特開２００１−２２３２２７号公報 特開２００２−２８３０９８号公報 特開２００５−２７２５４７号公報 特開２００６−１６９４０７号公報 特開２００６−１８８５７３号公報 特開２００３−４５９１１号公報

一般に、接着剤組成物（アンダーフィル材）を用いたＰｒｅ−Ａｐｐｌｉｅｄ方式における半導体装置の製造では、半導体素子と基板の間へのアンダーフィル材の付与及びアンダーフィル材の加熱硬化が行われる。現在、この方式では、一つの半導体装置ごとに半導体素子と基板との間へのアンダーフィル材の付与及びアンダーフィル材の加熱硬化が行われている。そのため、現行のＰｒｅ−Ａｐｐｌｉｅｄ方式のアンダーフィル材を用いた半導体装置の製造は、生産効率が悪く、生産効率の向上が重要な課題になっている。

また、低コスト化が可能なＦＣ接続方式として、導電性ペーストを用いた方式がある。この方式は、半導体素子に突起電極を形成後、突起電極の先端に導電性ペーストを転写し、基板電極に突起電極を接触させることで電気的導通を得るものである。この方式での接続抵抗は、導電性ペーストの厚さ、導電粒子の充填率等に依存し、一般的にはんだ接続と比較して接続抵抗が高くなってしまうことが課題である。

かかる状況を解決するため、接着剤組成物がない状態で半導体素子を基板に仮搭載後、リフローによる一括はんだ接続を行い、Ｃａｐｉｌｌａｒｙ−Ｆｌｏｗ方式でアンダーフィル材の付与及びアンダーフィル材を加熱硬化する方法が考えられる。しかしながら、近年の半導体装置の小型化の進展に伴って、メモリー及びロジックに代表される半導体素子のバンプ又は配線を含む接続部も狭ピッチ化が進んでいる。そのため、接着剤組成物がない状態で半導体素子を基板に仮搭載後、リフローによりはんだ接続を行うと、加熱工程であるリフローの際の振動及び基板のハンドリングで接続部の位置ずれが生じてしまう場合がある。また、ＴＳＶ方式で半導体素子を多層化したものは仮搭載後に半導体素子が非常に不安定であるため、同様の理由でリフローによる一括はんだ接続をすると接続部で位置ずれが生じてしまう場合がある。接続部で位置ずれが生ずることで、半導体素子と基板との接続精度が悪化する。

本発明の一形態は、上記従来の事情に鑑みてなされたものであり、半導体素子と基板との接続精度に優れる半導体素子の実装構造を提供することを目的とする。また、本発明の他の一形態は、半導体素子と基板との接続部での位置ずれが生じにくい半導体素子と基板との組み合わせを提供することを目的とする。

前記課題を達成するための具体的手段は以下の通りである。
＜１＞ 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、
前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、
前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、
前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、
前記第１電極パッドが有する前記金属凸部の底部面積が、前記先端部にはんだ層を有する第１突起電極の前記はんだ層の最大断面積に対して、７５％以下である半導体素子の実装構造。
＜２＞ 前記半導体素子の前記基板と対向する側とは反対側に、１又は２以上のその他の半導体素子が、各半導体素子同士が素子電極を介して接続された状態で積層されており、
接続関係にある２つの半導体素子において、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の一方が、先端部にはんだ層を有する第２突起電極であり、
一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の他方が、１又は２以上の金属凸部を表面に有する第２電極パッドであり、
前記第２電極パッドが有する前記金属凸部が、前記第２突起電極が有する前記はんだ層に貫入しており、
前記第２電極パッドが有する前記金属凸部の底部面積が、前記先端部にはんだ層を有する第２突起電極の前記はんだ層の最大断面積に対して、７５％以下である＜１＞に記載の半導体素子の実装構造。
＜３＞ 前記金属凸部の形状が、円柱又は直方体である＜１＞又は＜２＞に記載の半導体素子の実装構造。
＜４＞ 前記金属凸部が、円柱又は直方体を高さ方向に少なくとも２つ重ねた形状としたものである＜１＞〜＜３＞のいずれか１項に記載の半導体素子の実装構造。
＜５＞ 前記金属凸部が、フォトリソグラフィーを用いて形成したものである＜１＞〜＜４＞のいずれか１項に記載の半導体素子の実装構造。
＜６＞ 加圧により前記第１電極パッドが有する前記金属凸部の少なくとも一部が、前記第１突起電極が有する前記はんだ層に貫入した状態として前記半導体素子と前記基板とを仮固定し、加熱により前記第１突起電極が有する前記はんだ層を溶融させて前記素子電極と前記基板電極とを接続して得られる＜１＞〜＜５＞のいずれか１項に記載の半導体素子の実装構造。
＜７＞ 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、
前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、
前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、
前記金属凸部の底部面積が、前記先端部にはんだ層を有する突起電極の前記はんだ層の最大断面積に対して、７５％以下である半導体素子と基板との組み合わせ。
＜８＞ 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、
前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、
前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、
前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、
前記第１電極パッドが有する前記金属凸部の底部面積が、前記第１電極パッドの面積に対して、７０％以下である半導体素子の実装構造。
＜９＞ 前記半導体素子の前記基板と対向する側とは反対側に、１又は２以上のその他の半導体素子が、各半導体素子同士が素子電極を介して接続された状態で積層されており、
接続関係にある２つの半導体素子において、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の一方が、先端部にはんだ層を有する第２突起電極であり、
一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の他方が、１又は２以上の金属凸部を表面に有する第２電極パッドであり、
前記第２電極パッドが有する前記金属凸部が、前記第２突起電極が有する前記はんだ層に貫入しており、
前記第２電極パッドが有する前記金属凸部の底部面積が、前記第２電極パッドの面積に対して、７０％以下である＜８＞に記載の半導体素子の実装構造。
＜１０＞ 前記金属凸部の形状が、円柱又は直方体である＜８＞又は＜９＞に記載の半導体素子の実装構造。
＜１１＞ 前記金属凸部が、円柱又は直方体を高さ方向に少なくとも２つ重ねた形状としたものである＜８＞〜＜１０＞のいずれか１項に記載の半導体素子の実装構造。
＜１２＞ 前記金属凸部が、フォトリソグラフィーを用いて形成したものである＜８＞〜＜１１＞のいずれか１項に記載の半導体素子の実装構造。
＜１３＞ 加圧により前記第１電極パッドが有する前記金属凸部の少なくとも一部が、前記第１突起電極が有する前記はんだ層に貫入した状態として前記半導体素子と前記基板とを仮固定し、加熱により前記第１突起電極が有する前記はんだ層を溶融させて前記素子電極と前記基板電極とを接続して得られる＜８＞〜＜１２＞のいずれか１項に記載の半導体素子の実装構造。
＜１４＞ 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、
前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、
前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、
前記金属凸部の底部面積が、前記電極パッドの面積に対して、７０％以下である半導体素子と基板との組み合わせ。

本発明の一形態によれば、半導体素子と基板との接続精度に優れる半導体素子の実装構造を提供することができる。また、本発明の他の一形態によれば、半導体素子と基板との接続部での位置ずれが生じにくい半導体素子と基板との組み合わせを提供することができる。

半導体素子及び基板が接続される前の状態を示す要部断面図である。 半導体素子及び基板が接続される前の状態を示す平面図である。 半導体素子が基板に仮搭載された状態を示す要部断面図である。 半導体素子及び基板が接続された後の状態を示す要部断面図である。

以下、本発明を適用した半導体素子の実装構造及び半導体素子と基板との組み合わせの一例について、図面を参照しながら詳細に説明する。但し、本発明は以下の開示に限定されるものではない。以下の開示において、その構成要素（要素ステップ等も含む）は、特に明示した場合を除き、必須ではない。数値及びその範囲についても同様であり、本発明を制限するものではない。また、各図における部材の大きさは概念的なものであり、部材間の大きさの相対的な関係はこれに限定されない。

本明細書において「工程」との語には、他の工程から独立した工程に加え、他の工程と明確に区別できない場合であってもその工程の目的が達成されれば、当該工程も含まれる。
本明細書において「〜」を用いて示された数値範囲には、「〜」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。
本開示中に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本開示中に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
本開示において各成分は該当する物質を複数種含んでいてもよい。
本開示において「層」又は「膜」との語には、当該層又は膜が存在する領域を観察したときに、当該領域の全体に形成されている場合に加え、当該領域の一部にのみ形成されている場合も含まれる。
本開示において「積層」との語は、層を積み重ねることを示し、二以上の層が結合されていてもよく、二以上の層が着脱可能であってもよい。

＜半導体素子の実装構造＞
本開示の第一の半導体素子の実装構造は、素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、前記第１電極パッドが有する前記金属凸部の底部面積が、前記先端部にはんだ層を有する第１突起電極の前記はんだ層の最大断面積に対して、７５％以下とされたものである。
また、本開示の第二の半導体素子の実装構造は、素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、前記第１電極パッドが有する前記金属凸部の底部面積が、前記第１電極パッドの面積に対して、７０％以下とされたものである。
本開示において、第一の半導体素子の実装構造及び第二の半導体素子の実装構造を、合わせて「半導体素子の実装構造」と称することがある。
本開示において、第１突起電極及び第１電極パッドは、半導体素子と基板との接続に寄与する素子電極又は基板電極を構成するものである。また、後述する第２突起電極及び第２電極パッドは、半導体素子同士の接続に寄与する素子電極を構成するものである。以下、本開示において第１突起電極及び第２突起電極を合わせて単に突起電極と称することがある。また、第１電極パッド及び第２電極パッドを合わせて単に電極パッドと称することがある。

本開示の半導体素子の実装構造によれば、半導体素子と基板との接続精度に優れる半導体素子の実装構造が得られる。その理由は明確ではないが、以下のように推察される。
本開示の半導体素子の実装構造では、半導体素子と基板とが、素子電極と基板電極とを介して接続される。ここで、素子電極及び基板電極の一方が先端部にはんだ層を有する突起電極であり、素子電極及び基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドである。半導体素子と基板とを接続する場合、半導体素子が基板に仮搭載された後にリフロー等の加熱工程に供される。半導体素子が基板に仮搭載されるときには、金属凸部がはんだ層に押し付けられるため、金属凸部の先端の少なくとも一部が、はんだ層に貫入した状態となる。はんだは他の金属材料に比較して溶融温度が低く硬度も低いことから、金属凸部の先端の少なくとも一部は、はんだ層に貫入しやすい。金属凸部の先端の少なくとも一部がはんだ層に貫入することで、基板に仮搭載された半導体素子は、基板上に仮固定されやすい。そのため、半導体素子を仮搭載された基板をハンドリングする際、リフロー等の加熱工程での振動などにより、仮搭載された半導体素子が基板から外れにくく、半導体素子の位置ずれが生じにくい。そのため、本開示の半導体素子の実装構造は、半導体素子と基板との接続精度に優れると推察される。本開示の半導体素子の実装構造は、特に狭ピッチ化された接続部を有する半導体素子の実装構造に有効である。

なお、本開示において「接続」とは、半導体素子及び基板又は半導体素子同士が電極（つまり、素子電極又は基板電極）を介して物理的に接続することを意味する。
半導体素子と基板とを接続する方法としては、特に制限されない。生産効率の観点から、加圧により前記第１電極パッドが有する前記金属凸部の少なくとも一部が、前記第１突起電極が有する前記はんだ層に貫入した状態として前記半導体素子と前記基板とを仮固定し、加熱により前記第１突起電極が有する前記はんだ層を溶融させて前記素子電極と前記基板電極とを接続する方法が挙げられる。
より具体的には、突起電極と電極パッドとを位置合せし、突起電極の先端部のはんだ層と電極パッドの表面の１又は２以上の金属凸部とが接触した状態で加圧する。これにより、突起電極のはんだ層に電極パッドの金属凸部の頂部が貫入して半導体素子が基板に仮搭載される。その後、リフローに代表される加熱装置を用いて、はんだ層を構成するはんだを溶融させ、突起電極と電極パッドとをはんだ接続させることができる。

半導体素子を基板に仮搭載する際に、はんだの濡れ性を向上させ、接続を確実にするために、突起電極及び電極パッドの少なくとも一方にフラックスを付与してもよい。

はんだ層と金属凸部とが接触した状態で加圧する際に付与される圧力の大きさは、特に限定されるものではない。一般的なフリップチップの実装工程と同様に、突起電極の数、突起電極の高さのばらつき、加圧による突起電極又は基板上の配線の変形量等を考慮して設定することができる。具体的には、例えば、突起電極１個あたりに受ける荷重が１ｇｆ（０．００９８Ｎ）〜２０ｇｆ（０．１９６Ｎ）程度になるように設定することが好ましい。また、例えば、一つの半導体素子に掛かる荷重が５Ｎ〜２００Ｎ程度になるように設定することが好ましい。
突起電極１個あたりに受ける荷重が０．００９８Ｎ以上であるか又は半導体素子に掛かる荷重が５Ｎ以上であれば、半導体素子の仮固定力が十分となり、後段の工程での半導体素子の位置ずれが生じにくい傾向にある。突起電極１個あたりに受ける荷重が０．１９６Ｎ以下であるか又は半導体素子に掛かる荷重が２００Ｎ以下であれば、荷重が大きすぎることによる半導体素子の損傷の発生が抑制される傾向にある。

はんだ層と金属凸部とが接触した状態で加圧する際に、基板及び半導体素子の少なくとも一方を加熱してもよい。加熱温度は、生産性及び半導体素子を搬送装置で搬送する際の取り扱い性の観点から、はんだが溶融しない温度で行われることが好ましく、２１０℃以下の温度で行われることが好ましく、２００℃以下の温度で行われることがより好ましい。

半導体素子の種類は特に制限されず、シリコン、ゲルマニウム等の同一種類の元素から構成される元素半導体、ガリウムヒ素、インジウムリン等の化合物半導体などを用いることができる。樹脂等によってパッケージングされていないチップ（ダイ）そのもの、樹脂等によってパッケージングされているＣＳＰ、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等と呼ばれている半導体パッケージなども挙げることができる。また、半導体素子は、複数個の半導体素子を高さ方向及び平面方向の少なくとも一方に配置する構成のものでもよい。複数個の半導体素子を高さ方向に配置する場合には、複数個の半導体素子がＴＳＶによって接続されていてもよい。

突起電極としては、先端部にはんだ層を有するものであれば特に限定されない。突起電極としては、金属ポストと金属ポストの先端に設けられたはんだ層との組み合わせであってもよい。はんだ層を有する突起電極の材質は、はんだを有すること以外は特に制限されず、通常使用される材質から選択することができる。
突起電極の間隔は、１μｍ〜１００μｍであることが好ましく、１０μｍ〜７０μｍであることがより好ましく、３０μｍ〜５０μｍであることがさらに好ましい。
はんだ層の厚みは、０．１μｍ〜５０μｍであることが好ましく、１μｍ〜３０μｍであることがより好ましく、５μｍ〜２０μｍであることがさらに好ましい。はんだ層の厚みが０．１μｍ以上であれば、金属凸部のはんだ層への貫入量を十分に確保でき、仮固定力が小さくなりにくいため後段の工程での位置ずれが生じにくい傾向にある。はんだ層の厚みが５０μｍ以下であれば、はんだ層を溶融させて素子電極と基板電極とを接続するための処理時間が長くなりにくい傾向にある。また、素子電極と基板電極とを接続する際の、隣接する電極間の電気的短絡が生じにくい傾向にある。
突起電極が金属ポストと金属ポストの先端に設けられたはんだ層とを有する構成である場合には、金、銀、銅、スズ、ニッケル等を主な成分とする金属層を有する金属ポストが、例えばメッキにより形成されていてもよい。金属ポストを構成する金属層は単一の成分を含むものであっても、複数の成分を含むものであってもよい。また、金属層は、単層構造であってもよく、複数の金属層が積層された積層構造をしていてもよい。金属ポストの材質としては、電気抵抗が小さく比較的耐蝕性が高いことから銅を好ましく用いることができる。
はんだ層のはんだ材料としては、スズ−銀系はんだ、スズ−鉛系はんだ、スズ−ビスマス系はんだ、スズ−銅系はんだ、金−銅系はんだ、スズ−銀−銅系はんだ等が使用でき、環境問題及び安全性の観点から、金−銅系はんだ、スズ−銅系はんだ、スズ−ビスマス系はんだ、スズ-銀系はんだ、スズ−銀−銅系はんだ等の無鉛はんだを好ましく使用することができる。
銅製の金属ポスト上にはんだ層を形成する場合は、接続信頼性を向上する観点から、金属成分間の拡散を抑制するためニッケル層を銅製の金属ポストとはんだ層との間に形成してもよい。また、はんだ層に電極パッドの金属凸部を貫入しやすくさせるために、めっき、印刷等ではんだ層を突起電極に形成後、はんだ層に対して加熱処理を行わなくともよい。

基板の種類は特に制限されず、ＦＲ４、ＦＲ５等の繊維基材を含む有機基板、繊維基材を含まないビルドアップ型の有機基板、ポリイミド、ポリエステル等の有機フィルム、アルミナ、ガラス、シリコン等の無機材料を含む基材などに、接続用の電極を含む導体配線が形成された配線板を挙げることができる。基板には、セミアディティブ法、サブトラクティブ法等の手法により、回路、基板電極等が形成されていてもよい。
基板はシリコン（Ｓｉ）でもよい。シリコン（Ｓｉ）製の基板は、サイズ、厚み等について制限されない。シリコン（Ｓｉ）製の基板としては、表面に接続用の電極を含む導体配線が形成されたウェハーを挙げることができる。また、シリコン（Ｓｉ）製の基板には、配線、トランジスター、その他の電子素子、貫通電極（ＴＳＶ）等が形成されていてもよい。

金属凸部は、フォトリソグラフィーを用いて形成されたものであってもよい。
金属凸部を電極パッドの表面にフォトリソグラフィー技術を用いて形成する場合、シード層を残した電極パッド面に、感光性のフォトレジストを付与し、露光し、現像し、めっきし、フォトレジストを剥離し、シード層をエッチングするプロセスを経て形成することができる。金属凸部を形成する方法については、上記方法に限定されない。
金属凸部を形成する方法として、フォトリソグラフィーを用いて形成する方法以外に、ボールボンダーを用いて金、銅等の金属ワイヤーを電極パッド上に溶接し、柱状に形成し、特定の長さで切断する方法、３Ｄプリンターを用いて形成する方法、切削加工により形成する方法なども用いることができる。

金属凸部の材質は、特に制限されず、銅、ニッケル等の各種金属を用いてもよい。金属凸部の材質に銅を用いた場合は、放熱効果のある接続抵抗の少ない接続部を有する半導体素子の実装構造を得ることが可能となる。
また、電極間の接続を確実にするために、金属凸部の表面に、金メッキ、ニッケル／金メッキ、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅｓ）処理等を施してもよい。ＯＳＰの市販品としては、四国化成工業株式会社の耐熱型水溶性プレフラックス タフエースＦ２（ＬＸ）ＰＫ等が挙げられる。

金属凸部の形状は特に限定されない。金属凸部の形状としては、円柱、直方体、三角柱等が挙げられる。
金属凸部の形状を円柱又は直方体としたときには、金属凸部の頂部と、これらの頂部が貫入され塑性変形した突起電極の先端部のはんだ層とがお互いに良好に噛み合うようになる。そのため、リフロー処理の際の外力に対しても十分な強度を得ることができ、接続部の位置ずれの発生をより抑制することができる傾向にある。

また、金属凸部は、円柱、直方体、三角柱等を高さ方向に少なくとも２つ重ねた形状としてもよい。この場合、電極パッドの表面に対して最上段に設けられた円柱、直方体、三角柱等の底部面積は、電極パッドの表面に対して最下段に設けられた円柱、直方体、三角柱等の底部面積よりも小さいことが好ましい。これにより、突起電極のはんだ層に金属凸部の頂部が貫入されやすくなり、金属凸部と突起電極のはんだ層との噛み合いが良好になり、リフロー処理の際の外力に対する強度が高くなり位置ずれがより生じにくくなる傾向にある。
はんだ層への貫入のし易さから、金属凸部の形状としては、円柱又は直方体が好ましい。
また、金属凸部は、円柱又は直方体を高さ方向に少なくとも２つ重ねた形状としたものであってもよい。

また、電極パッドは、表面に金属凸部を２つ以上有していてもよい。表面に金属凸部を２つ以上有する場合、各金属凸部の形状は同じであっても異なっていてもよい。

電極パッドにおける金属凸部の高さは、突起電極のはんだ層の厚さ以下であることが望ましい。金属凸部の高さをはんだ層の厚さ以下とすることで、金属凸部がはんだ層に貫入しやすくなる。金属凸部ができるだけ深くはんだ層に貫入された方が強度を大きくすることができ、接続部の位置ずれを抑制することができる傾向にある。金属凸部の高さは、特に限定されるものではなく、金属凸部のはんだ層への貫入量を大きくできるという観点及び工業的な生産性の観点から、０．１μｍ〜５０μｍであることが好ましく、０．５μｍ〜３０μｍであることがより好ましく、１μｍ〜１０μｍであることがさらに好ましい。はんだ溶融による金属凸部と突起電極との接続形成時のはんだの濡れ性を向上するために、金属凸部の最表面に金を主成分とする金含有層を形成することもできる。金含有層の形成方法は特に限定されず、めっき、スパッタリング等の方法を用いることができる。

本開示の第一の半導体素子の実装構造では、電極パッドの金属凸部を突起電極のはんだ層に貫入させるために、金属凸部の底部面積が、突起電極のはんだ層の最大断面積に対して、７５％以下とされ、好ましくは７０％以下であり、より好ましくは５０％以下であり、さらに好ましくは４０％以下である。金属凸部の底部面積が突起電極のはんだ層の最大断面積に対して７５％以下であると、突起電極のはんだ層に金属凸部が貫入することが容易となり、接続部の位置ずれが抑制される。また、突起電極のはんだ層に金属凸部が貫入する際の金属凸部の折れ、倒れなどを防止できる観点から、金属凸部の底部面積は、突起電極のはんだ層の最大断面積に対して、５％以上であることが好ましく、１０％以上であることがより好ましい。本開示において、はんだ層の最大断面積は、突起電極を高さ方向から見たときのはんだ層の面積をいう。
また、本開示の第二の半導体素子の実装構造では、電極パッドの金属凸部を突起電極のはんだ層に貫入させるために、金属凸部の底部面積が、電極パッドの面積に対して、７０％以下とされ、好ましくは５０％以下であり、より好ましくは４０％以下である。金属凸部の底部面積が電極パッドの面積に対して７０％以下であると、突起電極のはんだ層に金属凸部が貫入することが容易となり、接続部の位置ずれが抑制される。また、金属凸部の底部面積は、電極パッドの面積に対して、５％以上であってもよく、１０％以上であってもよい。

金属凸部の底部面積とは、金属凸部を高さ方向から観察したときの当該金属凸部が占める面積をいう。また、金属凸部が円柱、直方体、三角柱等を高さ方向に重ねた形状である場合、金属凸部の底部面積とは、最下段に設けられた円柱、直方体、三角柱等についての底部面積をいう。また、電極パッドが表面に金属凸部を２つ以上有する場合、金属凸部の底部面積とは、各金属凸部の底部面積の合計をいう。

本開示の第二の半導体素子の実装構造において、突起電極を高さ方向から見たときのはんだ層の面積（はんだ層の最大断面積）に対する、金属凸部の底部面積は、７５％以下であってもよく、７０％以下であってもよく、５０％以下であってもよく、４０％以下であってもよい。また、突起電極を高さ方向から見たときのはんだ層の面積に対する、金属凸部の底部面積は、５％以上であってもよく、１０％以上であってもよく、１５％以上であってもよい。

本開示の半導体素子の実装構造では、半導体素子の基板と対向する側とは反対側に、１又は２以上のその他の半導体素子が、各半導体素子同士が素子電極を介して接続された状態で積層されていてもよい。複数の半導体素子が積層される場合、接続関係にある２つの半導体素子において、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の一方が、先端部にはんだ層を有する第２突起電極であり、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の他方が、１又は２以上の金属凸部を表面に有する第２電極パッドであり、第２電極パッドが有する金属凸部が、第２突起電極が有するはんだ層に貫入しており、第２電極パッドが有する金属凸部の底部面積が、先端部にはんだ層を有する第２突起電極のはんだ層の最大断面積に対して、７５％以下であるか、または、第２電極パッドが有する金属凸部の底部面積が、第２電極パッドの面積に対して、７０％以下であってもよい。
第２電極パッドが有する金属凸部の底部面積は、先端部にはんだ層を有する第２突起電極のはんだ層の最大断面積に対して、７０％以下であってもよく、５０％以下であってもよく、４０％以下であってもよい。一方、第２電極パッドが有する金属凸部の底部面積は、先端部にはんだ層を有する第２突起電極のはんだ層の最大断面積に対して、５％以上であってもよく、１０％以上であってもよく、１５％以上であってもよい。
また、第２電極パッドが有する金属凸部の底部面積は、第２電極パッドの面積に対して、５０％以下であってもよく、４０％以下であってもよい。一方、第２電極パッドが有する金属凸部の底部面積は、第２電極パッドの面積に対して、５％以上であってもよく、１０％以上であってもよく、１５％以上であってもよい。
複数の半導体素子が積層される場合における突起電極及び電極パッドの詳細並びに突起電極と電極パッドとを接続するための方法の詳細は、上述のとおりである。

次に、本開示の半導体素子の実装構造及びその製造方法について図面を参照しつつ具体例を説明する。但し、本発明はこれらの態様に限定されるものではない。なお、各図面においては、突起電極と電極パッドの金属凸部との接続部近傍の要部を図示している。

図１Ａは、半導体素子及び基板が接続される前の状態を示す要部断面図であり、図１Ｂは、半導体素子及び基板が接続される前の基板の状態を示す平面図であり、図２は、半導体素子が基板に仮搭載された状態を示す要部断面図であり、図３は、半導体素子及び基板が接続された後の状態を示す要部断面図である。なお、以下の図面においては、素子電極が突起電極であり、基板電極が電極パッドである構成について説明するが、本開示はこれに限定されるものではなく、素子電極が電極パッドであり、基板電極が突起電極である構成であってもよい。
図１Ａ、図１Ｂ、図２及び図３において、符号１は不図示の電極パッドを含む半導体素子を、符号２は半導体素子１の素子面の電極パッド上に形成された銅等の金属からなる金属ポスト（ピラー）を、符号３は金属ポスト２の先端部に設けられたはんだ層を示す。図１Ａにおいて、金属ポスト２及びはんだ層３により突起電極が構成されている。また、符号６は基板を、符号４は基板６の表面の突起電極に対向する位置に形成された電極パッドを、符号５は電極パッド４の表面に設けられた金属凸部を、示す。突起電極は半導体素子の素子面に形成され、電極パッド４は基板６の表面の突起電極に対向する位置に形成される。

まず、図１Ａに示すように、半導体素子１の突起電極と、突起電極に対向する電極パッド４に設けられた金属凸部５の位置合わせを行う。次に図２に示すように、突起電極と金属凸部５を有する電極パッド４が対向した状態で加圧して、突起電極のはんだ層３に電極パッド４の金属凸部５を貫入させて仮搭載する。

その後、半導体素子１を基板６に仮搭載した状態で、リフローに代表される加熱装置を用いて、はんだ層３を溶融させ、半導体素子１の突起電極（素子電極）と基板６の金属凸部５を有する電極パッド４（基板電極）をはんだ接続させる。以上の工程を経ることで、図３に示すような金属凸部５がはんだ層３に貫入している半導体素子の実装構造が製造される。
はんだ接続完了後に、半導体素子と基板の間を樹脂材料で埋める封止を行ってもよい。作製物の構造、使用環境等に合わせた適切な封止樹脂材料を用いることで、作製物の使用環境下での動作の信頼性を向上できることがある。樹脂封止の方法は限定されないが、半導体素子と基板との間に液状樹脂材料を流し込むキャピラリーフローアンダーフィル工法、モールド工程で液状樹脂、溶融させた顆粒状樹脂等を流し込むモールドアンダーフィル工法などを用いることができる。液状樹脂には、シリカ、アルミナ、窒化珪素、窒化ホウ素等の無機材料、有機材料などからなる粒子を加えたものを用いることもできる。アルミナ、窒化珪素、窒化ホウ素等の粒子を用いると樹脂材料の熱伝導率を高めることができ、発熱量の多い半導体素子を用いる場合、放熱特性を向上でき、半導体の動作の安定性を高めることができる傾向にある。

＜半導体素子と基板との組み合わせ＞
本開示の第一の半導体素子と基板との組み合わせは、素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、前記金属凸部の底部面積が、前記先端部にはんだ層を有する突起電極の前記はんだ層の最大断面積に対して、７５％以下としたものである。
また、本開示の第二の半導体素子と基板との組み合わせは、素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、前記金属凸部の底部面積が、前記電極パッドの面積に対して、７０％以下としたものである。
本開示において、第一の半導体素子と基板との組み合わせ及び第二の半導体素子と基板との組み合わせを、合わせて「半導体素子と基板との組み合わせ」と称することがある。
本開示の半導体素子と基板との組み合わせを用いることで、本開示の半導体素子の実装構造を製造してもよい。
本開示の半導体素子と基板との組み合わせに含まれる半導体素子、基板、電極パッド、突起電極等の詳細は、本開示の半導体素子の実装構造の場合と同様である。

なお、以上はあくまで本開示の実施の形態の例示であって、本開示はこれらに限定されるものではなく、本開示の要旨を逸脱しない範囲で種々の変更及び改良を加えることは何ら差し支えない。

以下、本発明を実施例により具体的に説明するが、本発明はこれらの実施例に限定されるものではない。

［実施例１］
アルミニウム配線を有するサイズが１０ｍｍ×８ｍｍで厚みが７２５μｍのシリコンチップ（株式会社ウォルツ、商品名「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」、突起電極（バンプ）：Ｓｎ−Ａｇ系はんだ、バンプはんだ厚み：８μｍ、バンプ間隔：４０μｍ、銅ピラーの高さ：１５μｍ、バンプサイズ：φ２０μｍ）を半導体素子として用意した。

シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、縦２０μｍ、横３μｍ、高さ５μｍの金属凸部を作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして基板を作製し、これを評価に使用した。

次いで、シリコンチップのバンプを有する面を基板側に向け、バンプが基板と接触するように、シリコンチップの上から１００Ｎの荷重で加圧用部材により加圧し、バンプのはんだ層に基板の金属凸部を貫入させた。この際、シリコンチップのバンプにフラックスを付与してから加圧した。このようにして、シリコンチップ（半導体素子）を仮搭載した基板を作製した。

上記でシリコンチップを仮搭載した基板を、ＩＲリフロー炉（株式会社タムラ製作所、商品名「ＴＮＰ２２５−３３７ＥＭ」）を通過させ、はんだを溶融し、シリコンチップのバンプを基板にはんだ接続した。なお、ＩＲリフロー炉内での加熱最高温度が２６０℃になるように温度プロファイルを設定した。

［実施例２］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、縦２０μｍ、横３μｍ、高さ５μｍの金属凸部を電極パッド上に２つ作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例３］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、縦１０μｍ、横１０μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例４］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１６μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例５］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１６μｍ、高さ２μｍの金属凸部を電極パッド上に作製した。この作製した円柱状の金属凸部上面に同様にセミアディティブ工法を用いて、直径８μｍ、高さ３μｍの金属凸部を作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［比較例１］
実施例１の電極パッドの表面に金属凸部を作製しないこと以外は実施例１と同様とした。

［比較例２］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径２４μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［比較例３］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径２２μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

上記で得られた半導体素子の実装構造について、以下のようにして、実装後の位置ずれの確認を行った。評価結果を表１に示す。

＜シリコンチップと基板との位置ずれの確認＞
位置ずれの確認は、シリコンチップのはんだバンプに、基板の金属凸部を貫入させシリコンチップを基板に仮搭載し、加熱処理によりはんだ接続した半導体素子の実装構造について、シリコンチップのはんだバンプと基板の電極パッド部分との位置ずれをＸ線観察装置（ノードソン・アドバンスト・テクノロジー株式会社、商品名「ＸＤ−７６００ＮＴ１００−ＣＴ」）で確認することで行った。位置ずれは、下記の評価基準に従って評価した。
なお、位置ずれは５箇所を測定し、その算術平均値を求めた。

−評価基準−
Ａ：シリコンチップのバンプと基板の電極パッド部分との位置ずれの平均が１０μｍ未満である。
Ｂ：シリコンチップのバンプと基板の電極パッド部分との位置ずれの平均が１０μｍ以上、１５μｍ未満である。
Ｃ：シリコンチップのバンプと基板の電極パッド部分との位置ずれの平均が１５μｍ以上である。

［実施例６］
突起電極と反対面の同じ位置に電極パッドを有し、積層可能なアルミニウム配線を有するサイズが１０ｍｍ×８ｍｍで厚みが５０μｍのシリコンチップ（株式会社ウォルツ、商品名「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０１ＪＹ」、突起電極（バンプ）：Ｓｎ−Ａｇ系はんだ、バンプはんだ厚み：８μｍ、バンプ間隔：４０μｍ、銅ピラーの高さ：１５μｍ、バンプサイズ：φ２０μｍ、電極パッド：パッドサイス：φ２６μｍ、パッド高さ：６μｍ）を半導体素子として用意した。この「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０１ＪＹ」の電極パッド上に実施例１と同様の方法で縦２０μｍ、横３μｍ、高さ５μｍの金属凸部を作製したものを評価に使用した。
次いで、シリコンチップのバンプを有する面を基板側に向け、バンプが基板と接触するように、シリコンチップの上から１００Ｎの荷重で加圧用部材により加圧し、バンプのはんだ層に基板の金属凸部を貫入させた。この際、シリコンチップのバンプにフラックスを付与してから加圧した。同様に、同じシリコンチップを同条件で４段積層して、シリコンチップ（半導体素子）を４段仮搭載した基板を作製した以外は実施例１と同様とした。

［実施例７］
実施例１において、シリコンチップを仮搭載した基板を、ＩＲリフロー炉を通過させ、はんだ接続した基板に、日立化成株式会社の液状封止材：ＣＥＬ−Ｃ−３７３０をジェットディスペンスサー（武蔵エンジニアリング株式会社、商品名「ＦＡＤ２５００」）を用いて塗布し、１６５℃で２時間硬化した以外は実施例１と同様とした。

［実施例８］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１６.４μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例９］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１５μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例１０］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１４μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

［実施例１１］
シリコンウェハー上に、「ＷＡＬＴＳ−ＴＥＧ ＷＭ４０−０１０２ＪＹ」のバンプ位置に対向する位置にセミアディティブ工法を用いて、直径２６μｍ、厚み２μｍのめっき銅で電極パッドを形成した。このとき、シード層はエッチングしないでおいた。次に、作製した電極パッドの表面に同様にセミアディティブ工法を用いて、直径１７μｍ、高さ５μｍの金属凸部を電極パッド上に作製し、最後に電極パッドのシード層をエッチングし、金属凸部を有する電極パッドを作製した。これを、１０ｍｍ×８ｍｍにダイシングして評価に使用した以外は実施例１と同様とした。

上記で得られた実施例６〜実施例１１の半導体素子の実装構造について、以下のようにして実装後の位置ずれの確認を行った。合わせて、実施例１〜実施例５及び比較例１〜比較例３の半導体素子の実装構造についても同様に評価した。評価結果を表２及び表３に示す。

＜シリコンチップと基板との位置ずれの確認＞
位置ずれの確認は、シリコンチップのはんだバンプに、基板の金属凸部を貫入させシリコンチップを基板に仮搭載し、加熱処理によりはんだ接続した半導体素子の実装構造について、シリコンチップのはんだバンプと基板の電極パッド部分との位置ずれをＸ線観察装置（ノードソン・アドバンスト・テクノロジー株式会社、商品名「ＸＤ−７６００ＮＴ１００−ＣＴ」）で確認することで行った。
なお、位置ずれは２０箇所を測定し、シリコンチップのバンプと基板の電極パッド部分との位置ずれが１０μｍ未満である箇所の割合（百分率）を求めた。

表１〜表３に示すように、本開示の半導体素子の実装構造は、位置ずれが生じにくく、接続精度に優れることがわかる。

２０１７年９月１５日に出願された日本国特許出願２０１７−１７７４８７号の開示は、その全体が参照により本明細書に取り込まれる。
また、本明細書に記載された全ての文献、特許出願、及び技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

１ 半導体素子
２ 金属ポスト
３ はんだ層
４ 電極パッド
５ 金属凸部
６ 基板

Claims (14)

1. 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、
   前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、
   前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、
   前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、
   前記第１電極パッドが有する前記金属凸部の底部面積が、前記先端部にはんだ層を有する第１突起電極の前記はんだ層の最大断面積に対して、７５％以下である半導体素子の実装構造。
2. 前記半導体素子の前記基板と対向する側とは反対側に、１又は２以上のその他の半導体素子が、各半導体素子同士が素子電極を介して接続された状態で積層されており、
   接続関係にある２つの半導体素子において、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の一方が、先端部にはんだ層を有する第２突起電極であり、
   一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の他方が、１又は２以上の金属凸部を表面に有する第２電極パッドであり、
   前記第２電極パッドが有する前記金属凸部が、前記第２突起電極が有する前記はんだ層に貫入しており、
   前記第２電極パッドが有する前記金属凸部の底部面積が、前記先端部にはんだ層を有する第２突起電極の前記はんだ層の最大断面積に対して、７５％以下である請求項１に記載の半導体素子の実装構造。
3. 前記金属凸部の形状が、円柱又は直方体である請求項１又は請求項２に記載の半導体素子の実装構造。
4. 前記金属凸部が、円柱又は直方体を高さ方向に少なくとも２つ重ねた形状としたものである請求項１〜請求項３のいずれか１項に記載の半導体素子の実装構造。
5. 前記金属凸部が、フォトリソグラフィーを用いて形成したものである請求項１〜請求項４のいずれか１項に記載の半導体素子の実装構造。
6. 加圧により前記第１電極パッドが有する前記金属凸部の少なくとも一部が、前記第１突起電極が有する前記はんだ層に貫入した状態として前記半導体素子と前記基板とを仮固定し、加熱により前記第１突起電極が有する前記はんだ層を溶融させて前記素子電極と前記基板電極とを接続して得られる請求項１〜請求項５のいずれか１項に記載の半導体素子の実装構造。
7. 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、
   前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、
   前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、
   前記金属凸部の底部面積が、前記先端部にはんだ層を有する突起電極の前記はんだ層の最大断面積に対して、７５％以下である半導体素子と基板との組み合わせ。
8. 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板とが、前記素子電極と前記基板電極とを介して接続されており、
   前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する第１突起電極であり、
   前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する第１電極パッドであり、
   前記第１電極パッドが有する前記金属凸部が、前記第１突起電極が有する前記はんだ層に貫入しており、
   前記第１電極パッドが有する前記金属凸部の底部面積が、前記第１電極パッドの面積に対して、７０％以下である半導体素子の実装構造。
9. 前記半導体素子の前記基板と対向する側とは反対側に、１又は２以上のその他の半導体素子が、各半導体素子同士が素子電極を介して接続された状態で積層されており、
   接続関係にある２つの半導体素子において、一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の一方が、先端部にはんだ層を有する第２突起電極であり、
   一の半導体素子が有する素子電極及び他の半導体素子が有する素子電極の他方が、１又は２以上の金属凸部を表面に有する第２電極パッドであり、
   前記第２電極パッドが有する前記金属凸部が、前記第２突起電極が有する前記はんだ層に貫入しており、
   前記第２電極パッドが有する前記金属凸部の底部面積が、前記第２電極パッドの面積に対して、７０％以下である請求項８に記載の半導体素子の実装構造。
10. 前記金属凸部の形状が、円柱又は直方体である請求項８又は請求項９に記載の半導体素子の実装構造。
11. 前記金属凸部が、円柱又は直方体を高さ方向に少なくとも２つ重ねた形状としたものである請求項８〜請求項１０のいずれか１項に記載の半導体素子の実装構造。
12. 前記金属凸部が、フォトリソグラフィーを用いて形成したものである請求項８〜請求項１１のいずれか１項に記載の半導体素子の実装構造。
13. 加圧により前記第１電極パッドが有する前記金属凸部の少なくとも一部が、前記第１突起電極が有する前記はんだ層に貫入した状態として前記半導体素子と前記基板とを仮固定し、加熱により前記第１突起電極が有する前記はんだ層を溶融させて前記素子電極と前記基板電極とを接続して得られる請求項８〜請求項１２のいずれか１項に記載の半導体素子の実装構造。
14. 素子電極を有する半導体素子と、前記半導体素子と対向する側の面の前記素子電極と対向する位置に設けられた基板電極を有する基板と、を含み、
    前記素子電極及び前記基板電極の一方が、先端部にはんだ層を有する突起電極であり、
    前記素子電極及び前記基板電極の他方が、１又は２以上の金属凸部を表面に有する電極パッドであり、
    前記金属凸部の底部面積が、前記電極パッドの面積に対して、７０％以下である半導体素子と基板との組み合わせ。