JPWO2019049214A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、封止部と、封止部内に設けられた電子素子と、一端の上面に封止部内で電子素子が載置され、他端が封止部から露出している第１のリード端子と、一端が封止部内で第１のリード端子の一端に近接して配置され、他端が封止部から露出している第２のリード端子と、封止部内に設けられ、一端が電子素子の制御電極に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された第１の接続子と、電子素子の制御電極と第１の接続子の一端との間を接合し且つ導電性を有する第１の導電性接合材と、第１の接続子の他端と第２のリード端子の一端との間を接合し且つ導電性を有する第２の導電性接合材と、を備える。

Description

本発明は、半導体装置に関する発明である。
従来、電子モジュール等の半導体装置の一つとして、直流電源から入力した直流電力を交流電力に変換して出力するインバータ装置が知られている。
インバータ装置は、例えば、直流電圧を３相の交流電圧に変換し、３相モータを駆動するために用いられる。
例えば、従来の半導体装置では、ハイサイドとローサイドの電子素子（ＭＯＳＦＥＴ）の制御電極（ゲート電極）とリード端子（リードフレーム）とを、接続子（ゲートクリップ）ではんだ接続している（例えば、特許文献１、特許文献２参照）。
このような、半導体装置において、電子素子の制御電極（ゲート電極）は、他の入出力電極（ソース電極、ドレイン電極）と比較して小さいため、制御電極と接続子の接続が困難であり、接続子が横に倒れないようにリード端子の一端と安定して接続する必要がある。
そして、この接続子の接続に不良が発生してしまうと、当該電子素子の制御性が低下して半導体装置（インバータ装置）の信頼性が低下することとなる。
特開２００２−１００７１６ 特開２００９−２３８８５９
そこで、本発明は、接続子の接続の不良を抑制して、信頼性を向上することが可能な半導体装置を提供することを目的とする
本発明の一態様に係る実施形態に従った半導体装置は、
封止部と、
前記封止部内に設けられた電子素子と、
一端の上面に前記封止部内で前記電子素子が載置され、他端が前記封止部から露出している第１のリード端子と、
一端が前記封止部内で前記第１のリード端子の一端に近接して配置され、他端が前記封止部から露出している第２のリード端子と、
前記封止部内に設けられ、一端が前記電子素子の制御電極に電気的に接続され、他端が前記第２のリード端子の前記一端に電気的に接続された第１の接続子と、
前記電子素子の前記制御電極と前記第１の接続子の前記一端との間を接合し且つ導電性を有する第１の導電性接合材と、
前記第１の接続子の前記他端と前記第２のリード端子の前記一端との間を接合し且つ導電性を有する第２の導電性接合材と、
を備え、
前記第１の接続子の前記一端は、下方に突出して前記第１の導電性接合材で前記電子素子の前記制御電極に電気的に接続される突出部を有し、
前記第１の接続子の前記一端の幅は、前記第１の接続子の前記他端の幅よりも幅が狭くなっており、且つ、前記第１の接続子の前記他端の幅は、前記第２のリード端子の前記一端の幅よりも、狭くなっており、
前記第１の接続子の前記一端から前記他端に繋がる第１の側面は、水平方向に延びる直線に平行になっている
ことを特徴とする。
前記半導体装置において、
前記第１の接続子の前記第１の側面の反対側で前記一端から前記他端に繋がる第２の側面は、前記第１の接続子の前記他端の幅が前記一端の幅よりも幅が狭くなるように、前記第１の接続子の前記一端と前記他端との間で傾斜している
ことを特徴とする。
前記半導体装置において、
一端が前記封止部内で前記第１のリード端子の一端に近接して配置され、他端が前記封止部から露出している第３のリード端子と、
一端が前記電子素子の入出力電極に電気的に接続され、他端が前記第３のリード端子の前記一端に電気的に接続された第２の接続子と、をさらに備え、
前記第１の接続子は、前記第１の側面側において、前記第２の接続子に隣接する
ことを特徴とする。
前記半導体装置において、
前記第２のリード端子の一端の上面の高さは、前記電子素子の制御電極の上面の高さよりも、高いことを特徴とする。
前記半導体装置において、
前記第１の接続子の前記他端が下方に傾斜していることを特徴とする。
前記半導体装置において、
前記第１の導電性接合材および前記第２の導電性接合材は、はんだ材であることを特徴とする。
前記半導体装置において、
前記第１の接続子の前記一端の前記突出部は、上方から押圧することにより下方に突出させられて構成されていることを特徴とする。
前記半導体装置において、
前記第１の接続子の前記一端の前記突出部の反対側は、凹んでいることを特徴とする。
前記半導体装置において、
前記第２の接続子の幅は、前記第１の接続子の幅よりも、広いことを特徴とする。
前記半導体装置において、
前記第１の接続子の前記一端の先端は、前記第１のリード端子の前記一端の上面と離間していることを特徴とする。
前記半導体装置において、
前記第２のリード端子の前記一端の上面には、前記第２の導電性接合材を堰き止める壁部が設けられている
ことを特徴とする。
前記半導体装置において、
前記壁部は、前記第１の接続子の前記他端と接触していることを特徴とする。
前記半導体装置において、
前記第２の導電性接合材は、前記第１の接続子の前記他端と前記第２のリード端子の前記一端との間の接合時に表面張力で前記壁部に接触するように形成されている
ことを特徴とする。
前記半導体装置において、
前記第２のリード端子の前記一端の上面における前記壁部の高さは、前記第２のリード端子の前記一端の上面における前記第２の導電性接合材の高さよりも、高い
ことを特徴とする。
前記半導体装置において、
前記壁部は、
前記第２のリード端子の前記一端が延びる方向に対して、垂直に延在するように前記第２のリード端子の前記一端の前記上面に設けられている
ことを特徴とする。
本発明の一態様に係る半導体装置は、封止部と、封止部内に設けられた電子素子と、一端の上面に封止部内で電子素子が載置され、他端が封止部から露出している第１のリード端子と、一端が封止部内で第１のリード端子の一端に近接して配置され、他端が封止部から露出している第２のリード端子と、封止部内に設けられ、一端が電子素子の制御電極（ゲート電極）に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された第１の接続子（ゲートクリップ）と、電子素子の制御電極と第１の接続子の一端との間を接合し且つ導電性を有する第１の導電性接合材と、第１の接続子の他端と第２のリード端子の一端との間を接合し且つ導電性を有する第２の導電性接合材と、を備える。
そして、第１の接続子の一端は、下方に突出して第１の導電性接合材で電子素子の制御電極に電気的に接続される突出部を有する。
そして、第１の接続子の一端の幅は、第１の接続子の他端の幅Ｘよりも幅が狭くなっており、且つ、第１の接続子の他端の幅は、第２のリード端子の一端の幅よりも、狭くなっている。
そして、第１の接続子の一端から他端に繋がる第１の側面は、水平方向に延びる直線に平行になっている。
これにより、第１の接続子の一端は電子素子の小さい制御電極に突出部で接続されるとともに、第１の接続子の一端よりも幅が広い他端が幅広の第２のリード端子の一端と安定して（第１の接続子が横に倒れないように）接続されることとなる。
すなわち、本発明に係る半導体装置によれば、接続子の接続の不良を抑制して、信頼性を向上することができる。
図１は、第１の実施形態に係る半導体装置１００の構成の外観の一例を示す斜視図である。 図２は、図１に示す半導体装置１００の構成の一例を示す上面図である。 図３は、封止前のリードフレームに積載された電子素子近傍に注目した構成の一例を示す上面図である。 図４は、図１に示す半導体装置１００の回路構成の一例を示す回路図である。 図５は、図２に示す電子素子とリード端子との間に接続されたゲートクリップ近傍の構成の一例を示す断面図である。 図６は、図５に示すゲートクリップ（接続子）の構成の一例を示す図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１００の構成の外観の一例を示す斜視図である。また、図２は、図１に示す半導体装置１００の構成の一例を示す上面図である。また、図３は、封止前のリードフレームに積載された電子素子近傍に注目した構成の一例を示す上面図である。また、図４は、図１に示す半導体装置１００の回路構成の一例を示す回路図である。なお、図２において、封止部Ｒは透視されるように表記されている。
第１の実施形態に係る半導体装置１００は、直流電源から入力した直流電力を交流電力に変換して出力するインバータ装置である。
図１ないし図４に示すように、この半導体装置１００は、封止部Ｒと、ハイサイドの第１電子素子ＭＵ１、ＭＶ１、ＭＷ１と、ローサイドの第２電子素子ＭＵ２、ＭＶ２、ＭＷ２と、電源用リード端子（第１のリード端子）ＭＳＵ、ＭＳＶ、ＭＳＷと、接地用リード端子（第５のリード端子）ＭＥＵ、ＭＥＶ、ＭＥＷと、入出力用リード端子（第３のリード端子）ＴＵ、ＴＶ、ＴＷと、ハイサイドのゲート用のリード端子（第２のリード端子）ＧＵ１、ＧＶ１、ＧＷ１と、ローサイドのゲート用のリード端子（第４のリード端子）ＧＵ２、ＧＶ２、ＧＷ２と、ハイサイドの第１の接続子（ゲートクリップ）ＧＣ１と、ローササイドの第３の接続子（ゲートクリップ）ＧＣ２と、ハイサイドの第２の接続子（ソースクリップ）ＳＣ１と、ローササイドの第４の接続子（ソースクリップ）ＳＣ２と、を備える。
なお、図１ないし図２に示す例では、封止部Ｒの長手方向ｆｘに沿った一端側に、電源の大電流が流れる、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷ、及び、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷが配置されている。
そして、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷは、一端（インナーリード部）が封止部Ｒにより封止され、他端（アウターリード部）が電源を供給する電源配線（図示せず）に接続されている。
一方、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷは、一端（インナーリード部）が封止部Ｒにより封止され、他端（アウターリード部）が接地された接地配線（図示せず）に接続されている。
そして、封止部Ｒの長手方向ｆｘに沿った他端側（長手方向ｆｘに沿った一端側と短手方向ｆで対向する側）に、入出力用リード端子ＴＵ、ＴＶ、ＴＷ、制御のための、ハイサイドのゲート用のリード端子ＧＵ１、ＧＶ１、ＧＷ１及びローサイドのゲート用のリード端子ＧＵ２、ＧＶ２、ＧＷ２が配置されている。
また、図２に示すように、ハイサイドの第１電子素子ＭＵ１、ＭＶ１、ＭＷ１は、封止部Ｒ内に設けられている。この第１電子素子ＭＵ１、ＭＶ１、ＭＷ１は、例えば、図４に示すように、ＭＯＳＦＥＴである。
ここで、例えば、第１電子素子ＭＶ１は、上面に第１の電極（制御電極（ゲート電極））ＧＴ１および第２の電極（ソース電極）ＳＴ１が配置されている（図２）。なお、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
なお、封止部Ｒの長手方向ｆｘにおいて、第１の接続子ＧＣ１の幅は、第２の接続子ＳＣ１の幅よりも狭くなっている。
また、ローサイドの第２電子素子ＭＵ２、ＭＶ２、ＭＷ２は、封止部Ｒ内に設けられている。この第２電子素子ＭＵ２、ＭＶ２、ＭＷ２は、例えば、図４に示すように、ＭＯＳＦＥＴである。
ここで、例えば、第２電子素子ＭＶ２は、上面に第３の電極（制御電極（ゲート電極））ＧＴ２および第４の電極（ソース電極）ＳＴ２が配置されている（図２）。また、第３の電極（ゲート電極）ＧＴ２は、第４の電極（ソース電極）ＳＴ２よりも表面積が小さくなっている。
なお、封止部Ｒの長手方向ｆｘにおいて、第３の接続子ＧＣ２の幅は、第４の接続子ＳＣ２の幅よりも狭くなっている。
また、入出力用リード端子ＴＵは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＵ相コイルに接続されている（図２）。
また、入出力用リード端子ＴＶは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＶ相コイルに接続されている（図２）。
また、入出力用リード端子ＴＷは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＷ相コイルに接続されている（図２）。
なお、制御信号（ゲート電圧）が印加される、ハイサイドのゲート用のリード端子（第２のリード端子）ＧＵ１、ＧＶ１、ＧＷ１、及び、ローサイドのゲート用のリード端子（第４のリード端子）ＧＵ２、ＧＶ２、ＧＷ２の長手方向ｆｘの幅は、該モータの駆動電流が流れる、出力用リード端子ＴＵ、ＴＶ、ＴＷ、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷ、及び、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷの長手方向ｆｘの幅よりも、狭くなっている。
この第１の実施形態においては、特に、半導体装置１００はモータを駆動する３相ブリッジ回路の構成を有する。
例えば、図４に示すように、Ｕ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＵ１は、一端（ドレイン電極）が電源用リード端子ＭＳＵに接続され、他端（ソース電極）が第２の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＵ１に接続されている。
そして、Ｕ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＵ２は、一端（ドレイン電極）が入出力用リード端子ＴＵに接続され、他端（ソース電極）が第４の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第３の接続子（ゲートクリップ）ＧＣ２を介してリード端子ＧＵ２に接続されている。
また、図４に示すように、Ｖ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＶ１は、一端（ドレイン電極）が電源用リード端子ＭＳＶに接続され、他端（ソース電極）が第１の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＶに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＶ１に接続されている。
そして、Ｖ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＶ２は、一端（ドレイン電極）が入出力用リード端子ＴＶに接続され、他端（ソース電極）が第４の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第３の接続子（ゲートクリップ）ＧＣ２を介してゲート用のリード端子ＧＶ２に接続されている。
また、図４に示すように、Ｗ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＷ１は、一端（ドレイン電極）が電源用リード端子ＭＳＷに接続され、他端（ソース電極）が第１の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＷに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＷ１に接続されている。
そして、Ｗ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＷ２は、一端（ドレイン電極）が入出力用リード端子ＴＷに接続され、他端（ソース電極）が第４の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＷに接続され、制御端子（ゲート電極）が第３の接続子（ゲートクリップ）ＧＣ２を介してゲート用のリード端子ＧＷ２に接続されている。
ここで、図２、図５ないし図６を参照しつつ、半導体装置１００のＶ相の構成を例として詳細に説明する。なお、半導体装置１００のＵ相、Ｗ相の構成に関しても同様に説明される。
図５は、図２に示す電子素子とリード端子との間に接続されたゲートクリップ近傍の構成の一例を示す断面図である。また、図６は、図５に示すゲートクリップ（接続子）の構成の一例を示す図である。
例えば、図２に示すように、封止部Ｒは、第１、第２電子素子ＭＶ１、ＭＶ２を各接続子ＧＣ１、ＳＣ１、ＧＣ２、ＳＣ２の何れかを介して、リード端子ＦＳＶ、ＴＶ、ＦＥＶ、ＧＶ１、ＧＶ２の何れかに電気的に接続した後、各リード端子ＦＳＶ、ＴＶ、ＦＥＶ、ＧＶ１、ＧＶ２の一部及び当該第１、第２電子素子ＭＶ１、ＭＶ２を封止するようになっている。
この封止部Ｒは、例えば、エポキシ樹脂等で構成されている。
そして、図２に示すように、電源用リード端子（第１のリード端子）ＦＳＶは、一端（インナーリード部）の上面に封止部Ｒ内で第１電子素子ＭＶ１が載置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った一端側から露出している。
また、入出力用リード端子（第３のリード端子）ＴＶは、一端（インナーリード部）が封止部Ｒ内で電源用リード端子（第１のリード端子）ＭＳＶの一端（インナーリード部）に近接して配置されている。
さらに、入出力用リード端子（第３のリード端子）ＴＶは、一端（インナーリード部）の上面に封止部Ｒ内で第２電子素子ＭＶ２が載置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った他端側から露出している。
また、接地用リード端子（第５のリード端子）ＦＥＶは、一端（インナーリード部）が封止部Ｒ内に配置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った一端側から露出している。
一方、図２に示すように、ハイサイドのゲート用のリード端子（第２のリード端子）ＧＶ１は、一端（インナーリード部）が封止部Ｒ内で第１のリード端子ＦＳＶの一端に近接して配置され、他端（アウターリード部）が封止部Ｒからの長手方向ｆｘに沿った他端側から露出している。
また、ローサイドのゲート用のリード端子（第４のリード端子）ＧＶ２は、一端（インナーリード部）が封止部Ｒ内で第３のリード端子ＴＶの一端（インナーリード部）に近接して配置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った他端側から露出している。
そして、制御信号（ゲート電圧）が印加される、ハイサイドのゲート用のリード端子（第２のリード端子）ＧＶ１、及び、ローサイドのゲート用のリード端子（第４のリード端子）ＧＶ２の長手方向ｆｘの幅は、該モータの駆動電流が流れる、出力用リード端子ＴＶ、電源用リード端子ＭＳＶ、及び、接地用リード端子ＭＥＶの長手方向ｆｘの幅よりも、狭くなっている。
そして、第１電子素子（ＭＯＳＦＥＴ）ＭＶ１は、既述のように、封止部Ｒ内に設けられている（図２、図５）。
そして、第１電子素子ＭＶ１は、上面に、制御電極である第１の電極（ゲート電極）ＧＴ１、および、第２の電極（ソース電極）ＳＴ１が配置されている（図２、図５）。
また、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
なお、第１電子素子ＭＶ１の下面に配置された図示しない電極（ドレイン電極）と第１のリード端子ＦＳＶの一端の上面とが電気的に接続されている。
また、第１の接続子ＧＣ１の一端ｄの先端は、電源用リード端子（第１のリード端子）ＭＳＶの一端（インナーリード部）の上面と離間している（図５）。これにより、第１の接続子ＧＣ１の一端ｄの先端が、電源用リード端子（第１のリード端子）ＭＳＶの一端（インナーリード部）の上面（配線等）と接触するのを抑制することができる。
なお、第１のリード端子ＦＳＶの厚さは、第２のリード端子ＧＶ１の厚さと同じである（図５）。
そして、例えば、図５に示すように、第２のリード端子ＧＶ１の一端の上面の高さは、第１電子素子ＭＶ１の第１の電極（ゲート電極）ＧＴ１の上面の高さよりも、高くなっている。
ここで、図２に示すように、第１の接続子（ゲートクリップ）ＧＣ１は、封止部Ｒ内に設けられている。
この第１の接続子ＧＣ１は、例えば、図５に示すように、一端ｄが第１電子素子ＭＶ１の制御電極である第１の電極（ゲート電極）ＧＴ１に、導電性接合材Ｚ１により、電気的に接続されている。
そして、第１の接続子ＧＣ１の一端ｄは、下方に突出して導電性接合材Ｚ１で第１電子素子ＭＶ１の制御電極である第１の電極ＧＴ１に電気的に接続される突出部ｅを有する。
この図５の例では、第１の接続子ＧＣ１の一端ｄの下面側に設けられた突出部ｅと第１電子素子ＭＶ１の電極（ゲート電極）ＧＴ１とが導電性接合材Ｚ１により電気的に接続されている。
なお、この第１の接続子ＧＣ１の一端ｄの突出部ｅは、第１の接続子ＧＣ１の一端ｄの上面側（上方）から押圧することにより、下方に突出させられて構成されている。
そして、第１の接続子ＧＣ１の一端ｄにおいて、この突出部ｅの反対側には凹部ｃが該押圧により形成されている。すなわち、第１の接続子ＧＣ１の一端ｄ記突出部ｅの反対側（上側）は、凹んでいる。
ここで、この導電性接合材Ｚ１は、第１の接続子ＣＧ１の他端と第２のリード端子ＧＶ１の一端との間を接合し且つ導電性を有する。この導電性接合材Ｚ１は、例えば、はんだ材である。
さらに、第１の接続子（ゲートクリップ）ＧＣ１は、図５に示すように、他端ａが第２のリード端子ＧＶ１の一端に、導電性接合材Ｚ２により、電気的に接続されている。
そして、この導電性接合材Ｚ２は、第１の接続子ＣＧ１の他端と第２のリード端子ＧＶ１の一端との間を接合し且つ導電性を有する。この導電性接合材Ｚ２は、例えば、はんだ材である。
ここで、例えば、図５、図６の（Ａ）に示すように、第１の接続子ＧＣ１の第１の側面ｂの反対側で一端ｄから他端ａに繋がる第２の側面ｇは、第１の接続子の他端ａの幅Ｘａが一端ｄの幅Ｘｃよりも幅が狭くなるように、第１の接続子ＧＣ１の一端ｄと他端ａとの間で傾斜している。
このように、第１の接続子（ゲートクリップ）ＧＣ１は、第２の接続子（ソースクリップ）ＳＣ１に近い側面（第１の側面ｂ）が、直線状になっており、反対側（第２の側面ｇ）は傾斜して、他端ａが幅広になっている。
これにより、第１の接続子ＧＣは、横方向（長手方向ｆｘ）に倒れにくい形状になっている（図２）。
さらに、図５、図６に示すように、第１の接続子ＧＣ１の一端ｄの幅Ｘｃは、第１の接続子ＧＣ１の他端ａの幅Ｘａよりも幅が狭くなっている。なお、第１の接続子ＧＣ１の他端ａの幅Ｘａは、第２のリード端子ＧＶ１の一端の幅よりも、狭くなっている。
これにより、表面積が小さい第１の電極（ゲート電極）ＧＴ１に合わせて第１の接続子ＧＣ１の一端ｄの幅を狭くしつつ、第２のリード端子ＧＶ１の一端の幅に合わせて第１の接続子ＧＣ１の他端ａの幅Ｘａを広くして、当該第１の接続子ＳＣ１と第２のリード端子ＧＶ１との接合性を向上することができる。
また、第１の接続子ＧＣ１の一端ｄから他端ａに繋がる第１の側面ｂは、第２のリード端子ＧＶ１が延びる延在方向（水平方向、例えば、封止部Ｒの短手方向ｆ、又は、長手方向ｆｘであり、図６の例では短手方向ｆである）に平行になっている（図６の（Ｂ））。
ここで、図２に示すように、第２の接続子（ソースクリップ）ＳＣ１は、封止部内に設けられている。この第２の接続子ＳＣ１は、一端が第１電子素子ＭＶ１の上面に配置された入出力電極である第２の電極（ソース電極）ＳＣ１に電気的に接続され、他端が第３のリード端子ＴＶの一端に電気的に接続され、延在方向（短手方向ｆ）に延在する。
この第２の接続子ＳＣ１は、例えば、図２、図６に示すように、第２の接続子ＳＣ１の延在方向（短手方向ｆ）に延在する側面が、第１の接続子ＧＣ１の第１の側面ｂに対向するように、第１の接続子に隣接して配置されている。言い換えれば、第１の接続子ＧＣ１は、第１の側面ｆ側において、第２の接続子ＳＣ１に隣接する。
これにより、第１の接続子ＧＣの倒れを抑制しつつ、当該第１の接続子ＧＣ１と第２の接続子ＳＣ１との間の距離を狭めることができる。そして、第１の電子素子ＭＶ１の上面において、第１の電極（ゲート電極）ＧＴ１と第２の電極（ソース電極）ＳＴ１をより近接して配置することも可能になる。
すなわち、より高密度に接続子を配置することができるため、半導体装置１００のさらなる小型化を図ることができる。
ここで、既述のように、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
さらに、封止部Ｒの長手方向ｆｘにおいて、第１の接続子ＧＣ１の幅は、第２の接続子ＳＣ１の幅よりも狭くなっている（図２）。言い換えれば。第２の接続子ＳＣ１の幅は、第１の接続子ＧＣ１の幅よりも、広い。
このように、ソースクリップである第２の接続子ＳＣ１には該モータの駆動電流が流れ、ゲートクリップである第１の接続子ＧＣ１には制御信号（ゲート電圧）が印加される構成である。
このため、第２の接続子ＳＣ１の配線経路の幅（サイズ）よりも、第１の接続子ＧＣ１の配線経路の幅（サイズ）の方が、狭く（小さく）なっており、第２の電極（ソース電極）ＳＴ１の表面積よりも、第１の電極（ゲート電極）ＧＴ１の表面積が小さくなっている。
ここで、第２のリード端子ＧＶ１の一端の上面には、第２のリード端子ＧＶ１の一端の上面から突出した壁部ＧＶ１Ｘが設けられている（図５）。
この壁部ＧＶ１Ｘは、第１の接続子ＧＣ１の他端と第２のリード端子ＧＶ１の一端との間の接合時に、溶融した導電性接合材Ｚ２を堰き止めるようになっている。
なお、この第２のリード端子ＧＶ１の壁部ＧＶ１Ｘは、第１の接続子ＧＣ１の他端ａと接触している。図５の例では、第１の接続子ＧＣ１の他端ａが下方に傾斜して、壁部ＧＶ１Ｘに接触している。
このように、導電性接合材Ｚ２が壁部ＧＶ１Ｘに表面張力で吸い寄せられて所定の位置に第１の接続子ＧＣ１の傾斜した他端ａが固定されることとなる。
また、この壁部ＧＶ１Ｘは、例えば、図２、図５に示すように、第２のリード端子ＧＶ１の一端が延在する延在方向（短手方向ｆ）に対して、垂直に（長手方向ｆｘに）延在するように第２のリード端子ＧＶ１の一端の上面に設けられている。
なお、この壁部ＧＶ１Ｘは、第２のリード端子ＧＶ１の一端の上面に、複数個設けられていてもよい。
なお、図２の例では、壁部ＧＶ１Ｘが延在する長さは、第２のリード端子ＧＶ１の一端の幅と同じである。
これにより、導電性接合材Ｚ２が壁部ＧＶ１Ｘの周囲を迂回して第２のリード端子ＧＶ１の反対側に流れるのを抑制されている。
また、導電性接合材Ｚ２は、第２のリード端子ＧＶ１の一端（インナーリード部）と第１の接続子ＧＣ１の他端との接合時に、表面張力で壁部ＧＶ１Ｘに接触するように形成されている。
これにより、第１の接続子ＧＣ１を第２のリード端子ＧＶ１に接続する際に、第２のリード端子ＧＶ１の壁部ＧＶ１Ｘが接続の位置決めになるため、第１の接続子ＧＣ１が所定の位置で接続される。さらに、当該壁部ＧＶ１Ｘが第２のリード端子ＧＶ１をモールドロックすることとなる。
したがって、第１の接続子（ゲートクリップ）ＧＣ１と第１の電極（ゲート電極）ＧＴ１とのはんだ接続を所定の位置で確実にして、第１の接続子（ゲートクリップ）ＧＣ１の一端ｄが他の配線部分に電気的に接続されるのを抑制することができる。
また、図５に示すように、第２のリード端子ＧＶ１の一端の上面における壁部ＧＶ１Ｘの高さ（上面の位置）は、第２のリード端子ＧＶ１の一端の上面における導電性接合材Ｚ２の高さ（上面の位置）よりも、高くなっている。
すなわち、第２のリード端子ＧＶ１の一端（インナーリード部）と第１の接続子ＧＣ１の他端との接合時に、第２のリード端子ＧＶ１の一端の上面において、導電性接合材Ｚ２が壁部ＧＶ１Ｘを乗り越えないようになっている。
また、図２に示すように、第２電子素子（ＭＯＳＦＥＴ）ＭＶ２は、封止部Ｒ内に設けられている。
そして、既述のように、第２電子素子ＭＶ２は、上面に、制御電極である第３の電極（ゲート電極）ＧＴ２、および、第４の電極（ソース電極）ＳＴ２が配置されている（図２）。
また、第３の電極（ゲート電極）ＧＴ２は、第４の電極（ソース電極）ＳＴ２よりも表面積が小さくなっている。
なお、第２電子素子ＭＶ２の下面に配置された図示しない電極（ドレイン電極）と第３のリード端子ＴＶの一端の上面とが電気的に接続されている。
そして、封止部Ｒの長手方向ｆｘにおいて、第３の接続子ＧＣ２の幅は、第４の接続子ＳＣ２の幅よりも狭くなっている（図２）。言い換えれば。第４の接続子ＳＣ２の幅は、第３の接続子ＧＣ２の幅よりも、広い。
このように、ソースクリップである第４の接続子ＳＣ２には該モータの駆動電流が流れ、ゲートクリップである第３の接続子ＧＣ２には制御信号（ゲート電圧）が印加される構成である。このため、配線経路の幅（サイズ）が、第４の接続子ＳＣ２よりも、第３の接続子ＧＣ２の方が狭く（小さく）なっており、第４の電極（ソース電極）ＳＴ２の表面積よりも、第３の電極（ゲート電極）ＧＴ２の表面積が小さくなっている。
なお、第３の接続子ＧＣ２は、図２に示すように、封止部Ｒ内に設けられ、一端が第２電子素子ＭＶ２の第３の電極ＧＴ２に電気的に接続され、他端が第４のリード端子ＧＶ２の一端に電気的に接続されている。
また、第４の接続子ＳＣ２は、図２に示すように、封止部Ｒ内に設けられている。この第４の接続子ＳＣ２は、一端が第２電子素子ＭＶ２の上面に配置された第４の電極（ソース電極）ＣＴ２に電気的に接続され、他端が第５のリード端子ＦＥＶの一端に電気的に接続され、延在方向（短手方向ｆ）に延在している。
ここで、第４のリード端子ＧＶ２の一端の上面には、第４のリード端子ＧＶ２の一端の上面から突出した壁部ＧＶ２Ｘが設けられている（図２）。
この壁部ＧＶ２Ｘは、第３の接続子ＧＣ２の他端と第４のリード端子ＧＶ２の一端との間の接合時に、溶融した導電性接合材（図示せず）を堰き止めるようになっている。
そして、この壁部ＧＶ２Ｘは、例えば、図２に示すように、第４のリード端子ＧＶ２の一端が延在する延在方向（長手方向ｆｘ）に対して、垂直に（短手方向ｆに）延在するように第４のリード端子ＧＶ２の一端の上面に設けられている。
なお、この壁部ＧＶ２Ｘは、第４のリード端子ＧＶ２の一端の上面に、複数個設けられていてもよい。
なお、図２の例では、壁部ＧＶ２Ｘが延在する長さは、第４のリード端子ＧＶ２の一端の幅と同じである。
なお、第３、第４の接続子ＧＣ２、ＳＣ２に関するその他の構成は、例えば、第１、第２の接続子ＧＣ１、ＳＣ１と同様である。
また、既述のように、本実施形態では、図２、図５ないし図６を参照しつつ、半導体装置１００のＶ相の構成を例として説明したが、半導体装置１００のＵ相、Ｗ相の構成に関しても同様に説明される。
以上のように、本発明の一態様に係る半導体装置は、封止部と、封止部内に設けられた電子素子と、一端の上面に封止部内で電子素子が載置され、他端が封止部から露出している第１のリード端子と、一端が封止部内で第１のリード端子の一端に近接して配置され、他端が封止部から露出している第２のリード端子と、封止部内に設けられ、一端が電子素子の制御電極（ゲート電極）に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された第１の接続子（ゲートクリップ）と、電子素子の制御電極と第１の接続子の一端との間を接合し且つ導電性を有する第１の導電性接合材と、第１の接続子の他端と第２のリード端子の一端との間を接合し且つ導電性を有する第２の導電性接合材と、を備える。
そして、第１の接続子の一端は、下方に突出して第１の導電性接合材で電子素子の制御電極に電気的に接続される突出部を有する。
そして、第１の接続子の一端の幅は、第１の接続子の他端の幅Ｘよりも幅が狭くなっており、且つ、第１の接続子の他端の幅は、第２のリード端子の一端の幅よりも、狭くなっている。
そして、第１の接続子の一端から他端に繋がる第１の側面は、水平方向（例えば、封止部の短手方向又は長手方向）に延びる直線に平行になっている。
これにより、第１の接続子の一端は電子素子の小さい制御電極に突出部で接続されるとともに、第１の接続子の一端よりも幅が広い他端が幅広の第２のリード端子の一端と安定して（第１の接続子が横に倒れないように）接続されることとなる。
すなわち、本発明に係る半導体装置によれば、接続子の接続の不良を抑制して、信頼性を向上することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体装置
Ｒ 封止部
ＭＵ１ ハイサイドの第１電子素子
ＭＶ１ ハイサイドの第１電子素子
ＭＷ１ ハイサイドの第１電子素子
ＭＵ２ ローサイドの第２電子素子
ＭＶ２ ローサイドの第２電子素子
ＭＷ２ ローサイドの第２電子素子
ＭＳＵ 電源用リード端子
ＭＳＶ 電源用リード端子
ＭＳＷ 電源用リード端子
ＭＥＵ 接地用リード端子
ＭＥＶ 接地用リード端子
ＭＥＷ 接地用リード端子
ＴＵ 入出力用リード端子
ＴＶ 入出力用リード端子
ＴＷ 入出力用リード端子
ＧＵ１ ハイサイドのゲート用のリード端子
ＧＶ１ ハイサイドのゲート用のリード端子
ＧＷ１ ハイサイドのゲート用のリード端子
ＧＵ２ ローサイドのゲート用のリード端子
ＧＶ２ ローサイドのゲート用のリード端子
ＧＷ２ ローサイドのゲート用のリード端子
ＧＣ１ ハイサイドの第１の接続子（ゲートクリップ）
ＧＣ２ ローササイドの第３の接続子（ゲートクリップ）
ＳＣ１ ハイサイドの第２の接続子（ソースクリップ）
ＳＣ２ ローササイドの第４の接続子（ソースクリップ）

Claims (15)

  1. 封止部と、
    前記封止部内に設けられた電子素子と、
    一端の上面に前記封止部内で前記電子素子が載置され、他端が前記封止部から露出している第１のリード端子と、
    一端が前記封止部内で前記第１のリード端子の一端に近接して配置され、他端が前記封止部から露出している第２のリード端子と、
    前記封止部内に設けられ、一端が前記電子素子の制御電極に電気的に接続され、他端が前記第２のリード端子の前記一端に電気的に接続された第１の接続子と、
    前記電子素子の前記制御電極と前記第１の接続子の前記一端との間を接合し且つ導電性を有する第１の導電性接合材と、
    前記第１の接続子の前記他端と前記第２のリード端子の前記一端との間を接合し且つ導電性を有する第２の導電性接合材と、
    を備え、
    前記第１の接続子の前記一端は、下方に突出して前記第１の導電性接合材で前記電子素子の前記制御電極に電気的に接続される突出部を有し、
    前記第１の接続子の前記一端の幅は、前記第１の接続子の前記他端の幅よりも幅が狭くなっており、且つ、前記第１の接続子の前記他端の幅は、前記第２のリード端子の前記一端の幅よりも、狭くなっており、
    前記第１の接続子の前記一端から前記他端に繋がる第１の側面は、水平方向に延びる直線に平行になっている
    ことを特徴とする半導体装置。
  2. 前記第１の接続子の前記第１の側面の反対側で前記一端から前記他端に繋がる第２の側面は、前記第１の接続子の前記他端の幅が前記一端の幅よりも幅が狭くなるように、前記第１の接続子の前記一端と前記他端との間で傾斜している
    ことを特徴とする請求項１に記載の半導体装置。
  3. 一端が前記封止部内で前記第１のリード端子の一端に近接して配置され、他端が前記封止部から露出している第３のリード端子と、
    一端が前記電子素子の入出力電極に電気的に接続され、他端が前記第３のリード端子の前記一端に電気的に接続された第２の接続子と、をさらに備え、
    前記第１の接続子は、前記第１の側面側において、前記第２の接続子に隣接する
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２のリード端子の一端の上面の高さは、前記電子素子の制御電極の上面の高さよりも、高いことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の接続子の前記他端が下方に傾斜していることを特徴とする請求項３に記載の半導体装置。
  6. 前記第１の導電性接合材および前記第２の導電性接合材は、はんだ材であることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１の接続子の前記一端の前記突出部は、上方から押圧することにより下方に突出させられて構成されていることを特徴とする請求項２に記載の半導体装置。
  8. 前記第１の接続子の前記一端の前記突出部の反対側は、凹んでいることを特徴とする請求項２に記載の半導体装置。
  9. 前記第２の接続子の幅は、前記第１の接続子の幅よりも、広いことを特徴とする請求項３に記載の半導体装置。
  10. 前記第１の接続子の前記一端の先端は、前記第１のリード端子の前記一端の上面と離間していることを特徴とする請求項１に記載の半導体装置。
  11. 前記第２のリード端子の前記一端の上面には、前記第２の導電性接合材を堰き止める壁部が設けられている
    ことを特徴とする請求項２に記載の半導体装置。
  12. 前記壁部は、前記第１の接続子の前記他端と接触していることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２の導電性接合材は、前記第１の接続子の前記他端と前記第２のリード端子の前記一端との間の接合時に表面張力で前記壁部に接触するように形成されている
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第２のリード端子の前記一端の上面における前記壁部の高さは、前記第２のリード端子の前記一端の上面における前記第２の導電性接合材の高さよりも、高い
    ことを特徴とする請求項１２に記載の半導体装置。
  15. 前記壁部は、
    前記第２のリード端子の前記一端が延びる方向に対して、垂直に延在するように前記第２のリード端子の前記一端の前記上面に設けられている
    ことを特徴とする請求項１２に記載の半導体装置。
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