JP6449523B1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6449523B1
JP6449523B1 JP2018517238A JP2018517238A JP6449523B1 JP 6449523 B1 JP6449523 B1 JP 6449523B1 JP 2018517238 A JP2018517238 A JP 2018517238A JP 2018517238 A JP2018517238 A JP 2018517238A JP 6449523 B1 JP6449523 B1 JP 6449523B1
Authority
JP
Japan
Prior art keywords
lead terminal
groove
connector
electronic element
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018517238A
Other languages
English (en)
Other versions
JPWO2019049213A1 (ja
Inventor
悦宏 神山
悦宏 神山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6449523B1 publication Critical patent/JP6449523B1/ja
Publication of JPWO2019049213A1 publication Critical patent/JPWO2019049213A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4007—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/40175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4105—Shape
    • H01L2224/41051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8434—Bonding interfaces of the connector
    • H01L2224/84345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Inverter Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

半導体装置は、封止部と、封止部内に設けられ、上面に第１の電極が配置された第１電子素子と、一端の上面に封止部内で第１電子素子が載置され、他端が封止部の長手方向に沿った一端側から露出している第１のリード端子と、一端が封止部内で第１のリード端子の一端に近接して配置され、他端が封止部の長手方向に沿った他端側から露出している第２のリード端子と、封止部内に設けられ、一端が第１電子素子の第１の電極に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された第１の接続子と、第１の接続子の他端と第２のリード端子の一端との間を接合し且つ導電性を有する導電性接合材と、を備える。

Description

本発明は、半導体装置に関する発明である。
従来、電子モジュール等の半導体装置の一つとして、直流電源から入力した直流電力を交流電力に変換して出力するインバータ装置が知られている。
インバータ装置は、例えば、直流電圧を３相の交流電圧に変換し、３相モータを駆動するために用いられる。例えば、従来の半導体装置では、ハイサイドとローサイドの電子素子（ＭＯＳＦＥＴ）の入出力電極（ソース電極）とリード端子（リードフレーム）とを、接続子（ソースクリップ）で接続している（例えば、特許文献１参照）。
一端が電子素子の入出力電極（ソース電極）に接続された接続子の他端は、リード端子の一端（アイランド部）に形成された凹部に挿入された形で導電性接合材（はんだ材）により接続される。
この従来の半導体装置においては、接合時に導電性接合材が電子素子に向けて流れるのを堰き止めるものではなく、当該導電性接合材が所定の位置で溶融して固まらないと、当該導電性接合材が電子素子に接触する場合がある。
このようにして、当該導電性接合材が電子素子に接触すると、電気的な接続不良が発生して、電子素子の信頼性が低下することとなる。
また、半導体装置の信頼性を向上するためには、適切に半導体装置が封止されている必要がある。
特開２０１４−２２９７６３
そこで、本発明は、接続子とリード端子とを接合する導電性接合材が電子素子に接触するのを抑制するとともに封止時に適切にモールドロックして、信頼性を向上することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る実施形態に従った半導体装置は、
封止部Ｍと、
前記封止部内に設けられた第１電子素子と、
前記封止部内に設けられた第２電子素子と、
一端の上面に前記封止部内で前記第１電子素子ＳＷ１が載置され、他端が前記封止部から露出している第１のリード端子と、
一端の上面に前記封止部内で前記第２電子素子ＳＷ２が載置され、他端が前記封止部から露出している第２のリード端子と、
一端が前記第１電子素子の入出力電極に電気的に接続され、他端が前記第２のリード端子の前記一端に電気的に接続された接続子と、
前記接続子の他端と前記第２のリード端子の前記一端の前記上面との間を接合し且つ導電性を有する導電性接合材と、を備え、
前記第２のリード端子の前記一端の前記上面には、前記接続子と前記第２のリード端子との接合時に前記導電性接合材が前記第２電子素子に向けて流れるのを堰き止めるとともに前記封止部の封止時にモールドロックするための溝が形成されている
ことを特徴とする。
前記半導体装置において、
前記溝は、
前記封止部の封止材が埋め込まれる第１の溝部と、
前記第１の溝部に隣接して形成され且つ前記導電性接合材を堰き止めるための第２の溝部と、を含む
ことを特徴とする。
前記半導体装置において、
前記第２の溝部は、前記第１の溝部よりも、前記接続子の前記他端に近い位置に形成されている
ことを特徴とする。
前記半導体装置において、
前記第２の溝部は、前記第１の溝部の両側に形成されていることを特徴とする。
前記半導体装置において、
前記第２の溝部の深さは、前記第１の溝部の深さよりも浅いことを特徴とする。
前記半導体装置において、
前記第１の溝部の内壁は、前記第１の溝部の開口部から底部に向けて前記第１の溝部の幅が広がるように、傾斜している
ことを特徴とする。
前記半導体装置において、
前記第２の溝部の底部は、前記第１の溝部の前記開口部に近づくにつれて浅くなるように形成されている
ことを特徴とする。
前記半導体装置において、
前記溝は、前記接続子の前記一端と前記第２電子素子との間の領域に位置するように、前記第２のリード端子の前記一端の前記上面に形成されている
ことを特徴とする。
前記半導体装置において、
前記溝は、前記第２のリード端子の前記一端の前記上面に直線状に延在し、又は、曲がって延在している
ことを特徴とする。
前記半導体装置において、
前記第２の溝部の開口部は、前記第１の溝部の開口部に隣接して延在するように形成されている
ことを特徴とする。
前記半導体装置において、
前記溝は、前記第２のリード端子の前記一端の前記上面において、前記接続子の前記他端の周囲の領域の少なくとも一部、又は、前記第２電子素子の周囲の領域の少なくとも一部を囲うように、延在している
ことを特徴とする。
前記半導体装置において、
複数の前記溝が、前記第２のリード端子の前記一端の前記上面に形成されていることを特徴とする。
前記半導体装置において、
前記導電性接合材は、はんだ材である。
前記半導体装置において、
前記第１及び第２電子素子は、ＭＯＳＦＥＴであり、前記第１電子素子の入出力電極は、ＭＯＳＦＥＴのソース電極である。
前記半導体装置において、
前記第１のリード端子の前記一端の表面の高さは、前記第２のリード端子の前記一端の前記表面の高さと同じである
ことを特徴とする。
本発明の一態様に係る半導体装置は、封止部と、封止部内に設けられた第１及び第２電子素子と、一端の上面に封止部内で第１電子素子が載置され、他端が封止部から露出している第１のリード端子と、一端の上面に封止部内で第２電子素子が載置され、他端が封止部から露出している第２のリード端子と、一端が第１電子素子の入出力電極（ソース電極）に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された接続子（ソースクリップ）と、接続子の他端と第２のリード端子の一端の上面との間を接合し且つ導電性を有する導電性接合材と、を備える。
そして、第２のリード端子の一端の上面には、接続子と第２のリード端子との接合時に導電性接合材が第２電子素子に向けて流れるのを堰き止めるとともに封止部の封止時にモールドロックするための溝が形成されている。
これにより、第２のリード端子の一端の上面に形成された溝により、接続子と第２のリード端子との接合時に導電性接合材が第２電子素子に向けて流れるのを堰き止めて、当該導電性接合材が第２電子素子に接触するのを抑制するとともに、封止部がモールドロックされることとなる。
すなわち、本発明に係る半導体装置によれば、接続子とリード端子とを接合する導電性接合材が電子素子に接触するのを抑制するとともに封止時に適切にモールドロックして、信頼性を向上することができる。
図１は、第１の実施形態に係る半導体装置１００の構成の外観の一例を示す斜視図である。 図２は、図１に示す半導体装置１００の構成の一例を示す上面図である。 図３は、封止前のリードフレームに積載された電子素子近傍に注目した構成の一例を示す上面図である。 図４は、図１に示す半導体装置１００の回路構成の一例を示す回路図である。 図５は、図２に示す半導体装置１００の第２のリード端子ＴＶに形成された溝ＹＡの構成の長手方向ｆｘに沿った断面の一例を示す断面図である。 図６は、導電性接合材による接合前における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。 図７は、導電性接合材による接合後であって樹脂封止前における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。 図８は、樹脂封止後における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。 図９は、図５に示す溝ＹＡの製造方法の一例を示す長手方向ｆｘに沿った断面図である。 図１０は、図９に続く、図５に示す溝ＹＡの製造方法の一例を示す長手方向ｆｘに沿った断面図である。 図１１は、図２に示す電子素子とリード端子との間に接続されたゲートクリップ近傍の構成の一例を示す断面図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１００の構成の外観の一例を示す斜視図である。また、図２は、図１に示す半導体装置１００の構成の一例を示す上面図である。また、図３は、封止前のリードフレームに積載された電子素子近傍に注目した構成の一例を示す上面図である。また、図４は、図１に示す半導体装置１００の回路構成の一例を示す回路図である。なお、図２において、封止部Ｒは透視されるように表記されている。
第１の実施形態に係る半導体装置１００は、直流電源から入力した直流電力を交流電力に変換して出力するインバータ装置である。
図１ないし図４に示すように、この半導体装置１００は、封止部Ｒと、ハイサイドの第１電子素子ＭＵ１、ＭＶ１、ＭＷ１と、ローサイドの第２電子素子ＭＵ２、ＭＶ２、ＭＷ２と、電源用リード端子（第１のリード端子）ＭＳＵ、ＭＳＶ、ＭＳＷと、接地用リード端子（第５のリード端子）ＭＥＵ、ＭＥＶ、ＭＥＷと、入出力用リード端子（第２のリード端子）ＴＵ、ＴＶ、ＴＷと、ハイサイドのゲート用のリード端子（第３のリード端子）ＧＵ１、ＧＶ１、ＧＷ１と、ローサイドのゲート用のリード端子（第４のリード端子）ＧＵ２、ＧＶ２、ＧＷ２と、ハイサイドの第１の接続子（ゲートクリップ）ＧＣ１と、ローササイドの第３の接続子（ゲートクリップ）ＧＣ２と、ハイサイドの第２の接続子（ソースクリップ）ＳＣ１と、ローササイドの第４の接続子（ソースクリップ）ＳＣ２と、を備える。
なお、図１ないし図２に示す例では、封止部Ｒの長手方向ｆｘに沿った一端側に、電源の大電流が流れる、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷ、及び、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷが配置されている。
そして、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷは、一端（インナーリード部）が封止部Ｒにより封止され、他端（アウターリード部）が電源を供給する電源配線（図示せず）に接続されている。
一方、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷは、一端（インナーリード部）が封止部Ｒにより封止され、他端（アウターリード部）が接地された接地配線（図示せず）に接続されている。
そして、封止部Ｒの長手方向ｆｘに沿った他端側（長手方向ｆｘに沿った一端側と短手方向ｆで対向する側）に、入出力用リード端子ＴＵ、ＴＶ、ＴＷ、制御のための、ハイサイドのゲート用のリード端子ＧＵ１、ＧＶ１、ＧＷ１及びローサイドのゲート用のリード端子ＧＵ２、ＧＶ２、ＧＷ２が配置されている。
また、図２に示すように、ハイサイドの第１電子素子ＭＵ１、ＭＶ１、ＭＷ１は、封止部Ｒ内に設けられている。この第１電子素子ＭＵ１、ＭＶ１、ＭＷ１は、例えば、図４に示すように、ＭＯＳＦＥＴである。
ここで、例えば、第１電子素子ＭＶ１は、上面に第１の電極（制御電極（ゲート電極））ＧＴ１および第２の電極（ソース電極）ＳＴ１が配置されている（図２）。なお、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
なお、封止部Ｒの長手方向ｆｘにおいて、第１の接続子ＧＣ１の幅は、第２の接続子ＳＣ１の幅よりも狭くなっている。
また、ローサイドの第２電子素子ＭＵ２、ＭＶ２、ＭＷ２は、封止部Ｒ内に設けられている。この第２電子素子ＭＵ２、ＭＶ２、ＭＷ２は、例えば、図４に示すように、ＭＯＳＦＥＴである。
ここで、例えば、第２電子素子ＭＶ２は、上面に第３の電極（制御電極（ゲート電極））ＧＴ２および第４の電極（ソース電極）ＳＴ２が配置されている（図２）。また、第３の電極（ゲート電極）ＧＴ２は、第４の電極（ソース電極）ＳＴ２よりも表面積が小さくなっている。
なお、封止部Ｒの長手方向ｆｘにおいて、第３の接続子ＧＣ２の幅は、第４の接続子ＳＣ２の幅よりも狭くなっている。
また、入出力用リード端子ＴＵは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＵ相コイルに接続されている（図２）。
また、入出力用リード端子ＴＶは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＶ相コイルに接続されている（図２）。
また、入出力用リード端子ＴＷは、一端（インナーリード部）が封止部Ｒにより封止されるとともに第４の接続子（ソースクリップ）ＳＣ２に接続され、他端（アウターリード部）が該モータのＷ相コイルに接続されている（図２）。
なお、制御信号（ゲート電圧）が印加される、ハイサイドのゲート用のリード端子（第３のリード端子）ＧＵ１、ＧＶ１、ＧＷ１、及び、ローサイドのゲート用のリード端子（第４のリード端子）ＧＵ２、ＧＶ２、ＧＷ２の長手方向ｆｘの幅は、該モータの駆動電流が流れる、出力用リード端子ＴＵ、ＴＶ、ＴＷ、電源用リード端子ＭＳＵ、ＭＳＶ、ＭＳＷ、及び、接地用リード端子ＭＥＵ、ＭＥＶ、ＭＥＷの長手方向ｆｘの幅よりも、狭くなっている。
この第１の実施形態においては、特に、半導体装置１００はモータを駆動する３相ブリッジ回路の構成を有する。
例えば、図４に示すように、Ｕ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＵ１は、一端（ドレイン電極）が電源用リード端子ＭＳＵに接続され、他端（ソース電極）が第２の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＵ１に接続されている。
そして、Ｕ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＵ２は、一端（ドレイン電極）が入出力用リード端子ＴＵに接続され、他端（ソース電極）が第４の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第３の接続子（ゲートクリップ）ＧＣ２を介してリード端子ＧＵ２に接続されている。
また、図４に示すように、Ｖ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＶ１は、一端（ドレイン電極）が電源用リード端子ＭＳＶに接続され、他端（ソース電極）が第２の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＶに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＶ１に接続されている。
そして、Ｖ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＶ２は、一端（ドレイン電極）が入出力用リード端子ＴＶに接続され、他端（ソース電極）が第２の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＵに接続され、制御端子（ゲート電極）が第４の接続子（ゲートクリップ）ＧＣ２を介してゲート用のリード端子ＧＶ２に接続されている。
また、図４に示すように、Ｗ相のハイサイドの第１電子素子（ＭＯＳＦＥＴ）ＭＷ１は、一端（ドレイン電極）が電源用リード端子ＭＳＷに接続され、他端（ソース電極）が第２の接続子（ソースクリップ）ＳＣ１を介して入出力用リード端子ＴＷに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ１を介してゲート用のリード端子ＧＷ１に接続されている。
そして、Ｗ相のローサイドの第２電子素子（ＭＯＳＦＥＴ）ＭＷ２は、一端（ドレイン電極）が入出力用リード端子ＴＷに接続され、他端（ソース電極）が第４の接続子（ソースクリップ）ＳＣ２を介して入出力用リード端子ＴＷに接続され、制御端子（ゲート電極）が第１の接続子（ゲートクリップ）ＧＣ２を介してゲート用のリード端子ＧＷ２に接続されている。
ここで、半導体装置１００のＶ相の構成を例として詳細に説明する。なお、半導体装置１００のＵ相、Ｗ相の構成に関しても同様に説明される。
例えば、図２に示すように、封止部Ｒは、第１、第２電子素子ＭＶ１、ＭＶ２を各接続子ＧＣ１、ＳＣ１、ＧＣ２、ＳＣ２の何れかを介して、リード端子ＦＳＶ、ＴＶ、ＦＥＶ、ＧＶ１、ＧＶ２の何れかに電気的に接続した後、各リード端子ＦＳＶ、ＴＶ、ＦＥＶ、ＧＶ１、ＧＶ２の一部及び当該第１、第２電子素子ＭＶ１、ＭＶ２を封止するようになっている。
この封止部Ｒは、例えば、エポキシ樹脂等で構成されている。
そして、図２に示すように、電源用リード端子（第１のリード端子）ＦＳＶは、一端（インナーリード部）の上面に封止部Ｒ内で第１電子素子ＭＶ１が載置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った一端側から露出している。
また、入出力用リード端子（第２のリード端子）ＴＶは、一端（インナーリード部）の上面に封止部Ｒ内で第２電子素子ＭＶ２が載置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った他端側から露出している。
また、接地用リード端子（第５のリード端子）ＦＥＶは、一端（インナーリード部）が封止部Ｒ内に配置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った一端側から露出している。
一方、図２に示すように、ハイサイドのゲート用のリード端子（第３のリード端子）ＧＶ１は、一端（インナーリード部）が封止部Ｒ内で第１のリード端子ＦＳＶの一端に近接して配置され、他端（アウターリード部）が封止部Ｒからの長手方向ｆｘに沿った他端側から露出している。
また、ローサイドのゲート用のリード端子（第４のリード端子）ＧＶ２は、一端（インナーリード部）が封止部Ｒ内で第２のリード端子ＴＶの一端（インナーリード部）に近接して配置され、他端（アウターリード部）が封止部Ｒの長手方向ｆｘに沿った他端側から露出している。
そして、制御信号（ゲート電圧）が印加される、ハイサイドのゲート用のリード端子（第３のリード端子）ＧＶ１、及び、ローサイドのゲート用のリード端子（第４のリード端子）ＧＶ２の長手方向ｆｘの幅は、該モータの駆動電流が流れる、出力用リード端子ＴＶ、電源用リード端子ＭＳＶ、及び、接地用リード端子ＭＥＶの長手方向ｆｘの幅よりも、狭くなっている。
そして、第１電子素子（ＭＯＳＦＥＴ）ＭＶ１は、既述のように、封止部Ｒ内に設けられている（図２）。
そして、第１電子素子ＭＶ１は、上面に、制御電極である第１の電極（ゲート電極）ＧＴ１、および、第２の電極（ソース電極）ＳＴ１が配置されている（図２）。
また、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
なお、第１電子素子ＭＶ１の下面に配置された図示しない電極（ドレイン電極）と第１のリード端子ＦＳＶの一端の上面とが電気的に接続されている。
また、図２に示すように、第２の接続子（ソースクリップ）ＳＣ１は、一端が第１電子素子ＭＶ１の入出力電極である第２の電極（ソース電極）ＳＴ１に電気的に接続され、他端が第２のリード端子ＴＶの一端に導電性接合材Ｚｂ（図５）を介して電気的に接続されている。
また、図２に示すように、第４の接続子（ソースクリップ）ＳＣ２は、一端が第２電子素子ＭＶ２の入出力電極である第２の電極（ソース電極）ＳＴ２に電気的に接続され、他端が第５のリード端子ＦＥＶの一端に導電性接合材（図示せず）を介して電気的に接続されている。
また、第１、第２、第５のリード端子ＦＳＶ、ＴＶ、ＦＥＶの一端の上面には、接合時に導電性接合材が流れるのを堰き止めるとともに封止部Ｒの封止時にモールドロックするための溝ＴＡ、ＹＢ、ＹＣがそれぞれ形成されている。
なお、図２に示す例では、第１のリード端子ＦＳＶの一端の表面の高さは、第２、第５のリード端子ＴＶ、ＦＥＶの一端の表面の高さと同じである。
ここで、図２、図５ないし図１０を参照して、溝ＹＡを一例として詳細に説明する。なお、溝ＹＢ、ＹＣも同様に説明される。
図５は、図２に示す半導体装置１００の第２のリード端子ＴＶに形成された溝ＹＡの構成の長手方向ｆｘに沿った断面の一例を示す断面図である。また、図６は、導電性接合材による接合前における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。また、図７は、導電性接合材による接合後であって樹脂封止前における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。また、図８は、樹脂封止後における、図５に示す溝ＹＡ近傍の構成の一例を示す図である。また、図９および図１０は、図５に示す溝ＹＡの製造方法の一例を示す長手方向ｆｘに沿った断面図である。
例えば、図２、図５に示すように、第２のリード端子ＴＶの一端の上面には、第２の接続子ＳＣ１と第２のリード端子との接合時に導電性接合材Ｚｂが第２電子素子ＭＶ２に向けて流れるのを堰き止めるとともに封止部Ｒの封止時にモールドロックするための溝ＹＡが形成されている。
この溝ＹＡは、例えば、図２、図６に示すように、第２の接続子ＳＣ１の一端と第２電子素子ＭＶ２との間の領域に位置するように、第２のリード端子ＴＶの一端の上面に形成されている。
なお、図２の例では、溝ＹＡは、第２のリード端子ＴＶの一端の上面に直線状に短手方向ｆに沿って延在しているが、曲がって延在するようにしてもよい。
また、ＴＡ溝は、第２のリード端子ＴＶの一端の上面において、第２の接続子ＳＣ１の他端の周囲の領域の少なくとも一部、又は、第２電子素子ＭＶ２の周囲の領域の少なくとも一部を囲うように、延在するように形成してもよい。
なお、図２の例では、１つの溝ＹＡが、第２のリード端子ＴＶの一端の上面に形成されているが、複数の溝ＹＡが、第２のリード端子ＴＶの一端の上面に形成されていてもよい。
この溝ＹＡは、例えば、図５、図６に示すように、第１の溝部Ｔ１と、２つの第２の溝部Ｔ２ａ、Ｔ２ｂと、を含む。
そして、第１の溝部Ｔａは、入出力用リード端子（第２のリード端子）ＴＶの上面に短手方向ｆに延在して形成され、封止部Ｒの封止材（封止樹脂）が埋め込まれるようになっている（図２、図５）。
なお、第１の溝部Ｔ１の内壁は、第１の溝部Ｔ１の開口部Ｔ１Ｋから底部Ｔ１Ｂに向けて第１の溝部Ｔａの幅が広がるように、傾斜している（図５）。
これにより、封止部Ｒを第１の溝部Ｔ１で確実にモールドロックすることができるようになっている。
また、２つの第２の溝部Ｔ２ａ、Ｔ２ｂは、入出力用リード端子（第２のリード端子）ＴＶの上面において、第１の溝部Ｔａの両側に、短手方向ｆに延在して形成されている。
例えば、図５に示すように、第２の溝部Ｔｂ１は、第１の溝部Ｔａの一端側に隣接して、短手方向ｆに延在して形成されている。この第２の溝部Ｔｂ１は、第２電子素子ＭＶ２のドレイン電極と入出力用リード端子（第２のリード端子）ＴＶとを接合するための導電性接合材Ｚａを接合時に堰き止めるようになっている（図７、図８）。
なお、導電性接合材Ｚａは、第２電子素子ＭＶ２のドレイン電極と第２のリード端子ＴＶの一端の上面との間を接合し且つ導電性を有する。この導電性接合材Ｚａは、例えば、はんだ材である。
この第２の溝部Ｔ２ａは、例えば、図５に示すように、第１の溝部Ｔ１よりも、第２電子素子ＭＶ２のドレイン電極に近い位置に形成されている。
これにより、第２の溝部Ｔ２ｂは、導電性接合材Ｚａをより確実に堰き止めることができる。
なお、第２の溝部Ｔ２ａの深さは、第１の溝部Ｔａの深さよりも浅くなっている。
特に、第２の溝部Ｔ２ａの底部Ｔ２ａＢは、第１の溝部Ｔ１の開口部Ｔ１Ｋに近づくにつれて浅くなるように形成されている。
また、第２の溝部Ｔ２ａの開口部Ｔ２ａＫは、第１の溝部Ｔ１の開口部Ｔ１Ｋに隣接して延在するように形成されている。
また、図５に示すように、第２の溝部Ｔｂ２は、第１の溝部Ｔａの他端側に隣接して、短手方向ｆに延在して形成されている。この第２の溝部Ｔｂ２は、第２の接続子ＳＣ１の他端と入出力用リード端子（第２のリード端子）ＴＶとを接合するための導電性接合材Ｚｂを接合時に堰き止めるようになっている（図７、図８）。
なお、導電性接合材Ｚｂは、第２の接続子ＳＣ１の他端と第２のリード端子ＴＶの一端の上面との間を接合し且つ導電性を有する。この導電性接合材Ｚｂは、例えば、はんだ材である。
この第２の溝部Ｔ２ｂは、例えば、図５に示すように、第１の溝部Ｔ１よりも、第２の接続子ＳＣ１の他端に近い位置に形成されている。
これにより、第２の溝部Ｔ２ｂは、導電性接合材Ｚｂをより確実に堰き止めることができる。
なお、第２の溝部Ｔ２ｂの深さは、第１の溝部Ｔ１の深さよりも浅くなっている。
特に、第２の溝部Ｔ２ｂの底部Ｔ２ｂＢは、第１の溝部Ｔ１の開口部Ｔ１Ｋに近づくにつれて浅くなるように形成されている。
また、第２の溝部Ｔ２ｂの開口部Ｔ２ｂＫは、第１の溝部Ｔ１の開口部Ｔ１Ｋに隣接して延在するように形成されている。
ここで、既述のような構成を有する溝ＹＡは、例えば、図９に示すように、第２のリード端子ＴＶの一端の表面に、第１加工部材１０を押圧して、基準溝Ｔ１０を形成し、その後、図１０に示すように、基準溝１０の両側の端部に、先端が尖った第２加工部材２０ａ、２０ｂを押圧することにより、溝ＹＡの第１の溝部Ｔ１、第２の溝部Ｔ２ａ、Ｔ２ｂが形成されることとなる。
なお、既述のように、第１のリード端子ＦＳＶの上面、第５のリード端子ＦＥＶの上面にも、溝ＹＢ、ＹＣがそれぞれ形成されており（図２）、これらの溝ＹＢ、ＹＣも、既述の溝ＹＡと同様の構成を有する。
次に、図２に示す電子素子とリード端子との間に接続されたゲートクリップ近傍の構成の一例について説明する。図１１は、図２に示す電子素子とリード端子との間に接続されたゲートクリップ近傍の構成の一例を示す断面図である。
例えば、図１１に示すように、第３のリード端子ＧＶ１の一端の上面の高さは、第１電子素子ＭＶ１の第１の電極（ゲート電極）ＧＴ１の上面の高さよりも、高くなっている。
なお、第１のリード端子ＦＳＶの厚さは、第３のリード端子ＧＶ１の厚さと同じである（図１１）。
ここで、図２に示すように、第１の接続子（ゲートクリップ）ＧＣ１は、封止部Ｒ内に設けられている。
この第１の接続子ＧＣ１は、例えば、図１１に示すように、一端ｄが第１電子素子ＭＶ１の電極（ゲート電極）ＧＴ１に、導電性接合材Ｚ１により、電気的に接続されている。
この図１１の例では、第１の接続子ＧＣ１の一端ｄの下面側に設けられた突出部ｅと第１電子素子ＭＶ１の電極（ゲート電極）ＧＴ１とが導電性接合材Ｚ１により電気的に接続されている。
なお、この突出部ｅは、第１の接続子ＧＣ１の一端ｄの上面側から押圧することにより形成されている。そして、第１の接続子ＧＣ１の一端ｄにおいて、この突出部ｅの反対側には凹部ｃが該押圧により形成されている。
ここで、この導電性接合材Ｚ１は、第１の接続子ＣＧ１の他端と第３のリード端子ＧＶ１の一端との間を接合し且つ導電性を有する。この導電性接合材Ｚ１は、例えば、はんだ材である。
さらに、第１の接続子（ゲートクリップ）ＧＣ１は、図１１に示すように、他端ａが第３のリード端子ＧＶ１の一端に、導電性接合材Ｚ２により、電気的に接続されている。
そして、この導電性接合材Ｚ２は、第１の接続子ＣＧ１の他端と第３のリード端子ＧＶ１の一端との間を接合し且つ導電性を有する。この導電性接合材Ｚ２は、例えば、はんだ材である。
また、図２に示すように、第２の接続子（ソースクリップ）ＳＣ１は、封止部内に設けられている。この第２の接続子ＳＣ１は、一端が第１電子素子の上面に配置された第２の電極に電気的に接続され、他端が第２のリード端子の一端に電気的に接続され、延在方向（短手方向ｆ）に延在する。
また、既述のように、第１の電極（ゲート電極）ＧＴ１は、第２の電極（ソース電極）ＳＴ１よりも表面積が小さくなっている。
さらに、封止部Ｒの長手方向ｆｘにおいて、第１の接続子ＧＣ１の幅は、第２の接続子ＳＣ１の幅よりも狭くなっている（図２）。
このように、ソースクリップである第２の接続子ＳＣ１には該モータの駆動電流が流れ、ゲートクリップである第１の接続子ＧＣ１には制御信号（ゲート電圧）が印加される構成である。
このため、第２の接続子ＳＣ１の配線経路の幅（サイズ）よりも、第１の接続子ＧＣ１の配線経路の幅（サイズ）の方が、狭く（小さく）なっており、第２の電極（ソース電極）ＳＴ１の表面積よりも、第１の電極（ゲート電極）ＧＴ１の表面積が小さくなっている。
ここで、第３のリード端子ＧＶ１の一端の上面には、第３のリード端子ＧＶ１の一端の上面から突出した壁部ＧＶ１Ｘが設けられている（図１１）。
この壁部ＧＶ１Ｘは、第１の接続子ＧＣ１の他端と第３のリード端子ＧＶ１の一端との間の接合時に、溶融した導電性接合材Ｚ２を堰き止めるようになっている。
なお、この第３のリード端子ＧＶ１の壁部ＧＶ１Ｘは、第１の接続子ＧＣ１の他端ａと接触している。図１１の例では、第１の接続子ＧＣ１の他端ａが下方に傾斜して、壁部ＧＶ１Ｘに接触している。
このように、導電性接合材Ｚ２が壁部ＧＶ１Ｘに表面張力で吸い寄せられて所定の位置に第１の接続子ＧＣ１の傾斜した他端ａが固定されることとなる。
また、この壁部ＧＶ１Ｘは、例えば、図２、図１１に示すように、第３のリード端子ＧＶ１の一端が延在する延在方向（短手方向ｆ）に対して、垂直に（長手方向ｆｘに）延在するように第３のリード端子ＧＶ１の一端の上面に設けられている。
なお、この壁部ＧＶ１Ｘは、第３のリード端子ＧＶ１の一端の上面に、複数個設けられていてもよい。
なお、図２の例では、壁部ＧＶ１Ｘが延在する長さは、第３のリード端子ＧＶ１の一端の幅と同じである。
これにより、導電性接合材Ｚ２が壁部ＧＶ１Ｘの周囲を迂回して第３のリード端子ＧＶ１の反対側に流れるのを抑制されている。
また、導電性接合材Ｚ２は、第３のリード端子ＧＶ１の一端（インナーリード部）と第１の接続子ＧＣ１の他端との接合時に、表面張力で壁部ＧＶ１Ｘに接触するように形成されている。
これにより、第１の接続子ＧＣ１を第３のリード端子ＧＶ１に接続する際に、第３のリード端子ＧＶ１の壁部ＧＶ１Ｘが接続の位置決めになるため、第１の接続子ＧＣ１が所定の位置で接続される。さらに、当該壁部ＧＶ１Ｘが第３のリード端子ＧＶ１をモールドロックすることとなる。
したがって、第１の接続子（ゲートクリップ）ＧＣ１と第１の電極（ゲート電極）ＧＴ１とのはんだ接続を所定の位置で確実にして、第１の接続子（ゲートクリップ）ＧＣ１の一端ｄが他の配線部分に電気的に接続されるのを抑制することができる。
また、図１１に示すように、第３のリード端子ＧＶ１の一端の上面における壁部ＧＶ１Ｘの高さ（上面の位置）は、第３のリード端子ＧＶ１の一端の上面における導電性接合材Ｚ２の高さ（上面の位置）よりも、高くなっている。
すなわち、第３のリード端子ＧＶ１の一端（インナーリード部）と第１の接続子ＧＣ１の他端との接合時に、第３のリード端子ＧＶ１の一端の上面において、導電性接合材Ｚ２が壁部ＧＶ１Ｘを乗り越えないようになっている。
また、図２に示すように、第２電子素子（ＭＯＳＦＥＴ）ＭＶ２は、封止部Ｒ内に設けられている。
そして、既述のように、第２電子素子ＭＶ２は、上面に、制御電極である第３の電極（ゲート電極）ＧＴ２、および、第４の電極（ソース電極）ＳＴ２が配置されている（図２）。
また、第３の電極（ゲート電極）ＧＴ２は、第４の電極（ソース電極）ＳＴ２よりも表面積が小さくなっている。
なお、第２電子素子ＭＶ２の下面に配置された図示しない電極（ドレイン電極）と第２のリード端子ＴＶの一端の上面とが電気的に接続されている。
そして、封止部Ｒの長手方向ｆｘにおいて、第３の接続子ＧＣ２の幅は、第４の接続子ＳＣ２の幅よりも狭くなっている（図２）。
このように、ソースクリップである第４の接続子ＳＣ２には該モータの駆動電流が流れ、ゲートクリップである第３の接続子ＧＣ２には制御信号（ゲート電圧）が印加される構成である。このため、配線経路の幅（サイズ）が、第４の接続子ＳＣ２よりも、第３の接続子ＧＣ２の方が狭く（小さく）なっており、第４の電極（ソース電極）ＳＴ２の表面積よりも、第３の電極（ゲート電極）ＧＴ２の表面積が小さくなっている。
なお、第３の接続子ＧＣ２は、図２に示すように、封止部Ｒ内に設けられ、一端が第２電子素子ＭＶ２の第３の電極ＧＴ２に電気的に接続され、他端が第４のリード端子ＧＶ２の一端に電気的に接続されている。
また、第４の接続子ＳＣ２は、図２に示すように、封止部Ｒ内に設けられている。この第４の接続子ＳＣ２は、一端が第２電子素子ＭＶ２の上面に配置された第４の電極（ソース電極）ＣＴ２に電気的に接続され、他端が第５のリード端子ＦＥＶの一端に電気的に接続され、延在方向（短手方向ｆ）に延在している。
ここで、第４のリード端子ＧＶ２の一端の上面には、第４のリード端子ＧＶ２の一端の上面から突出した壁部ＧＶ２Ｘが設けられている（図２）。
この壁部ＧＶ２Ｘは、第３の接続子ＧＣ２の他端と第４のリード端子ＧＶ２の一端との間の接合時に、溶融した導電性接合材（図示せず）を堰き止めるようになっている。
そして、この壁部ＧＶ２Ｘは、例えば、図２に示すように、第４のリード端子ＧＶ２の一端が延在する延在方向（長手方向ｆｘ）に対して、垂直に（短手方向ｆに）延在するように第４のリード端子ＧＶ２の一端の上面に設けられている。
なお、この壁部ＧＶ２Ｘは、第４のリード端子ＧＶ２の一端の上面に、複数個設けられていてもよい。
なお、図２の例では、壁部ＧＶ２Ｘが延在する長さは、第４のリード端子ＧＶ２の一端の幅と同じである。
なお、第３、第４の接続子ＧＣ２、ＳＣ２に関するその他の構成は、例えば、第１、第２の接続子ＧＣ１、ＳＣ１と同様である。
また、既述のように、本実施形態では、図２、図５ないし図１１を参照しつつ、半導体装置１００のＶ相の構成を例として説明したが、半導体装置１００のＵ相、Ｗ相の構成に関しても同様に説明される。
以上のように、本発明の一態様に係る半導体装置は、封止部と、封止部内に設けられた第１及び第２電子素子と、一端の上面に封止部内で第１電子素子が載置され、他端が封止部から露出している第１のリード端子と、一端の上面に封止部内で第２電子素子が載置され、他端が封止部から露出している第２のリード端子と、一端が第１電子素子の入出力電極（ソース電極）に電気的に接続され、他端が第２のリード端子の一端に電気的に接続された接続子（ソースクリップ）と、接続子の他端と第２のリード端子の一端の上面との間を接合し且つ導電性を有する導電性接合材と、を備える。
そして、第２のリード端子の一端の上面には、接続子と第２のリード端子との接合時に導電性接合材が第２電子素子に向けて流れるのを堰き止めるとともに封止部の封止時にモールドロックするための溝が形成されている。
これにより、第２のリード端子の一端の上面に形成された溝により、接続子と第２のリード端子との接合時に導電性接合材が第２電子素子に向けて流れるのを堰き止めて、当該導電性接合材が第２電子素子に接触するのを抑制するとともに、封止部がモールドロックされることとなる。
すなわち、本発明に係る半導体装置によれば、接続子とリード端子とを接合する導電性接合材が電子素子に接触するのを抑制するとともに封止時に適切にモールドロックして、信頼性を向上することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体装置
Ｒ 封止部
ＭＵ１ ハイサイドの第１電子素子
ＭＶ１ ハイサイドの第１電子素子
ＭＷ１ ハイサイドの第１電子素子
ＭＵ２ ローサイドの第２電子素子
ＭＶ２ ローサイドの第２電子素子
ＭＷ２ ローサイドの第２電子素子
ＭＳＵ 電源用リード端子
ＭＳＶ 電源用リード端子
ＭＳＷ 電源用リード端子
ＭＥＵ 接地用リード端子
ＭＥＶ 接地用リード端子
ＭＥＷ 接地用リード端子
ＴＵ 入出力用リード端子
ＴＶ 入出力用リード端子
ＴＷ 入出力用リード端子
ＧＵ１ ハイサイドのゲート用のリード端子
ＧＶ１ ハイサイドのゲート用のリード端子
ＧＷ１ ハイサイドのゲート用のリード端子
ＧＵ２ ローサイドのゲート用のリード端子
ＧＶ２ ローサイドのゲート用のリード端子
ＧＷ２ ローサイドのゲート用のリード端子
ＧＣ１ ハイサイドの第１の接続子（ゲートクリップ）
ＧＣ２ ローササイドの第３の接続子（ゲートクリップ）
ＳＣ１ ハイサイドの第２の接続子（ソースクリップ）
ＳＣ２ ローササイドの第４の接続子（ソースクリップ）

Claims (11)

  1. 封止部Ｍと、
    前記封止部内に設けられた第１電子素子と、
    前記封止部内に設けられた第２電子素子と、
    一端の上面に前記封止部内で前記第１電子素子が載置され、他端が前記封止部から露出している第１のリード端子と、
    一端の上面に前記封止部内で前記第２電子素子が載置され、他端が前記封止部から露出している第２のリード端子と、
    一端が前記第１電子素子の入出力電極に電気的に接続され、他端が前記第２のリード端子の前記一端に電気的に接続された接続子と、
    前記接続子の他端と前記第２のリード端子の前記一端の前記上面との間を接合し且つ導電性を有する第１の導電性接合材と、を備え、
    前記第２のリード端子の前記一端の前記上面には、前記接続子と前記第２のリード端子との接合時に前記第１の導電性接合材が前記第２電子素子に向けて流れるのを堰き止めるとともに前記封止部の封止時にモールドロックするための溝が形成され、
    前記溝は、前記接続子の前記一端と前記第２電子素子との間の領域に位置するように、前記第２のリード端子の前記一端の前記上面に形成され、
    前記溝は、
    前記封止部の封止材が埋め込まれる第１の溝部と、
    前記第１の溝部に隣接して形成され且つ前記第１の導電性接合材を堰き止めるための第２の溝部と、を含み、
    前記第２の溝部は、前記第１の溝部の両側に形成され、
    前記第２の溝部の一方は、前記第１の溝部よりも、前記接続子の前記他端に近い位置に形成され、且つ、前記接続子の他端と前記第２のリード端子とを接合するための前記第１の導電性接合材を接合時に堰き止めるようになっており、
    前記第２の溝部の他方は、前記第１の溝部よりも、前記第２電子素子の電極に近い位置に形成されており、且つ、前記第２電子素子の電極と前記第２のリード端子とを接合するための第２の導電性接合材を接合時に堰き止めるようになっている
    ことを特徴とする半導体装置。
  2. 前記第２の溝部の深さは、前記第１の溝部の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の溝部の内壁は、前記第１の溝部の開口部から底部に向けて前記第１の溝部の幅が広がるように、傾斜している
    ことを特徴とする請求項５に記載の半導体装置。
  4. 前記第２の溝部の底部は、前記第１の溝部の前記開口部に近づくにつれて浅くなるように形成されている
    ことを特徴とする請求項６に記載の半導体装置。
  5. 前記溝は、前記第２のリード端子の前記一端の前記上面に直線状に延在し、又は、曲がって延在している
    ことを特徴とする請求項１に記載の半導体装置。
  6. 前記第２の溝部の開口部は、前記第１の溝部の開口部に隣接して延在するように形成されている
    ことを特徴とする請求項９に記載の半導体装置。
  7. 前記溝は、前記第２のリード端子の前記一端の前記上面において、前記接続子の前記他端の周囲の領域の少なくとも一部、又は、前記第２電子素子の周囲の領域の少なくとも一部を囲うように、延在している
    ことを特徴とする請求項１に記載の半導体装置。
  8. 複数の前記溝が、前記第２のリード端子の前記一端の前記上面に形成されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第１の導電性接合材は、はんだ材であることを特徴とする請求項１に記載の半導体装置。
  10. 前記第１及び第２電子素子は、ＭＯＳＦＥＴであり、前記第１電子素子の入出力電極は、ＭＯＳＦＥＴのソース電極であることを特徴とする請求項１に記載の半導体装置。
  11. 第１のリード端子の前記一端の表面の高さは、前記第２のリード端子の前記一端の前記表面の高さと同じである
    ことを特徴とする請求項１に記載の半導体装置。
JP2018517238A 2017-09-05 2017-09-05 半導体装置 Active JP6449523B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/031996 WO2019049213A1 (ja) 2017-09-05 2017-09-05 半導体装置

Publications (2)

Publication Number Publication Date
JP6449523B1 true JP6449523B1 (ja) 2019-01-09
JPWO2019049213A1 JPWO2019049213A1 (ja) 2019-11-07

Family

ID=63207818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018517238A Active JP6449523B1 (ja) 2017-09-05 2017-09-05 半導体装置

Country Status (5)

Country Link
US (1) US10985092B2 (ja)
JP (1) JP6449523B1 (ja)
CN (1) CN111095545B (ja)
NL (1) NL2020954B1 (ja)
WO (1) WO2019049213A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154776A (ja) * 1996-09-05 1998-06-09 Internatl Rectifier Corp 表面実装半導体デバイスパッケージ
JP2004335776A (ja) * 2003-05-08 2004-11-25 Renesas Technology Corp 半導体装置
JP2010177619A (ja) * 2009-02-02 2010-08-12 Sanken Electric Co Ltd 半導体モジュール
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
JP2010267789A (ja) * 2009-05-14 2010-11-25 Renesas Electronics Corp 半導体装置
JP2017005149A (ja) * 2015-06-11 2017-01-05 株式会社デンソー 基板、および、その製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483178B1 (en) 2000-07-14 2002-11-19 Siliconware Precision Industries Co., Ltd. Semiconductor device package structure
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
JP2006294998A (ja) * 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
US7776658B2 (en) 2008-08-07 2010-08-17 Alpha And Omega Semiconductor, Inc. Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates
US8076183B2 (en) * 2009-10-27 2011-12-13 Alpha And Omega Semiconductor, Inc. Method of attaching an interconnection plate to a semiconductor die within a leadframe package
JP2012182241A (ja) * 2011-02-28 2012-09-20 Panasonic Corp 連結導体及びこれを用いた半導体装置
JP2014207430A (ja) * 2013-03-21 2014-10-30 ローム株式会社 半導体装置
JP5799974B2 (ja) 2013-05-23 2015-10-28 株式会社デンソー 電子装置
WO2015001648A1 (ja) * 2013-07-04 2015-01-08 三菱電機株式会社 半導体装置の製造方法、半導体装置
US10186498B2 (en) 2015-07-27 2019-01-22 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
JP6577857B2 (ja) * 2015-12-21 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154776A (ja) * 1996-09-05 1998-06-09 Internatl Rectifier Corp 表面実装半導体デバイスパッケージ
JP2004335776A (ja) * 2003-05-08 2004-11-25 Renesas Technology Corp 半導体装置
JP2010177619A (ja) * 2009-02-02 2010-08-12 Sanken Electric Co Ltd 半導体モジュール
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
JP2010267789A (ja) * 2009-05-14 2010-11-25 Renesas Electronics Corp 半導体装置
JP2017005149A (ja) * 2015-06-11 2017-01-05 株式会社デンソー 基板、および、その製造方法

Also Published As

Publication number Publication date
WO2019049213A1 (ja) 2019-03-14
NL2020954B1 (en) 2019-03-26
CN111095545B (zh) 2023-10-20
US20210020548A1 (en) 2021-01-21
JPWO2019049213A1 (ja) 2019-11-07
NL2020954A (en) 2019-03-11
CN111095545A (zh) 2020-05-01
US10985092B2 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
JP6466625B1 (ja) 半導体装置
KR20140100904A (ko) 반도체 장치
JP6449523B1 (ja) 半導体装置
EP2688098B1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6752981B2 (ja) 半導体装置の製造方法
JP6517439B1 (ja) 半導体装置
JP2015002245A (ja) モールドパッケージを備えた電子装置
JP6808849B2 (ja) 半導体装置
EP3703121B1 (en) Semiconductor device and method for manufacturing semiconductor device
EP3703118B1 (en) Semiconductor device
JP2009170596A (ja) 電力変換装置およびその製造方法
NL2021879A (en) Electronic module

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20180402

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181205

R150 Certificate of patent or registration of utility model

Ref document number: 6449523

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150