JPWO2019003042A1 - 半導体装置、および半導体装置の作製方法 - Google Patents
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Abstract
単位面積あたりの記憶容量の大きい半導体装置を提供する。メモリストリングを有する半導体装置であって、メモリストリングは、メモリセルと、トランジスタと、を有し、メモリセルは、第１の開口を有する第１の導電体と、第１の開口の内側に設けられた第１の絶縁体と、第１の絶縁体の内側に設けられた第２の絶縁体と、第２の絶縁体の内側に設けられた第３の絶縁体と、第３の絶縁体の内側に設けられた第１の酸化物と、を有し、トランジスタは、第２の開口を有する第２の導電体と、第２の開口の内側に設けられた第１の絶縁体と、第１の絶縁体の内側に設けられた第１の酸化物と、第１の酸化物の内側に設けられた第５の絶縁体と、第５の絶縁体の内側に設けられた第３の導電体と、を有し、第２の導電体は、第１の絶縁体を介して、第１の酸化物と重なる領域を有し、第３の導電体は、第５の絶縁体を介して、第１の酸化物と重なる領域を有する。
Description
本発明は、例えば、半導体装置および半導体装置に関する。または、半導体装置および半導体装置の作製方法に関する。または、半導体装置が有するトランジスタ、およびメモリセルに関する。または、トランジスタ、およびメモリセルの作製方法に関する。または、記憶装置、プロセッサ、および電子機器に関する。または、記憶装置、プロセッサ、および電子機器の作製方法に関する。または、記憶装置、プロセッサ、および電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
本発明の一態様は、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、本発明の一態様は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、高い信頼性を有する半導体装置を提供することを課題の一とする。
または、本発明の一態様は、該半導体装置を有するモジュールを提供することを課題の一とする。または、本発明の一態様は、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規なモジュールを提供することを課題の一とする。または、本発明の一態様は、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、メモリストリングを有する半導体装置であって、メモリストリングは、メモリセルと、トランジスタと、を有し、メモリセルは、第１の開口を有する第１の導電体と、第１の開口の内側に設けられた第１の絶縁体と、第１の絶縁体の内側に設けられた第２の絶縁体と、第２の絶縁体の内側に設けられた第３の絶縁体と、第３の絶縁体の内側に設けられた第１の酸化物と、第１の酸化物の内側に設けられた第４の絶縁体と、を有し、トランジスタは、第２の開口を有する第２の導電体と、第２の開口の内側に設けられた第１の絶縁体と、第１の絶縁体の内側に設けられた第３の絶縁体と、第３の絶縁体の内側に設けられた第１の酸化物と、第１の酸化物の内側に設けられた第５の絶縁体と、第５の絶縁体の内側に設けられた第３の導電体と、を有し、第２の導電体は、第１の絶縁体を介して、第１の酸化物と重なる領域を有し、第３の導電体は、第５の絶縁体を介して、第１の酸化物と重なる領域を有する。
上記において、第２の導電体は、第１のゲートとして機能し、第３の導電体は、第２のゲートとして機能することが好ましい。
また、上記において、第１の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有することが好ましい。
また、上記において、第４の絶縁体は、積層構造を有することが好ましい。
また、上記において、半導体装置は、さらに基体を有し、半導体装置は、基体上に、メモリセルを複数有し、複数のメモリセルと、トランジスタと、は、基体が有する一の面に対して垂直な方向に積層して設けられていることが好ましい。
また、上記において、第２の絶縁体は、基体が有する一の面に対して垂直な方向に、第３の導電体の上方または下方に形成されているが好ましい。
また、上記において、第１の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。
また、上記において、第３の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。
本発明の一態様により、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、本発明の一態様により、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。または、本発明の一態様により、高い信頼性を有する半導体装置を提供することができる。
または、本発明の一態様により、該半導体装置を有するモジュールを提供することができる。または、本発明の一態様により、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば、接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、または上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、または上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴまたはＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、Ｉｎ：Ｇａ：Ｚｎ＝４：ｘ：ｙのとき、ｘが１以上３以下（１≦ｘ≦３）であり、ｙが２以上４．１以下（２≦ｙ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、Ｉｎ：Ｇａ：Ｚｎ＝５：ｘ：ｙのとき、ｘが０．１より大きく２以下（０．１＜ｘ≦２）であり、ｙが５以上７以下（５≦ｙ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙのとき、ｘが０．１より大きく２以下（０．１＜ｘ≦２）であり、ｙが０．１より大きく２以下（０．１＜ｙ≦２）とする。
（実施の形態１）
本実施の形態では、本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成、および作製方法について、図１乃至図２４を参照して説明する。
本実施の形態では、本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成、および作製方法について、図１乃至図２４を参照して説明する。
（メモリセル１１４、メモリストリング１１２）
はじめに、本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成について、図１を参照して説明する。図１（Ａ）は、メモリストリング１１２を有する半導体装置の上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下においては、図１に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリストリング１１２を設ける基体７２０の上面に平行な軸とし、ｚ軸は基体７２０の上面に垂直な軸とする。
はじめに、本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成について、図１を参照して説明する。図１（Ａ）は、メモリストリング１１２を有する半導体装置の上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下においては、図１に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリストリング１１２を設ける基体７２０の上面に平行な軸とし、ｚ軸は基体７２０の上面に垂直な軸とする。
本発明の一態様の半導体装置は、メモリストリング１１２と、層間膜として機能する絶縁膜７２１、絶縁膜７２４、絶縁膜７２６、絶縁膜７２８、および絶縁膜７２９と、を有する。また、メモリストリング１１２と電気的に接続し、配線として機能する導電体７３４（導電体７３４＿１乃至導電体７３４＿ｍ（ｍは、２以上の自然数））、導電体７３６（導電体７３６ａ、および導電体７３６ｂ）、導電体７４４（導電体７４４ａ、および導電体７４４ｂ）、および導電体７４８を有し、プラグとして機能する導電体７３０（導電体７３０＿１乃至導電体７３０＿ｍ）、導電体７３２（導電体７３２ａ、および導電体７３２ｂ）、および導電体７４６を有する。
なお、導電体７３０＿１乃至導電体７３０＿ｍは、それぞれ導電体７３４＿１乃至導電体７３４＿ｍと電気的に接続し、導電体７３２ａおよび導電体７３２ｂは、それぞれ導電体７３６ａおよび導電体７３６ｂと電気的に接続し、導電体７４６は導電体７４８と電気的に接続する。
また、本発明の一態様に係るメモリストリング１１２は、基体７２０上に、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ）と、絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）と、が、ｚ軸方向に、交互に積層され、絶縁体７２２＿ｍ上に導電体７０２が積層された積層体を有し、該積層体を貫通するように形成された開口部の内側に、絶縁体７０３（絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）を有する。
なお、絶縁体７０３ｂは、絶縁体７０３ｂの上面が、導電体７０２の下面と導電体７０１＿ｍの上面との間の高さに位置するよう、形成されている。つまり、メモリストリング１１２は、上記開口部において、導電体７０１＿１の下面から導電体７０１＿ｍの上面までの高さでは、上記開口部の内側に、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有し、絶縁体７０３の内側に酸化物７０４を有し、酸化物７０４の内側に絶縁体７０５を有し、絶縁体７０５の内側に絶縁体７０８を有する。また、導電体７０２の下面から上面までの高さでは、上記開口部の内部に、絶縁体７０３ａ、および絶縁体７０３ｃを有し、絶縁体７０３の内側に酸化物７０４を有し、酸化物７０４の内側に絶縁体７０５を有し、絶縁体７０５の内側に絶縁体７４０を有し、絶縁体７４０の内側に導電体７４２を有する。
導電体７４２は、上記開口部において、導電体７４２の下面が、絶縁体７０３ｂより上に位置するよう、形成されている。
また、メモリストリング１１２は、酸化物７０４の上端部と電気的に接続する導電体７０７（導電体７０７ａ、および導電体７０７ｂ）を有し、酸化物７０４の下端部と電気的に接続する導電体７０６を有する。
なお、導電体７０１＿１乃至導電体７０１＿ｍは、それぞれ導電体７３０＿１乃至導電体７３０＿ｍと電気的に接続し、導電体７０２は、導電体７４６と電気的に接続し、導電体７０７ａおよび導電体７０７ｂは、それぞれ導電体７３２ａおよび導電体７３２ｂと電気的に接続し、導電体７４２は、導電体７４４と電気的に接続する。
ここで、図１（Ａ）および図１（Ｂ）に示すように、導電体７０１はｙ軸方向に延伸して設けられる。また、図１（Ｂ）および図１（Ｃ）に示すように、絶縁体７０３および酸化物７０４はｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３および酸化物７０４と、は互いに垂直に交差して設けられることが好ましい。また、図１（Ａ）に示すように、導電体７３４をｘ軸方向に延伸して設けてもよい。また、ソース線ＳＬとして機能する導電体７３６ａをｘ軸方向に延伸して設けてもよい。また、ビット線ＢＬとして機能する導電体７３６ｂをｘ軸方向に延伸して設けてもよい。
酸化物７０４は、導電体７０１、および導電体７０２と、絶縁体７２２と、が交互に積層された積層体を貫通するように形成された開口部の内側に、形成されており、ｚ軸方向に延伸して設けられる。また、絶縁体７０３は、柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７３０は、柱状に形成されており、ｚ軸方向に延伸して設けられる。
柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上端において、導電体７０７と電気的に接続する。また、図１（Ｂ）に示すように、導電体７０６は、ｙ軸方向に隣り合う２つの酸化物７０４の下端と電気的に接続し、該２つの酸化物７０４の上端は、それぞれ、電気的に分離している導電体７０７ａ、導電体７０７ｂと、電気的に接続する。
ここで、導電体７０１と、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃ、および酸化物７０４と、が交差する領域近傍がメモリセル１１４として機能する。メモリセル１１４において、酸化物７０４はチャネルが形成される領域（チャネル形成領域ともいう。）として機能し、導電体７０１はゲート電極として機能し、絶縁体７０３ａは、ゲート絶縁膜として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。なお、導電体７０１＿１乃至導電体７０１＿ｍは、それぞれ、２つの柱状の酸化物７０４と交差している。つまり、メモリセル１１４は、導電体７０１＿１乃至導電体７０１＿ｍのいずれか一を共有する、２つのメモリセル（メモリセル１１４ａ、およびメモリセル１１４ｂ）を有する。ここでは、導電体７４４ａの下に位置するメモリセルを、メモリセル１１４ａで示し、導電体７４４ｂの下に位置するメモリセルを、メモリセル１１４ｂで示す。
なお、メモリセル１１４が設けられる、積層体に形成された開口は、図１（Ａ）において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体７０３、および酸化物７０４の上面形状も変化することがある。また、当該開口は、上方（導電体７０７側）の開口の断面積に比較して下方（導電体７０６側）の開口の断面積が狭くなる形状としてもよい。
また、導電体７０２と、絶縁体７０３ａ、絶縁体７０３ｃ、酸化物７０４、絶縁体７４０、および導電体７４２と、が交差する領域近傍が選択トランジスタ１１６ａおよび選択トランジスタ１１６ｂとして機能する。ここでは、導電体７４４ａの下に位置する選択トランジスタを、選択トランジスタ１１６ａで示し、導電体７４４ｂの下に位置する選択トランジスタを、選択トランジスタ１１６ｂで示す。選択トランジスタ１１６ａおよび選択トランジスタ１１６ｂにおいて、酸化物７０４はチャネル形成領域として機能し、導電体７０２は第１のゲート電極として機能し、絶縁体７０３ａおよび絶縁体７０３ｃは第１のゲート絶縁膜として機能し、絶縁体７４０は第２のゲート（バックゲートともいう。）絶縁膜として機能し、導電体７４２は第２のゲート電極として機能する。
第２のゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。例えば、第２のゲート電極に負の電位を与え、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂのしきい値電圧を０Ｖより大きくし、オフ電流を低減し、ゲート電圧が０Ｖの時のドレイン電流を非常に小さくすることができる。
メモリセル１１４ａ、メモリセル１１４ｂ、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂのチャネル長方向はｚ軸に平行になる。また、メモリセル１１４ａ、メモリセル１１４ｂ、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂは電気的に直列に接続されており、これらがメモリストリング１１２を構成している。
なお、メモリセル１１４ａと、メモリセル１１４ｂと、は、導電体７０６を介して、電気的に接続しているが、これに限らない。例えば、メモリセル１１４ａと、メモリセル１１４ｂとの間に、トランジスタを設けてもよい。これにより、メモリセル１１４ａと、メモリセル１１４ｂとに、異なるデータを記憶することができる。なお、該トランジスタは、基板上に設けるとよい。
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
メモリストリング１１２を設ける基体７２０は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁膜が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。なお、基体７２０は、半導体基板上に駆動回路を形成するトランジスタを設けた基板表面上に層間絶縁膜を設けた基板を用いてもよい。
導電体７０１は、メモリセル１１４のゲートとして機能し、ワード線ＷＬと電気的に接続する。すなわち、導電体７０１、導電体７３０、および導電体７３４は、ワード線ＷＬの一部としても機能する。ここで、導電体７０１は、図１（Ｂ）に示すように、下層の導電体７０１が上層の導電体７０１よりＡ１側に延伸した、階段状に設けられることが好ましい。導電体７０１を階段状に設けることにより、下層の導電体７０１の上面の一部の領域が、より上層の導電体７０１と重ならないので、導電体７０１＿１乃至導電体７０１＿ｍの当該領域を、それぞれ導電体７３０＿１乃至導電体７３０＿ｍと接続させることができる。
導電体７０１として、シリコンや、金属など、導電性を有する材料を用いることができる。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。
導電体７３０、および導電体７３４は、導電体７０１と同様の材料を用いることができる。
導電体７０２は、導電体７０１の上に設けられる。導電体７０２は、選択トランジスタ１１６ｂ、および選択トランジスタ１１６ａのゲートとして機能する。また、導電体７０２は、導電体７０１と同様の材料を用いることができる。また、導電体７０２は、導電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体７０１、および導電体７０２は、用途に応じて、仕事関数などを考慮し、決定すればよい。
絶縁体７２２として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、絶縁体７２２に用いることは好適である。
絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。
なお、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂには、電荷蓄積層を設けなくてもよい。図１に示すように、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第１のゲート絶縁膜として、絶縁体７０３ａ、および絶縁体７０３ｃを設ける構成にしてもよい。また、当該第１のゲート絶縁膜として、絶縁体７０３ａのみを設ける構成にしてもよい。
絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。
絶縁体７０３ｂは、メモリセル１１４の電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。
絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。また、絶縁体７０３ｃは、絶縁体７０３ａより薄いことが好ましい。詳細は後述するが、メモリセル１１４へのデータの書き込み、または消去において、絶縁体７０３ｃを通って、酸化物７０４と絶縁体７０３ｂの間で、電子の移動が行われる。すなわち、絶縁体７０３ｃは、メモリセル１１４のトンネル絶縁層として機能する。
絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法や化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。また、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバ方式の成膜装置を用いて、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃが形成される面を大気雰囲気に曝すことなく、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを連続で成膜することが好ましい。
導電体７０１、導電体７０２、および絶縁体７２２を有する積層体に設けられた開口の内側に絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。
酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのスイッチング特性が良好で、極めて低いオフ電流が得られるため、好ましい。
例えば、酸化物７０４として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。また、酸化物７０４は単層構造としているが、これに限らない。酸化物７０４は、２層以上の積層構造でもよい。
なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については、後述する。
絶縁体７０５は、絶縁体７０３ａまたは絶縁体７０３ｃで説明したのと同様の材料を用いることができる。
また、絶縁体７０５は、酸化物７０４に酸素を供給できる材料、または水素、窒素などの不純物を供給できる材料であってもよい。絶縁体７０５として、水素や窒素を極力含まない酸化物を用いることで、酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸化物７０４中に含まれる水、水素などの不純物を除去することができ、酸化物７０４は高純度化する。不純物が極力低減された酸化物を酸化物７０４として用いることで、トランジスタ、メモリセル、および当該トランジスタ、または当該メモリセルを用いた半導体装置は、高い信頼性を得ることができる。
また、絶縁体７０５として、水素や窒素を含む酸化物を用いることで、酸化物７０４に水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、トランジスタ、およびメモリセルを動作させることができる。また、トランジスタ、およびメモリセルのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
絶縁体７０８は、絶縁体７０３ａまたは絶縁体７０３ｃと同様の材料を用いることができる。なお、絶縁体７０８と、絶縁体７０５と、は異なる材料を用いることが好ましい。例えば、絶縁体７０５に酸化アルミニウム、窒化シリコン、または酸化ハフニウムを用い、絶縁体７０８に酸化シリコン、または酸化窒化シリコンを用いることが好ましい。このような構成とすることで、絶縁体７０８に対して、絶縁体７４０、および導電体７４２を形成するための開口処理をドライエッチング法で行う際、絶縁体７０５と、絶縁体７０８のエッチングレートの違い（選択比）を利用することで、当該開口を自己整合的に形成することが可能となる。
酸化物７０４、絶縁体７０３、および導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍのいずれか一）により、メモリセル１１４が構成される。図１には、メモリセル１１４がｍ段（ｍは２以上の自然数）積層している例を示している。
導電体７０７は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬの一部として機能する。導電体７０７として、金属元素を含む導電性材料を用いることが好ましい。また、導電体７０７と酸化物７０４の界面には、導電体７０７が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電体７０７と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０７が吸収し、酸化物７０４の、導電体７０７と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０７と、酸化物７０４とのコンタクト抵抗を低減することができる。
導電体７０７として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。
導電体７０６は、図１（Ｂ）に示すように、ビット線ＢＬの一部として機能する導電体７０７ｂと電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体７０７ａと電気的に接続する酸化物７０４と、電気的に接続することで、メモリストリング１１２を構成する。
導電体７０６は、導電体７０７と同様の材料を用いることができる。また、導電体７０６は、導電体７０７と同じ材料を用いてもよいし、異なる材料を用いてもよい。
また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６と、酸化物７０４とのコンタクト抵抗を低減することができる。
層間膜として機能する絶縁膜７２１、絶縁膜７２４、絶縁膜７２６、絶縁膜７２８、および絶縁膜７２９として、誘電率が低い材料を用いることが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、絶縁膜７２１、絶縁膜７２４、絶縁膜７２６、絶縁膜７２８、および絶縁膜７２９として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
導電体７４２は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第２のゲート電極として機能する。導電体７４２は、導電体７０１と同様の材料を用いることができる。また、単層の導電膜以外に、２層以上からなる積層構造であってもよい。例えば、導電体７４２となる導電膜としては、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜してもよい。
絶縁体７４０は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第２のゲート絶縁膜として機能する。絶縁体７４０は、絶縁体７０８と同様の材料を用いることができる。
選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂに第２のゲート電極を設けることで、当該トランジスタのしきい値電圧の制御性を向上させることができる。したがって、メモリストリング１１２の導通状態または非導通状態の制御性を向上させることができ、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
＜＜金属酸化物＞＞
以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。
以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣと記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
次に、本発明の一態様の半導体装置の作製方法の一態様を図２乃至図２４を用いて説明する。なお、図２乃至図２４の各図において、（Ａ）は、ｚ軸方向から見た上面図である。また、（Ｂ）は、（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。
次に、本発明の一態様の半導体装置の作製方法の一態様を図２乃至図２４を用いて説明する。なお、図２乃至図２４の各図において、（Ａ）は、ｚ軸方向から見た上面図である。また、（Ｂ）は、（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。
まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うように、絶縁膜７２１を形成する（図２参照。）。
導電体７０６は、まず導電体７０６となる導電膜を成膜し、リソグラフィー法を用いて加工することで、形成することができる。なお、導電体７０６、および絶縁膜７２１の形成方法はこれに限らない。基体７２０上に絶縁膜７２１を成膜し、絶縁膜７２１の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電体７０６、および絶縁膜７２１上にさらに絶縁膜を形成することで、図２に示す構造を得ることができる。
導電体７０６や、絶縁膜７２１の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる成膜方法である。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、ウェットエッチング処理後にドライエッチング処理を行う、などの工程によって、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、または後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
導電体７０６となる導電膜として、スパッタリング法を用いて、金属元素を含む導電膜を成膜することが好ましい。また、ＣＶＤ法を用いて成膜することもできる。
絶縁膜７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やリフロー法を用いることができる。
絶縁膜７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互に積層する。なお、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれｍ層（ｍは、２以上の自然数）成膜する例を示す。また、本実施の形態では、絶縁膜７２１上に導電膜７０１Ａを形成し、導電膜７０１Ａ上に絶縁膜７２２Ａを成膜する例を示しているが、成膜の順序はこれに限らない。絶縁膜７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを成膜してもよい。導電膜７０１Ａ、および絶縁膜７２２Ａの成膜には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
最上層の絶縁膜７２２Ａの上に導電膜７０２Ａを成膜する。導電膜７０２Ａの上にマスク７２３を形成する（図３参照。）。導電膜７０２Ａは、導電膜７０１Ａと同じ方法を用い、同じ材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
次に、マスク７２３を用いて、導電膜７０２Ａ、絶縁膜７２２Ａ、導電膜７０１Ａ、および絶縁膜７２１を加工することで、導電膜７０２Ｂ、絶縁膜７２２Ｂ、および導電膜７０１Ｂが形成される。該加工により、導電膜７０２Ａを複数の導電膜７０２Ｂに分離することができ、各導電膜７０１Ａを複数の導電膜７０１Ｂに分離することができる。その後、マスク７２３を除去する（図４参照。）。
次に、導電膜７０２Ａ、絶縁膜７２２Ａ、導電膜７０１Ａ、および絶縁膜７２１の加工により除去された部分を埋め込むように絶縁膜７２４を形成する。絶縁膜７２４は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７２４を形成してもよい。絶縁膜７２４は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、導電膜７０２Ｂの表面が露出するまで絶縁膜７２４を研磨してもよい。
次に、導電膜７０２Ｂ、および絶縁膜７２４の上にマスク７２５を形成する（図５参照。）。
次に、導電膜７０２Ｂ、絶縁膜７２２Ｂ、導電膜７０１Ｂ、および絶縁膜７２４を加工し、図６（Ｂ）に示すような階段状の導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ）、絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）、および導電体７０２を形成する。導電膜７０１Ｂ、絶縁膜７２２Ｂ、および導電膜７０２Ｂの加工において、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および導電膜７０２Ｂのエッチングと、マスク７２５のスリミングを交互に行うことで、階段状の導電体７０１、絶縁体７２２、および導電体７０２を形成することができる。導電膜７０１Ｂ、絶縁膜７２２Ｂ、および導電膜７０２Ｂの加工により、マスク７２５は、幅、厚さ共に縮小し、マスク７２５Ａとなる（図６参照。）。
なお、階段状の導電体７０１、絶縁体７２２、および導電体７０２の形成方法はこれに限らない。テーパー形状のマスクを用いて、階段状の導電体７０１、絶縁体７２２、および導電体７０２を形成してもよい。また、複数回のリソグラフィーでパターニングして、階段状の導電体７０１、絶縁体７２２、および導電体７０２を形成してもよい。
また、本実施の形態では、導電体７０１と、導電体７０１上の絶縁体７２２との側面がほぼ一致するように、階段状の導電体７０１、絶縁体７２２、および導電体７０２を形成する例を示したが、形成方法は、これに限らない。絶縁体７２２と、絶縁体７２２上の導電体７０１との側面がほぼ一致するように、階段状の導電体７０１、導電体７０２、および絶縁体７２２を形成してもよい。
次に、マスク７２５Ａを除去し、絶縁膜７２６を成膜する。絶縁膜７２６は、ＣＶＤ法を用いて形成することができる。絶縁膜７２６は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。
次に、絶縁膜７２６、導電体７０２、絶縁体７２２、導電体７０１、および絶縁膜７２１を、リソグラフィー法を用いて加工し、導電体７０６を露出するように第１の開口を形成する（図７参照。）。
次に、絶縁膜７２６上、および第１の開口内部に、絶縁体７０３ａとなる絶縁膜７０３Ａを形成する（図８参照。）。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。
次に、第１の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３ａを形成する。絶縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜７２６上の絶縁膜７０３Ａも除去されるため、絶縁体７０３ａは、第１の開口の側壁のみに設けられる（図９参照。）。第１の開口底部の絶縁膜７０３Ａを除去することで、導電体７０６が露出する。また、絶縁体７０３ａの上面の高さと、絶縁膜７２６の上面の高さは同程度にできる。
次に、絶縁膜７２６上、および第１の開口内部に、絶縁体７０３ｂとなる絶縁膜７０３Ｂを形成する（図１０参照。）。絶縁膜７０３Ｂは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ｂを形成してもよい。
次に、第１の開口底部に形成された絶縁膜７０３Ｂを除去し、絶縁体７０３ｂを形成する。絶縁膜７０３Ｂの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜７２６上の絶縁膜７０３Ｂも除去されるため、絶縁体７０３ｂは、第１の開口の側壁のみに設けられる。第１の開口底部の絶縁膜７０３Ｂを除去することで、再び導電体７０６が露出する。
次に、第１の開口上部に位置する絶縁体７０３ｂを除去する（図１１参照。）。該絶縁体７０３ｂの除去は、第１の開口内部の所望の深さまで、絶縁膜７２６、絶縁体７０３ａ、および導電体７０６と選択比のとれる異方性エッチングなどにより除去する。また、図示しないが、第１の開口内部に、後工程にて容易に除去可能な犠牲層となる材料を埋め込むように形成し、該犠牲層を第１の開口内部の所望の深さまで除去した後に、該犠牲層をマスクとして、絶縁体７０３ｂをエッチングなどにより除去してもよい。なお、絶縁体７０３ｂの除去後、該犠牲層となる材料は除去する。例えば、絶縁体７０３ｂの上面の高さが、導電体７０１＿ｍの上面から導電体７０２の下面までの間の高さとなるよう、第１の開口上部に位置する絶縁体７０３ｂを除去するとよい。
上記の工程により、絶縁体７０３ｂの一部を除去することで、導電体７０２の水平方向（ｘ−ｙ方向）に位置する絶縁体を、絶縁体７０３ａ、および後工程で形成する絶縁体７０３ｃとすることができる。この場合、選択トランジスタのゲート絶縁膜は、絶縁体７０３ａ、および後工程で形成する絶縁体７０３ｃにより構成される。選択トランジスタのゲート絶縁膜に電荷蓄積層として機能する絶縁体７０３ｂを設けないことで、選択トランジスタの電気特性のバラツキを低減し、信頼性の高いメモリセルアレイを提供することができる。
なお、上記の、第１の開口上部に位置する絶縁体７０３ｂを除去する工程を行わず、絶縁体７０３ｂの上面の高さと、絶縁膜７２６の上面の高さは同程度にしてもよい。このとき、導電体７０２の水平方向（ｘ−ｙ方向）に位置する絶縁体は、絶縁体７０３ａ、絶縁体７０３ｂ、および後工程で形成する絶縁体７０３ｃとなる。この場合、選択トランジスタのゲート絶縁膜は、絶縁体７０３ａ、絶縁体７０３ｂ、および後工程で形成する絶縁体７０３ｃにより構成される。
次に、絶縁膜７２６上、および第１の開口内部に、絶縁体７０３ｃとなる絶縁膜７０３Ｃを形成する（図１２参照。）。絶縁膜７０３Ｃは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ｃを形成してもよい。
次に、第１の開口底部に形成された絶縁膜７０３Ｃを除去し、絶縁体７０３ｃを形成する。絶縁膜７０３Ｃの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜７２６上の絶縁膜７０３Ｃも除去されるため、絶縁体７０３ｃは、第１の開口の側壁のみに設けられる（図１３参照。）。第１の開口底部の絶縁膜７０３Ｃを除去することで、再び導電体７０６が露出する。また、絶縁体７０３ｃの上面の高さと、絶縁膜７２６の上面の高さは同程度にできる。
絶縁膜７０３Ａ、絶縁膜７０３Ｂ、および絶縁膜７０３Ｃは、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁膜７０３Ｃは、絶縁膜７０３Ａよりも薄く形成することが好ましい。
次に、第１の開口内部に、酸化物７０４となる酸化膜７０４Ａ、絶縁体７０５となる絶縁膜７０５Ａ、および絶縁体７０８となる絶縁膜７０８Ａを順次成膜する（図１４参照。）。酸化膜７０４Ａ、絶縁膜７０５Ａ、および絶縁膜７０８Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
例えば、酸化膜７０４Ａをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
酸化膜７０４Ａを成膜した後、加熱処理を行ってもよい。加熱処理によって、酸化膜７０４Ａ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、ＣＭＰ処理を行うことで、酸化膜７０４Ａ、絶縁膜７０５Ａ、および絶縁膜７０８Ａの一部を除去し、絶縁膜７２６を露出する。その結果、酸化物７０４、絶縁体７０５、および絶縁体７０８を形成することができる（図１５参照。）。
次に、絶縁膜７２６、絶縁体７０３ａ、絶縁体７０３ｃ、酸化物７０４、絶縁体７０５、および絶縁体７０８上に導電体７０７（導電体７０７ａ、および導電体７０７ｂ）を形成し、導電体７０７を覆うように、絶縁膜７２８を形成する（図１６参照。）。
絶縁膜７２８の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、ＣＭＰ法やリフロー法を用いることができる。
次に、絶縁膜７２８、絶縁膜７２６、および絶縁体７２２を、リソグラフィー法を用いて加工し、導電体７０１に達する第２の開口、および導電体７０７に達する第３の開口を形成する（図１７参照。）。第２の開口は、階段状に形成された導電体７０１それぞれに対して形成する。また、第３の開口は、導電体７０７それぞれに対して形成する。なお、導電体７０１に達する第２の開口と、導電体７０７に達する第３の開口と、は、同時に形成してもよいし、異なる工程で形成してもよい。
次に、第２の開口および第３の開口に埋め込むように導電膜７３０Ａを形成する（図１８参照。）。導電膜７３０Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電膜７３０Ａを成膜してもよい。また、導電膜７３０Ａは、複数の層からなる積層構造を有していてもよい。例えば、導電膜７３０Ａとしては、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜してもよい。
次に、ＣＭＰ処理を行うことで、導電膜７３０Ａの一部を除去し、絶縁膜７２８を露出する。その結果、導電体７３０（導電体７３０＿１乃至導電体７３０＿ｍ）、導電体７３２ａ、および導電体７３２ｂを形成することができる（図１９参照。）。
次に、絶縁膜７２８、導電体７３０、導電体７３２ａ、および導電体７３２ｂ上に導電体７３４（導電体７３４＿１乃至導電体７３４＿ｍ）、および導電体７３６（導電体７３６ｂ、および導電体７３６ａ）を形成し、導電体７３４、および導電体７３６を覆うように、絶縁膜７２９を形成する（図２０参照。）。
絶縁膜７２９の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、ＣＭＰ法やリフロー法を用いることができる。
次に、第１の開口の上部に位置する、絶縁膜７２９、絶縁膜７２８、導電体７０７、絶縁体７０８の一部を、リソグラフィー法を用いて加工し、第４の開口を形成する。この時、絶縁体７０８の上面の高さが、絶縁体７２２＿ｍの上面から下面までの間の高さとなることが好ましい（図２１参照。）。
絶縁膜７２９、絶縁膜７２８、導電体７０７、および絶縁体７０８の除去には、異方性エッチングを用いることが好ましい。該エッチングによる絶縁体７０８の除去は、あらかじめエッチング時間を設定したうえで行ってもよい。また、エッチング装置内の発光強度が所望の深さで変化するダミーパターンを、図示していない領域に用意しておき、発光強度の変化を測定することで制御してもよい。
次に、第４の開口内部に、絶縁体７４０となる絶縁膜７４０Ａ、および導電体７４２となる導電膜７４２Ａを順次成膜する（図２２参照。）。次に、ＣＭＰ処理を行うことで、絶縁膜７４０Ａ、および導電膜７４２Ａの一部を除去し、絶縁膜７２９を露出する。その結果、絶縁体７４０、および導電体７４２を形成することができる（図２３参照。）。
次に、絶縁膜７２９、絶縁膜７２８、および絶縁膜７２６を、リソグラフィー法を用いて加工し、導電体７０２を露出するように第５の開口を形成する（図２４参照。）。
次に、第５の開口に埋め込むように導電体７４６を形成する。導電体７４６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体７４６を形成してもよい。また、導電体７４６は、複数の層からなる積層構造を有していてもよい。例えば、導電体７４６となる導電膜としては、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜してもよい。導電体７４６は、絶縁膜７２９上、および第５の開口内部に導電体７４６となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
次に、絶縁膜７２９、および導電体７４６上に導電体７４４（導電体７４４ａ、および導電体７４４ｂ）、および導電体７４８を形成する。
以上の工程により、半導体装置を作製することができる。なお、上記の作製方法において、活性化、結晶化などのために、適宜、熱処理工程を設けてもよい。また、層間膜中に酸化アルミニウムなどの保護膜を設けてもよい。
以上のように半導体装置を作製することにより、各層にメモリセルを作製するためのパターン形成を行うことなく、複数の層のメモリセルを一括で作製することができる。さらに、上記の方法で半導体装置を作製する場合、メモリセルの層数を増やしても、メモリセルのパターン形成およびエッチング処理の工程数が増えない。このように、半導体装置作製の工程を短縮することができるので、生産性の高い高集積度な半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る記憶装置の回路構成および動作について、図２５乃至図２８を参照して説明する。
本実施の形態では、開示する発明の一態様に係る記憶装置の回路構成および動作について、図２５乃至図２８を参照して説明する。
（３Ｄ ＮＡＮＤの構成例）
図２５（Ａ）に、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ ＮＡＮＤ）の構成例を示す。図２５（Ａ）に示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、および周辺回路を有する。
図２５（Ａ）に、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ ＮＡＮＤ）の構成例を示す。図２５（Ａ）に示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、および周辺回路を有する。
制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５、および列ドライバ１２６が設けられている。
入出力回路１２５は、メモリセルアレイ１１０への書き込みデータを一時的に保持すること、メモリセルアレイ１１０から読み出されたデータを一時的に保持すること等を行う。
ソース線ドライバ１２４は、ソース線ＳＬを駆動する。
ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、データの読み出し時において、メモリストリング１１２からビット線ＢＬに読み出された電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線ＢＬに入力する。
行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、ワード線ＷＬに入力する。
列ドライバ１２６は、デコーダのデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、ストリング選択線ＳＳＬに入力する。
図２６に、メモリセルアレイ１１０の３次元構造例を示す。図２６は、メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。なお、以下においては、図２６に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
図２６に示すように、メモリセルアレイ１１０は、ｍ１×ｍ２個（ｍ１、ｍ２は２以上の自然数）のメモリストリング１１２を有しており、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個のメモリストリング１１２がマトリクス状に配列している。また、各メモリストリング１１２は、ｍ３個（ｍ３は２以上の自然数）のメモリセル１１４を有しており、ｚ軸方向にｍ３個のメモリセル１１４が配列している。つまり、メモリセルアレイ１１０は、ｍ１×ｍ２×ｍ３個のメモリセル１１４を有しており、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１１４が直方体状に配列している。以下、メモリセル１１４に座標を付して、メモリセル１１４［１，１，１］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のように示す場合がある。
図２６に示すように、メモリセル１１４は、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬを共通する１対のメモリセル（メモリセル１１４ａ、およびメモリセル１１４ｂ）を有する。１対のメモリセルはワード線ＷＬを共通するため、メモリセル１１４ａ、およびメモリセル１１４ｂには同じ情報が記憶される。したがって、記憶情報の冗長性が高くなり、メモリの保持特性などの信頼性を向上することができる。以下、メモリセル１１４ａ、およびメモリセル１１４ｂに座標を付して、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１，ｍ２，ｍ３］、メモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１，ｍ２，ｍ３］のように示す場合がある。
また、図２６に示すように、メモリセルアレイ１１０は、ｙ軸方向に伸長して設けられた、ｍ１本のストリング選択線ＳＳＬと、ｘ軸方向に伸長して設けられた、ｍ２本のビット線ＢＬ、ソース線ＳＬ、配線ＢＷＬ１、および配線ＢＷＬ２と、ｘ軸方向に伸長して設けられた、ｍ３本のワード線ＷＬと、を有する。以下、図２６に示すようにストリング選択線ＳＳＬにｘ軸方向の座標を付して、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］のように示す場合がある。また、図２６に示すようにビット線ＢＬ、ソース線ＳＬ、配線ＢＷＬ１、および配線ＢＷＬ２にｙ軸方向の座標を付して、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、ソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］、配線ＢＷＬ１［１］乃至配線ＢＷＬ１［ｍ２］、配線ＢＷＬ２［１］乃至配線ＢＷＬ２［ｍ２］のように示す場合がある。また、図２６に示すようにワード線ＷＬにｚ軸方向の座標を付して、ワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］のように示す場合がある。
図２６に示すように、メモリセルアレイ１１０は、ｘ軸方向、ｙ軸方向にマトリクス状に配列して設けられた、ｍ１×ｍ２個のメモリストリング１１２から構成される。以下、メモリストリング１１２にｘ軸方向、ｙ軸方向の座標を付して、メモリストリング１１２［１，１］乃至メモリストリング１１２［ｍ１，ｍ２］のように示す場合がある。各メモリストリング１１２は、ｚ軸方向に配列して設けられた、ｍ３個のメモリセル１１４と、選択トランジスタ１１６ａと、選択トランジスタ１１６ｂと、を有する。以下、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂにｘ軸方向、ｙ軸方向の座標を付して、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］のように示す場合がある。
選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４ａ、およびメモリセル１１４ｂは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリセル１１４ａ、およびメモリセル１１４ｂは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
図２５（Ｂ）にメモリストリング１１２［ｉ１，ｉ２］（ｉ１は１以上ｍ１以下の自然数、ｉ２は１以上ｍ２以下の自然数を示す。）の回路構成例を示す。メモリストリング１１２［ｉ１，ｉ２］において、ビット線ＢＬ［ｉ２］とソース線ＳＬ［ｉ２］との間に、選択トランジスタ１１６ａ［ｉ１，ｉ２］、メモリセル１１４ａ［ｉ１，ｉ２，１］乃至メモリセル１１４ａ［ｉ１，ｉ２，ｍ３］、メモリセル１１４ｂ［ｉ１，ｉ２，１］乃至メモリセル１１４ｂ［ｉ１，ｉ２，ｍ３］および選択トランジスタ１１６ｂ［ｉ１，ｉ２］が電気的に直列接続されている。
選択トランジスタ１１６ａ［ｉ１，ｉ２］、および選択トランジスタ１１６ｂ［ｉ１，ｉ２］のゲートは、ストリング選択線ＳＳＬ［ｉ１］に電気的に接続されている。また、選択トランジスタ１１６ａ［ｉ１，ｉ２］、選択トランジスタ１１６ｂ［ｉ１，ｉ２］の第２のゲート電極は、それぞれ、配線ＢＷＬ２［ｉ２］、配線ＢＷＬ１［ｉ２］に電気的に接続されている。また、選択トランジスタ１１６ａ［ｉ１，ｉ２］のソースおよびドレインの一方は、ソース線ＳＬ［ｉ２］と電気的に接続され、選択トランジスタ１１６ｂ［ｉ１，ｉ２］のソースおよびドレインの一方は、ビット線ＢＬ［ｉ２］と電気的に接続されている。メモリセル１１４［ｉ１，ｉ２，ｉ３］（ｉ３は１以上ｍ３以下の自然数を示す。）のゲートは、ワード線ＷＬ［ｉ３］に電気的に接続されている。
図２５（Ｂ）に示すように、メモリストリング１１２［ｉ１，ｉ２］を構成するメモリセル１１４［ｉ１，ｉ２，１］乃至メモリセル１１４［ｉ１，ｉ２，ｍ３］は、ｚ軸方向に直列に接続されている。よって、メモリセル１１４［ｉ１，ｉ２，ｍ３］のみが他のメモリセル１１４を介することなく選択トランジスタ１１６ａ［ｉ１，ｉ２］、および選択トランジスタ１１６ｂ［ｉ１，ｉ２］と接続される。他のメモリセル１１４は、同じメモリストリング１１２［ｉ１，ｉ２］の他のメモリセル１１４を介して、選択トランジスタ１１６ａ［ｉ１，ｉ２］および選択トランジスタ１１６ｂ［ｉ１，ｉ２］と電気的に接続される。
このようにメモリストリング１１２には複数のメモリセル１１４が含まれており、メモリセル１１４ａが直列接続するように、メモリセル１１４ｂが直列接続するように積層させることができる。メモリストリング１１２は、メモリセル１１４の積層数に応じて、メモリストリング１１２の記憶容量を増加させることができる。よって、複数のメモリストリング１１２から構成されるメモリセルアレイ１１０は、メモリセル１１４の積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
（記憶装置の回路動作の説明）
次に、メモリセル１１４へのデータの書き込みと読み出し動作について、図２７、および図２８を用いて説明する。
次に、メモリセル１１４へのデータの書き込みと読み出し動作について、図２７、および図２８を用いて説明する。
図２７に、図１に示した選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂ、ならびに、メモリセル１１４が有するメモリセル１１４ａ、およびメモリセル１１４ｂのＩｄｓ−Ｖｇｓ特性の一例を示す。
図２７（Ａ）は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂのＩｄｓ−Ｖｇｓ特性である。図２７（Ａ）に示す実線は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第２のゲート電極に、電位を印加しない場合のＩｄｓ−Ｖｇｓ特性である。また、図２７（Ａ）に示す破線は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第２のゲート電極に、負の電位を印加した場合のＩｄｓ−Ｖｇｓ特性である。選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの第２のゲート電極に電位を印加しない場合、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂは、ノーマリーオン特性を有する。選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂは、第２のゲート電極を使ってしきい値を制御し、ノーマリーオフ特性とすることができる。
図２７（Ｂ）は、電荷蓄積層に電子が注入されたメモリセル１１４ａ、およびメモリセル１１４ｂと、電荷蓄積層に電子が注入されていないメモリセル１１４ａ、およびメモリセル１１４ｂのＩｄｓ−Ｖｇｓ特性である。ここで、電荷蓄積層に電子が注入されたメモリセル１１４ａ、およびメモリセル１１４ｂは、データ“１”が書き込まれたメモリセル１１４ａ、およびメモリセル１１４ｂと言い換えることができる。また、電荷蓄積層に電子が注入されていないメモリセル１１４ａ、およびメモリセル１１４ｂは、データ“０”が書き込まれたメモリセル１１４ａ、およびメモリセル１１４ｂと言い換えることができる。図２７（Ｂ）の実線で示すように、電荷蓄積層に電子が注入されていないメモリセル１１４ａ、およびメモリセル１１４ｂは、ノーマリーオン特性を有する。他方、図２７（Ｂ）の破線で示すように、電荷蓄積層に電子が注入されたメモリセル１１４ａ、およびメモリセル１１４ｂは、ノーマリーオフ特性となる。
図２７に示すＩｄｓ−Ｖｇｓ特性が得られるトランジスタで構成されたメモリセルアレイ１１０において、メモリセル１１４［１，１，１］に対するメモリの書き換え、および読み出し方法について、図２８を用いて説明する。
図２６に示したメモリセルアレイ１１０の読み出し、書き込み、消去の電位印加の一例を、図２８に示す。図２８で示した電位Ｖｒ、電位ＶＬ、電位ＶＨ、および電位ＶＨＨ、ならびに電位Ｖｗは、任意の電位を指す。電位Ｖｒは読み出し用の電位であり、電位Ｖｗは書き込み用の電位である。また、メモリの書き換え用の電位として、電位ＶＬ、電位ＶＨ、電位ＶＨＨで正または負の電位を使用する。ここで、メモリの書き換えに使用する電位ＶＬ、電位ＶＨおよび電位ＶＨＨの絶対値の大小関係を、０＜｜ＶＷ｜≦｜ＶＬ｜＜｜ＶＨ｜＜｜ＶＨＨ｜とする。
なお、本実施の形態では、Ｓｉｎｇｌｅ−Ｌｅｖｅｌ−Ｃｅｌｌ（ＳＬＣ）での例を示すが、多値化してもよい。
また、選択トランジスタ１１６ｂ、および選択トランジスタ１１６ａの第２のゲート電極にそれぞれ接続された配線ＢＷＬ１および配線ＢＷＬ２は、選択トランジスタのしきい値を制御するための電位を印加するか、フローティングにして電荷保持させる、などとすればよい。
なお、メモリストリング１１２内において、メモリセル１１４ａ、およびメモリセル１１４ｂのゲートは、ワード線ＷＬを共通するため、メモリセル１１４ａ、およびメモリセル１１４ｂは同じ情報を記憶することになる。そのため、記憶情報の冗長性が上がり、メモリの保持特性などの信頼性を向上させることができる。
図２８に、メモリセル１１４［１，１，１］にデータ“１”またはデータ”０”を書き込む場合、および読み出す場合のタイミングチャートの一例を示す。図２８に示されるタイミングチャートは、メモリセル１１４［１，１，１］の書き込み、消去、および読み出しについて各配線の電位の関係を示すものである。メモリセル１１４［１，１，１］の書き込みは、メモリセル１１４［１，１，１］にデータ“１”を書き込む動作である。また、メモリセル１１４［１，１，１］の消去は、メモリセル１１４［１，１，１］にデータ“０”を書き込む動作である。また、メモリセル１１４［１，１，１］の読み出しは、メモリセル１１４［１，１，１］に書き込まれたデータを読み出す動作である。
なお、書き込み、消去、読み出しを行うメモリセル１１４［１，１，１］を、選択メモリセル１１４［１，１，１］と呼ぶ場合がある。また、選択メモリセル１１４［１，１，１］以外のメモリセル１１４を、非選択のメモリセル１１４と呼ぶ場合がある。また、メモリセル１１４が有するメモリセル１１４ａ、およびメモリセル１１４ｂのゲートを、メモリセル１１４のゲートと呼ぶ場合がある。また、メモリセル１１４が有するメモリセル１１４ａ、およびメモリセル１１４ｂの活性層を、メモリセル１１４の活性層と呼ぶ場合がある。また、選択メモリセル１１４［１，１，１］を有するメモリストリング１１２［１，１］を、選択メモリストリング１１２［１，１］と呼ぶ場合がある。また、選択メモリストリング１１２［１，１］以外のメモリストリング１１２を、非選択のメモリストリング１１２と呼ぶ場合がある。
（書き込み動作）
図２８に示す期間ｔ１の開始から期間ｔ４の終了までの期間は、選択メモリセル１１４［１，１，１］にデータ“１”の書き込みを行っている。期間ｔ１は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ２は、選択メモリセル１１４［１，１，１］にデータ“１”を書き込む期間である。期間ｔ３は、期間ｔ１でプリチャージした電位を元に戻す期間である。期間ｔ４は、各配線の電位を０に戻す期間である。
図２８に示す期間ｔ１の開始から期間ｔ４の終了までの期間は、選択メモリセル１１４［１，１，１］にデータ“１”の書き込みを行っている。期間ｔ１は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ２は、選択メモリセル１１４［１，１，１］にデータ“１”を書き込む期間である。期間ｔ３は、期間ｔ１でプリチャージした電位を元に戻す期間である。期間ｔ４は、各配線の電位を０に戻す期間である。
期間ｔ１にて、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
まず、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］に電位＋ＶＨＨを与えて、全ての選択トランジスタ１１６ａ、および全ての選択トランジスタ１１６ｂを導通状態にする。次に、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位＋ＶＨを与えて、非選択のメモリセル１１４の活性層に電位＋ＶＨをプリチャージさせる。このとき、メモリセル１１４のゲートと電気的に接続しているワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］に電位＋ＶＨを与えることで、全てのメモリセル１１４を導通状態にする。以上により、期間ｔ２において、非選択のメモリセル１１４のゲートに与えられた電位と、非選択のメモリセル１１４の活性層に与えられた電位との間で、高い電位差が生じるのを防ぎ、誤った書き換えが行われるのを防止することができる。
次に、期間ｔ２にて、選択メモリセル１１４［１，１，１］にデータ“１”を書き込み、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
図２８に示すように、期間ｔ２において、ストリング選択線ＳＳＬ［１］に電位＋ＶＬを与え、ストリング選択線ＳＳＬ［２］乃至ストリング選択線ＳＳＬ［ｍ１］に電位０を与える。また、ビット線ＢＬ［１］、およびソース線ＳＬ［１］には電位０を与え、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［２］乃至ソース線ＳＬ［ｍ２］に電位＋ＶＨを与える。また、ワード線ＷＬ［１］に電位＋ＶＨを与えて、ワード線ＷＬ［２］乃至ワード線ＷＬ［ｍ３］には、電位＋ＶＬを与える。
はじめに、選択メモリセル１１４［１，１，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、選択メモリセル１１４［１，１，１］のゲートには、電位＋ＶＨが与えられ、選択メモリセル１１４［１，１，１］の活性層には、電位０が与えられる。よって、該ゲートと該活性層との間に高いプラスの電圧が印加されることで、トンネル絶縁膜を介して電荷蓄積層に電子が注入され、選択メモリセル１１４［１，１，１］にデータ“１”を書き込むことができる。
次に、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］のゲートには、電位＋ＶＬが与えられ、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］の活性層には、電位０が与えられる。よって、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，２］乃至選択トランジスタ１１６ａ［１，ｍ２］、および選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］のゲートには、電位＋ＶＨが与えられる。したがって、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，２］乃至選択トランジスタ１１６ａ［１，ｍ２］、および選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］のゲートには、電位＋ＶＬが与えられる。したがって、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［２，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］のゲートには、電位＋ＶＨが与えられる。したがって、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［２，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のゲートには、電位＋ＶＬが与えられる。したがって、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、期間ｔ３にて、期間ｔ１でプリチャージした電位を元に戻すための、各配線に与える電位について説明する。
図２８に示すように、期間ｔ３において、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］に電位＋ＶＨＨを与え、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］には電位０を与える。よって、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は導通状態となる。
また、ワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］に電位＋ＶＬを与える。こうすることで、メモリセル１１４［１，１，１］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間に、高い電位差が生じず、メモリセル１１４［１，１，１］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の活性層の電位が０に戻るとともに、誤った書き込みが行われるのを防ぐことができる。
なお、プリチャージした電位が保持される時間は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの非導通状態のリーク電流に依存するが、プリチャージした電位が保持される時間が書き込み時間とほとんど同じであれば、期間ｔ３のプリチャージした電位を元に戻すのを省略してもよい。
（消去動作）
図２８に示す期間ｔ５の開始から期間ｔ９の終了までの期間は、メモリセル１１４［１，１，１］にデータ“０”の書き込みを行っている。期間ｔ５は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ６は、期間ｔ５で選択メモリストリング１１２［１，１］のみプリチャージした電位を０に戻す期間である。期間ｔ７は、選択メモリセル１１４［１，１，１］にデータ“０”の書き込みを行う期間である。期間ｔ８は、期間ｔ５でプリチャージした電位を元に戻す期間である。期間ｔ９は、各配線の電位を０に戻す期間である。
図２８に示す期間ｔ５の開始から期間ｔ９の終了までの期間は、メモリセル１１４［１，１，１］にデータ“０”の書き込みを行っている。期間ｔ５は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ６は、期間ｔ５で選択メモリストリング１１２［１，１］のみプリチャージした電位を０に戻す期間である。期間ｔ７は、選択メモリセル１１４［１，１，１］にデータ“０”の書き込みを行う期間である。期間ｔ８は、期間ｔ５でプリチャージした電位を元に戻す期間である。期間ｔ９は、各配線の電位を０に戻す期間である。
期間ｔ５にて、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
まず、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］に電位０を与えて、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。これにより、全ての選択トランジスタ１１６ａ、および全ての選択トランジスタ１１６ｂを導通状態にし、非選択のメモリセル１１４の活性層に電位−ＶＬをプリチャージさせる。このとき、メモリセル１１４のゲートと電気的に接続しているワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］に電位０を与えることで、全てのメモリセル１１４を導通状態にする。以上により、期間ｔ７において、非選択のメモリセル１１４のゲートに与えられた電位と、非選択のメモリセル１１４の活性層に与えられた電位との間で、高い電位差が生じるのを防ぎ、誤った書き換えが行われるのを防止することができる。
期間ｔ６にて、選択メモリストリング１１２［１，１］内のメモリセル１１４の活性層の電位を０に戻すための、各配線に与える電位について説明する。
ストリング選択線ＳＳＬ［１］に電位＋ＶＬを与え、ビット線ＢＬ［１］およびソース線ＳＬ［１］に電位０を与えて、ワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］に電位０を与える。これにより、選択トランジスタ１１６ａ［１，１］、選択トランジスタ１１６ｂ［１，１］、およびメモリセル１１４［１，１，１］乃至メモリセル１１４［１，１，ｍ３］を導通状態としつつ、選択メモリストリング１１２［１，１］のメモリセル１１４［１，１，１］乃至メモリセル１１４［１，１，ｍ３］の活性層の電位を０に戻すことができる。
また、ストリング選択線ＳＳＬ［２］乃至ストリング選択線ＳＳＬ［ｍ１］に電位−ＶＨを与えて、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［２］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。これにより、非選択のメモリストリング１１２［２，１］乃至メモリストリング１１２［ｍ１，ｍ２］の選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂを非導通状態とし、期間ｔ５で非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の活性層にプリチャージさせた電位−ＶＬは保持される。また、非選択のメモリストリング１１２［１，２］乃至メモリストリング１１２［１，ｍ２］の選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂが導通状態となるものの、ソースとドレイン間の電位差がないため、期間ｔ５で非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，ｍ３］の活性層にプリチャージさせた電位−ＶＬは保持される。
次に、期間ｔ７にて、メモリセル１１４［１，１，１］にデータ“０”を書き込み、非選択のメモリセルに誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
図２８に示すように、期間ｔ７において、ストリング選択線ＳＳＬ［１］に電位＋ＶＬを与え、ストリング選択線ＳＳＬ［２］乃至ストリング選択線ＳＳＬ［ｍ１］に電位−ＶＨを与える。また、ビット線ＢＬ［１］、およびソース線ＳＬ［１］には電位０を与え、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［２］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。また、ワード線ＷＬ［１］に電位−ＶＨを与えて、ワード線ＷＬ［２］乃至ワード線ＷＬ［ｍ３］には、電位−ＶＬを与える。
はじめに、選択メモリセル１１４［１，１，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、選択メモリセル１１４［１，１，１］のゲートには、電位−ＶＨが与えられ、選択メモリセル１１４［１，１，１］の活性層には、電位０が与えられる。よって、該ゲートと該活性層との間に高いマイナスの電圧が印加されることで、トンネル絶縁膜を介して電荷蓄積層にトラップされた電子が引き抜かれ、選択メモリセル１１４［１，１，１］にデータ“０”を書き込むことができる。
次に、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］のゲートには、電位−ＶＬが与えられ、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］の活性層には、電位０が与えられる。よって、非選択のメモリセル１１４［１，１，２］乃至メモリセル１１４［１，１，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，２］乃至選択トランジスタ１１６ａ［１，ｍ２］、および選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は導通状態となる。また、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］のゲートには、電位−ＶＨが与えられ、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］の活性層には、電位−ＶＬが与えられる。よって、非選択のメモリセル１１４［１，２，１］乃至メモリセル１１４［１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，２］乃至選択トランジスタ１１６ａ［１，ｍ２］、および選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は導通状態となる。また、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］のゲートには、電位−ＶＬが与えられ、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］の活性層には、電位−ＶＬが与えられる。よって、非選択のメモリセル１１４［１，２，２］乃至メモリセル１１４［１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［２，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］の活性層に、期間ｔ５にてプリチャージした電位（おおよそ−ＶＬ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］のゲートには、電位−ＶＨが与えられる。したがって、非選択のメモリセル１１４［２，１，１］乃至メモリセル１１４［ｍ１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［２，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］の活性層に、期間ｔ５にてプリチャージした電位（おおよそ−ＶＬ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のゲートには、電位−ＶＬが与えられる。したがって、非選択のメモリセル１１４［２，１，２］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、期間ｔ８にて、期間ｔ５でプリチャージした電位を元に戻すための、各配線に与える電位について説明する。
図２８に示すように、期間ｔ８において、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］に電位＋ＶＬを与え、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］には電位０を与える。よって、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１，ｍ２］、および選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１，ｍ２］は導通状態となる。
また、ワード線ＷＬ［１］乃至ワード線ＷＬ［ｍ３］に電位０を与える。こうすることで、メモリセル１１４［１，１，１］乃至メモリセル１１４［ｍ１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間に、高い電位差が生じず、該メモリセルが導通状態となり、該メモリセルの活性層の電位が０に戻すとともに、誤った書き込みが行われるのを防ぐことができる。
なお、プリチャージした電位が保持される時間は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの非導通状態のリーク電流に依存するが、プリチャージした電位が保持される時間が書き込み時間とほとんど同じであれば、期間ｔ８のプリチャージした電位を元に戻すのを省略してもよい。
（読み出し動作）
図２８に示す期間ｔ１０の開始から期間ｔ１１の終了までの期間は、選択メモリセル１１４［１，１，１］に書き込まれているデータの読み出しを行っている。期間ｔ１０は、選択メモリセル１１４［１，１，１］に書き込まれているデータの読み出しを行う期間である。期間ｔ１１は、各配線の電位を０に戻す期間である。
図２８に示す期間ｔ１０の開始から期間ｔ１１の終了までの期間は、選択メモリセル１１４［１，１，１］に書き込まれているデータの読み出しを行っている。期間ｔ１０は、選択メモリセル１１４［１，１，１］に書き込まれているデータの読み出しを行う期間である。期間ｔ１１は、各配線の電位を０に戻す期間である。
期間ｔ１０にて、選択メモリセル１１４［１，１，１］に書き込まれているデータを読み込むための、各配線に与える電位について説明する。
図２８に示すように、期間ｔ１０において、ストリング選択線ＳＳＬ［１］、およびソース線ＳＬ［１］に電位＋Ｖｒを与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］を導通状態にする。また、ワード線ＷＬ［１］に電位０を与えて、ワード線ＷＬ［２］乃至ワード線ＷＬ［ｍ３］に電位＋Ｖｒを与える。
メモリセル１１４［１，１，１］にデータ“１”が書き込まれている場合、上記の電位を各配線に与えることで、メモリストリング１１２［１，１］は非導通状態となり、ビット線ＢＬ［１］は、電位０となる。また、メモリセル１１４［１，１，１］にデータ“０”が書き込まれている場合、上記の電位を各配線に与えることで、メモリストリング１１２［１，１］は導通状態となり、ビット線ＢＬ［１］の電位は上がる。センスアンプ１２３は、ビット線ＢＬ［１］の電位を検知し、増幅する。以上により、メモリセル１１４［１，１，１］のデータを読み出すことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
図１に示す半導体装置が有するメモリストリング１１２では、メモリセル１１４ａと、メモリセル１１４ｂと、が、導電体７０６を介して、電気的に接続されているが、これに限らない。例えば、メモリセル１１４ａと、メモリセル１１４ｂとの間に、トランジスタを設けてもよい。本実施の形態では、メモリセル１１４ａと、メモリセル１１４ｂとの間に、トランジスタが設けられたメモリストリング１１２を有する半導体装置の構成、回路構成、および動作について、図２９乃至図３３を参照して説明する。
図１に示す半導体装置が有するメモリストリング１１２では、メモリセル１１４ａと、メモリセル１１４ｂと、が、導電体７０６を介して、電気的に接続されているが、これに限らない。例えば、メモリセル１１４ａと、メモリセル１１４ｂとの間に、トランジスタを設けてもよい。本実施の形態では、メモリセル１１４ａと、メモリセル１１４ｂとの間に、トランジスタが設けられたメモリストリング１１２を有する半導体装置の構成、回路構成、および動作について、図２９乃至図３３を参照して説明する。
（メモリセル１１４、メモリストリング１１２）
本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成について、図２９を参照して説明する。図２９（Ａ）は、メモリストリング１１２を有する半導体装置の上面図である。また、図２９（Ｂ）は、図２９（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図２９（Ｃ）は、図２９（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下においては、図２９に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリストリング１１２を設ける基体７２０の上面に平行にとり、ｚ軸は基体７２０の上面に垂直にとる。
本発明の一態様に係るメモリストリング１１２を有する半導体装置の構成について、図２９を参照して説明する。図２９（Ａ）は、メモリストリング１１２を有する半導体装置の上面図である。また、図２９（Ｂ）は、図２９（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図２９（Ｃ）は、図２９（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下においては、図２９に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリストリング１１２を設ける基体７２０の上面に平行にとり、ｚ軸は基体７２０の上面に垂直にとる。
なお、図２９に示す半導体装置において、先の実施の形態に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。
以下、半導体装置の構成について、図２９を用いて説明する。なお、本項目において、半導体装置の構成材料については先の実施の形態で詳細に説明した材料を用いることができる。
本発明の一態様の半導体装置は、メモリストリング１１２と、層間膜として機能する絶縁膜７５２、絶縁膜７６１、絶縁膜７６２、絶縁膜７６３、絶縁膜７２１、絶縁膜７２４、絶縁膜７２６、絶縁膜７２８、および絶縁膜７２９と、を有する。また、メモリストリング１１２と電気的に接続し、配線として機能する導電体７３４ａ（導電体７３４ａ＿１乃至導電体７３４ａ＿ｍ（ｍは、２以上の自然数））、導電体７３４ｂ（導電体７３４ｂ＿１乃至導電体７３４ｂ＿ｍ）、導電体７３６（導電体７３６ａ、および導電体７３６ｂ）、導電体７４４（導電体７４４ａ、および導電体７４４ｂ）、および導電体７４８を有し、プラグとして機能する導電体７５７（導電体７５７ａ、および導電体７５７ｂ）、導電体７３０ａ（導電体７３０ａ＿１乃至導電体７３０ａ＿ｍ）、導電体７３０ｂ（導電体７３０ｂ＿１乃至導電体７３０ｂ＿ｍ）、導電体７３２（導電体７３２ａ、および導電体７３２ｂ）、および導電体７４６を有する。
図１に示す半導体装置が有するメモリストリング１１２では、複数のメモリセル１１４ａおよび選択トランジスタ１１６ａから構成されるストリングと、複数のメモリセル１１４ｂおよび選択トランジスタ１１６ｂから構成されるストリングとが、導電体７０６を介して、電気的に接続されている。一方、図２９に示す半導体装置が有するメモリストリング１１２では、複数のメモリセル１１４ａおよび選択トランジスタ１１６ａから構成されるストリングと、複数のメモリセル１１４ｂおよび選択トランジスタ１１６ｂから構成されるストリングとが、トランジスタ１１８を介して、電気的に接続されている。つまり、図２９に示すメモリストリング１１２は、２つのストリングの間にトランジスタ１１８を有する点が、図１に示すメモリストリング１１２と異なる。
さらに、図２９に示す半導体装置は、ワード線を交互に１つずつずらして配線を行っている点が、図１に示す半導体倒置と異なる。具体的には、図２９に示すように、導電体７３４ａと、導電体７３４ｂと、が、ｙ軸方向に、１つずつ交互に配置されている。さらに、導電体７３０ａ＿１乃至導電体７３０ａ＿ｍは、それぞれ導電体７３４ａ＿１乃至導電体７３４ａ＿ｍと電気的に接続し、導電体７３０ｂ＿１乃至導電体７３０ｂ＿ｍは、それぞれ導電体７３４ｂ＿１乃至導電体７３４ｂ＿ｍと電気的に接続する。ワード線の一部として機能する導電体７３４ａ、および導電体７３４ｂを、１つずつ交互にずらして配線を行うことで、上記２つのストリングが共通していたワード線を分離することができる。
本発明の一態様に係るメモリストリング１１２は、選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４ａ、メモリセル１１４ｂ、およびトランジスタ１１８を有する。なお、以下では、主にトランジスタ１１８について図３０を用いて説明し、選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４（メモリセル１１４ａ、およびメモリセル１１４ｂ）の説明は、先の実施の形態で説明した内容を参酌することができる。
図２９に示す半導体装置が有するトランジスタ１１８、およびその近傍の領域の拡大図を図３０に示す。図３０（Ａ）は、トランジスタ１１８、およびその近傍の領域の上面図である。また、図３０（Ｂ）は、図３０（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図３０（Ｃ）は、図３０（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下においては、図３０に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
図３０に示すように、トランジスタ１１８は、基体７２０の上に配置された導電体７５１と、導電体７５１の上に配置された絶縁体７５３と、絶縁体７５３の上に配置された酸化物７５４と、酸化物７５４の上に配置された導電体７５６（導電体７５６ａ、および導電体７５６ｂ）と、を有する。
導電体７５１は、トランジスタ１１８のゲートとして機能する。なお、導電体７５１は、導電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。また、導電体７５１は、用途に応じて、仕事関数などを考慮し、決定すればよい。
絶縁体７５３は、トランジスタ１１８のゲート絶縁膜として機能する。なお、絶縁体７５３として、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体７５３としてもよい。
酸化物７５４は、トランジスタ１１８のチャネル形成領域として機能する。酸化物７５４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのスイッチング特性が良好で、極めて低いオフ電流が得られるため、好ましい。
導電体７５６は、ソース電極、またはドレイン電極として機能する。なお、導電体７５６は、導電体７０６と同じ材料を用いてもよいし、異なる材料を用いてもよい。
また、導電体７５６と酸化物７５４の界面には、導電体７５６が有する金属元素と、酸化物７５４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電体７５６と、酸化物７５４とのコンタクト抵抗が低減するため好ましい。または、酸化物７５４に含まれる酸素を、導電体７５６が吸収し、酸化物７５４の、導電体７５６と酸化物７５４の界面近傍の抵抗を低減することで、導電体７５６と、酸化物７５４とのコンタクト抵抗を低減することができる。
導電体７５７は、プラグとして機能する。また、導電体７５７ａ、および導電体７５７ｂは、それぞれ導電体７５６ａ、および導電体７５６ｂと電気的に接続する。なお、導電体７５７は、導電体７０１と同様の材料を用いることができる。
図３０に示すように、１つの酸化物７５４の上に設けられる導電体７５６ａと、導電体７５６ｂと、は、ｘ軸方向に隣り合わず、ｙ軸方向に隣り合わないよう、配置されることが好ましい。また、導電体７５７ａ、および導電体７５７ｂは、それぞれ、電気的に分離した導電体７０６と、電気的に接続する。以上により、導電体７５７ａの上方に設けられている選択トランジスタ１１６ａのゲートと、導電体７５７ｂの上方に設けられている選択トランジスタ１１６ｂのゲートと、に異なる電位を印加することができる。
また、層間膜として機能する絶縁膜７５２、絶縁膜７６１、および絶縁膜７６３として、誘電率が低い材料を用いることが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、絶縁膜７５２、絶縁膜７６１、および絶縁膜７６３として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁膜７６２は、水、水素などの不純物が、当該絶縁膜よりも下側からメモリセル１１４側へ拡散するのを防ぐバリア膜として機能することが好ましい。したがって、絶縁膜７６２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、絶縁膜７６２として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁膜７６２よりも上側（メモリセル１１４側）に拡散するのを抑制することができる。なお、絶縁膜７６２として、絶縁膜７５２などと同じ材料を用いてもよい。
なお、絶縁膜７５２、絶縁膜７６１、絶縁膜７６２、および絶縁膜７６３が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
（３Ｄ ＮＡＮＤの構成例）
本発明の一態様に係る３Ｄ ＮＡＮＤの構成例の詳細は、図２５（Ａ）に示す３Ｄ ＮＡＮＤの構成例の説明を参酌することができる。
本発明の一態様に係る３Ｄ ＮＡＮＤの構成例の詳細は、図２５（Ａ）に示す３Ｄ ＮＡＮＤの構成例の説明を参酌することができる。
図３１に、メモリセルアレイ１１０の３次元構造例を示す。図３１は、メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。なお、以下においては、図３１に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
図３１に示すように、メモリセルアレイ１１０は、（ｍ１−１）×ｍ２個（ｍ１、ｍ２は２以上の自然数）のメモリストリング１１２を有しており、ｘ軸方向に（ｍ１−１）個、ｙ軸方向にｍ２個のメモリストリング１１２がマトリクス状に配列している。また、各メモリストリング１１２は、電気的に接続された、２つのストリングと、トランジスタ１１８と、を有する。ストリングの一方は、ｍ３個（ｍ３は２以上の自然数）のメモリセル１１４ａを有しており、ｚ軸方向にｍ３個のメモリセルが配列している。また、ストリングの他方は、ｍ３個のメモリセル１１４ｂを有しており、ｚ軸方向にｍ３個のメモリセルが配列している。つまり、メモリセルアレイ１１０は、（ｍ１−１）×ｍ２×ｍ３個のメモリセル１１４ａおよび（ｍ１−１）×ｍ２×ｍ３個のメモリセル１１４ｂを有しており、ｘ軸方向に２×（ｍ１−１）個、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセルが直方体状に配列している。以下、メモリセル１１４ａ、およびメモリセル１１４ｂに座標を付して、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、メモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のように示す場合がある。
また、図３１に示すように、メモリセルアレイ１１０は、ｙ軸方向に伸長して設けられた、ｍ１本のストリング選択線ＳＳＬと、ｘ軸方向に伸長して設けられた、ｍ２本のビット線ＢＬ、ソース線ＳＬ、配線ＢＷＬ１、配線ＢＷＬ２、および配線ＰＣと、ｘ軸方向に伸長して設けられた、ｍ３本のワード線ＷＬＳ、およびワード線ＷＬＤと、を有する。
以下、ストリング選択線ＳＳＬにｘ軸方向の座標を付して、ストリング選択線ＳＳＬ［１］乃至ストリング選択線ＳＳＬ［ｍ１］のように示す場合がある。また、ビット線ＢＬ、ソース線ＳＬ、配線ＢＷＬ１、配線ＢＷＬ２、配線ＰＣにｙ軸方向の座標を付して、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、ソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］、配線ＢＷＬ１［１］乃至配線ＢＷＬ１［ｍ２］、配線ＢＷＬ２［１］乃至配線ＢＷＬ２［ｍ２］、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］のように示す場合がある。また、ワード線ＷＬＳ、ワード線ＷＬＤにｚ軸方向の座標を付して、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、ワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］のように示す場合がある。
図３１に示すように、メモリセルアレイ１１０は、ｘ軸方向、ｙ軸方向にマトリクス状に配列して設けられた、（ｍ１−１）×ｍ２個のメモリストリング１１２から構成される。以下、メモリストリング１１２にｘ軸方向、ｙ軸方向の座標を付して、メモリストリング１１２［１，１］乃至メモリストリング１１２［ｍ１−１，ｍ２］のように示す場合がある。各メモリストリング１１２は、電気的に接続された、２つのストリングと、トランジスタ１１８と、を有する。ストリングの一方は、ｚ軸方向に配列して設けられた、ｍ３個のメモリセル１１４ａと、選択トランジスタ１１６ａと、を有し、ストリングの他方は、ｚ軸方向に配列して設けられた、ｍ３個のメモリセル１１４ｂと、選択トランジスタ１１６ｂと、を有する。以下、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂにｘ軸方向、ｙ軸方向の座標を付して、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］、選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］のように示す場合がある。また、トランジスタ１１８にｘ軸方向、ｙ軸方向の座標を付して、トランジスタ１１８［１，１］乃至トランジスタ１１８［ｍ１−１，ｍ２］のように示す場合がある。
選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４ａ、およびメモリセル１１４ｂは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリセル１１４ａ、およびメモリセル１１４ｂは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
図３２にメモリストリング１１２［ｉ１，ｉ２］（ｉ１は１以上ｍ１−１以下の自然数、ｉ２は１以上ｍ２以下の自然数を示す。）の回路構成例を示す。メモリストリング１１２［ｉ１，ｉ２］において、ビット線ＢＬ［ｉ２］とソース線ＳＬ［ｉ２］との間に、選択トランジスタ１１６ａ［ｉ１，ｉ２］、メモリセル１１４ａ［ｉ１，ｉ２，１］乃至メモリセル１１４ａ［ｉ１，ｉ２，ｍ３］、トランジスタ１１８［ｉ１，ｉ２］、メモリセル１１４ｂ［ｉ１，ｉ２，１］乃至メモリセル１１４ｂ［ｉ１，ｉ２，ｍ３］、および選択トランジスタ１１６ｂ［ｉ１，ｉ２］が電気的に直列接続されている。
図３２に示すように、選択トランジスタ１１６ａ［ｉ１，ｉ２］のゲートは、ストリング選択線ＳＳＬ１［ｉ１］に電気的に接続されている。また、選択トランジスタ１１６ａ［ｉ１，ｉ２］の第２のゲート電極は、配線ＢＷＬ２［ｉ２］に電気的に接続されている。また、選択トランジスタ１１６ａ［ｉ１，ｉ２］のソースおよびドレインの一方は、ソース線ＳＬ［ｉ２］と電気的に接続されている。
また、選択トランジスタ１１６ｂ［ｉ１，ｉ２］のゲートは、ストリング選択線ＳＳＬ２［ｉ１］に電気的に接続されている。また、選択トランジスタ１１６ｂ［ｉ１，ｉ２］の第２のゲート電極は、配線ＢＷＬ１［ｉ２］に電気的に接続されている。また、選択トランジスタ１１６ｂ［ｉ１，ｉ２］のソースおよびドレインの一方は、ビット線ＢＬ［ｉ２］と電気的に接続されている。
なお、選択トランジスタ１１６ａ［ｉ１，ｉ２］のゲート、および選択トランジスタ１１６ｂ［ｉ１，ｉ２］のゲートに接続したストリング選択線ＳＳＬを、それぞれストリング選択線ＳＳＬ１［ｉ１］、およびストリング選択線ＳＳＬ２［ｉ１］と、便宜上区別して記載したが、回路動作上配線の機能として共通している場合や機能が互いに入れ換わる場合がある。例えば、トランジスタのソースとドレインの役割が入れ換わるのと同様である。ソース線ＳＬ［ｉ２］がソース又はドレインの一方に接続された選択トランジスタ１１６ａ［ｉ１，ｉ２］のゲートは、ストリング選択線ＳＳＬ［ｉ１］に接続されている。さらに、当該ストリング選択線ＳＳＬ［ｉ１］には、ビット線ＢＬ［ｉ２］がソース又はドレインの一方に接続された選択トランジスタ１１６ｂ［ｉ１＋１，ｉ２］のゲートが接続されている。したがって、ストリング選択線ＳＳＬ［ｉ１］は、選択トランジスタ１１６ａ［ｉ１，ｉ２］に対してストリング選択線ＳＳＬ１の役割を担い、かつ、選択トランジスタ１１６ｂ［ｉ１＋１，ｉ２］に対してストリング選択線ＳＳＬ２の役割を担う場合がある。なお、ストリング選択線ＳＳＬ１、ストリング選択線ＳＳＬ２にｘ軸方向の座標を付して、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］、ストリング選択線ＳＳＬ２［１］乃至ストリング選択線ＳＳＬ２［ｍ１−１］のように示す場合がある。
また、メモリセルは、ワード線ＷＬＳまたはワード線ＷＬＤのいずれか一方と接続している。そこで、図３２に示すように、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］（ｉ３は１以上ｍ３以下の自然数を示す。）のゲートと電気的に接続しているワード線を、ワード線ＷＬＳ［ｉ３］と表記する。また、メモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］のゲートと電気的に接続しているワード線を、ワード線ＷＬＤ［ｉ３］と表記する。
図３２に示すように、メモリストリング１１２［ｉ１，ｉ２］を構成するメモリセル１１４ａ［ｉ１，ｉ２，１］乃至メモリセル１１４ａ［ｉ１，ｉ２，ｍ３］は、ｚ軸方向に直列に接続され、メモリストリング１１２［ｉ１，ｉ２］を構成するメモリセル１１４ｂ［ｉ１，ｉ２，１］乃至メモリセル１１４ｂ［ｉ１，ｉ２，ｍ３］は、ｚ軸方向に直列に接続されている。よって、メモリセル１１４ａ［ｉ１，ｉ２，ｍ３］のみが他のメモリセルを介することなく選択トランジスタ１１６ａ［ｉ１，ｉ２］と接続され、メモリセル１１４ｂ［ｉ１，ｉ２，ｍ３］のみが他のメモリセルを介することなく選択トランジスタ１１６ｂ［ｉ１，ｉ２］と接続される。他のメモリセル１１４は、同じメモリストリング１１２［ｉ１，ｉ２］の他のメモリセル１１４を介して、選択トランジスタ１１６ａ［ｉ１，ｉ２］および選択トランジスタ１１６ｂ［ｉ１，ｉ２］と電気的に接続される。
このようにメモリストリング１１２には複数のメモリセル１１４ａおよび複数のメモリセル１１４ｂが含まれており、メモリセル１１４ａが直列接続するように、かつメモリセル１１４ｂが直列接続するように積層させることができる。メモリストリング１１２は、メモリセル１１４ａ、およびメモリセル１１４ｂの積層数に応じて、メモリストリング１１２の記憶容量を増加させることができる。よって、複数のメモリストリング１１２から構成されるメモリセルアレイ１１０は、メモリセル１１４ａ、およびメモリセル１１４ｂの積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
（記憶装置の回路動作の説明）
次に、メモリセル１１４へのデータの書き込みと読み出し動作について、図３３を用いて説明する。なお、図２９に示す選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４（メモリセル１１４ａ、およびメモリセル１１４ｂ）のＩｄｓ−Ｖｇｓ特性の説明は、図２７に示すＩｄｓ−Ｖｇｓ特性を参酌することができる。
次に、メモリセル１１４へのデータの書き込みと読み出し動作について、図３３を用いて説明する。なお、図２９に示す選択トランジスタ１１６ａ、選択トランジスタ１１６ｂ、メモリセル１１４（メモリセル１１４ａ、およびメモリセル１１４ｂ）のＩｄｓ−Ｖｇｓ特性の説明は、図２７に示すＩｄｓ−Ｖｇｓ特性を参酌することができる。
図２７に示すＩｄｓ−Ｖｇｓ特性が得られるトランジスタで構成されたメモリセルアレイ１１０において、メモリセル１１４ｂ［１，１，１］に対するメモリの書き換え、および読み出し方法について、図３３を用いて説明する。
なお、本実施の形態では、Ｓｉｎｇｌｅ−Ｌｅｖｅｌ−Ｃｅｌｌ（ＳＬＣ）での例を示すが、多値化してもよい。
また、選択トランジスタ１１６ｂ、および選択トランジスタ１１６ａの第２のゲート電極にそれぞれ接続された配線ＢＷＬ１および配線ＢＷＬ２は、選択トランジスタのしきい値を制御するための電位を印加するか、フローティングにして電荷保持させる、などとすればよい。
なお、メモリストリング１１２［ｉ１，ｉ２］内において、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］のゲートと、メモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］のゲートとが、ワード線を共通していないことで、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］と、メモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］とは、異なる情報を記憶することができる。したがって、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］のゲートと、メモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］のゲートとが、ワード線を共通する場合と比べて、記憶容量を増加させることができる。
なお、メモリストリング１１２内［ｉ１，ｉ２］において、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］、およびメモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］のゲートは、ワード線を共通してもよい。このような構成にすることで、メモリセル１１４ａ［ｉ１，ｉ２，ｉ３］、およびメモリセル１１４ｂ［ｉ１，ｉ２，ｉ３］が同じ情報を記憶することで、記憶情報の冗長性が上がり、メモリの保持特性などの信頼性を向上させることができる。また、異なる情報を記憶させて、記憶容量を増加させてもよい。
図３３に、メモリセル１１４ｂ［１，１，１］にデータ“１”またはデータ”０”を書き込む場合、および読み出す場合のタイミングチャートの一例を示す。図３３に示されるタイミングチャートは、メモリセル１１４ｂ［１，１，１］の書き込み、消去、および読み出しについて各配線の電位の関係を示すものである。メモリセル１１４ｂ［１，１，１］の書き込みは、メモリセル１１４ｂ［１，１，１］にデータ“１”を書き込む動作である。また、メモリセル１１４ｂ［１，１，１］の消去は、メモリセル１１４ｂ［１，１，１］にデータ“０”を書き込む動作である。また、メモリセル１１４ｂ［１，１，１］の読み出しは、メモリセル１１４ｂ［１，１，１］に書き込まれたデータを読み出す動作である。
なお、書き込み、消去、読み出しを行うメモリセル１１４ｂ［１，１，１］を、選択メモリセル、または選択メモリセル１１４ｂ［１，１，１］と呼ぶ場合がある。また、選択メモリセル１１４ｂ［１，１，１］以外のメモリセル１１４を、非選択のメモリセル１１４と呼ぶ場合がある。また、選択メモリセル１１４ｂ［１，１，１］を有するメモリストリング１１２［１，１］を、選択メモリストリング１１２［１，１］と呼ぶ場合がある。また、選択メモリストリング１１２［１，１］以外のメモリストリング１１２を、非選択のメモリストリング１１２と呼ぶ場合がある。
（書き込み動作）
図３３に示す期間ｔ１の開始から期間ｔ４の終了までの期間は、選択メモリセル１１４ｂ［１，１，１］にデータ“１”の書き込みを行っている。期間ｔ１は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ２は、選択メモリセル１１４ｂ［１，１，１］にデータ“１”を書き込む期間である。期間ｔ３は、期間ｔ１でプリチャージした電位を元に戻す期間である。期間ｔ４は、各配線の電位を０に戻す期間である。
図３３に示す期間ｔ１の開始から期間ｔ４の終了までの期間は、選択メモリセル１１４ｂ［１，１，１］にデータ“１”の書き込みを行っている。期間ｔ１は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ２は、選択メモリセル１１４ｂ［１，１，１］にデータ“１”を書き込む期間である。期間ｔ３は、期間ｔ１でプリチャージした電位を元に戻す期間である。期間ｔ４は、各配線の電位を０に戻す期間である。
期間ｔ１にて、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
まず、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］に電位＋ＶＨＨを与えて、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］を導通状態にする。また、ストリング選択線ＳＳＬ２［１］乃至ストリング選択線ＳＳＬ２［ｍ１−１］に電位＋ＶＨＨを与えて、選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］を導通状態にする。また、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］に電位＋ＶＨＨを与えて、トランジスタ１１８［１，１］乃至トランジスタ１１８［ｍ１−１，ｍ２］を導通状態にする。以上により、メモリストリング１１２［１，１］乃至メモリストリング１１２［ｍ１−１，ｍ２］を導通状態にする。
次に、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位＋ＶＨを与えて、非選択のメモリセル１１４の活性層に電位＋ＶＨをプリチャージさせる。このとき、メモリセル１１４ａのゲートと電気的に接続しているワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびメモリセル１１４ｂのゲートと電気的に接続しているワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］に電位＋ＶＨを与えることで、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］を導通状態にする。以上により、期間ｔ２において、非選択のメモリセル１１４のゲートに与えられた電位と、非選択のメモリセル１１４の活性層に与えられた電位との間で、高い電位差が生じるのを防ぎ、誤った書き換えが行われるのを防止することができる。
次に、期間ｔ２にて、選択メモリセル１１４ｂ［１，１，１］にデータ“１”を書き込み、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ２において、ストリング選択線ＳＳＬ２［１］に電位＋ＶＬを与え、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］、およびストリング選択線ＳＳＬ２［２］乃至ストリング選択線ＳＳＬ２［ｍ１−１］に電位０を与える。また、ビット線ＢＬ［１］に電位０を与えて、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位＋ＶＨを与える。また、ワード線ＷＬＤ［１］に電位＋ＶＨを与え、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［２］乃至ワード線ＷＬＤ［ｍ３］に電位＋ＶＬを与える。また、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］に電位０を与えることで、各メモリストリング１１２は２つのストリングに分離される。
はじめに、選択メモリセル１１４ｂ［１，１，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、選択メモリセル１１４ｂ［１，１，１］のゲートには、電位＋ＶＨが与えられ、選択メモリセル１１４ｂ［１，１，１］の活性層には、電位０が与えられる。よって、該ゲートと該活性層との間に高いプラスの電圧が印加されることで、トンネル絶縁膜を介して電荷蓄積層に電子が注入され、選択メモリセル１１４ｂ［１，１，１］にデータ“１”を書き込むことができる。
次に、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］のゲートには、電位＋ＶＬが与えられ、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］の活性層には、電位０が与えられる。よって、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］のゲートには、電位＋ＶＨが与えられる。したがって、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］のゲートには、電位＋ＶＬが与えられる。したがって、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］のゲートには、電位＋ＶＨが与えられる。したがって、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のゲートには、電位＋ＶＬが与えられる。したがって、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］の活性層に、期間ｔ１にてプリチャージした電位（おおよそ＋ＶＨ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］のゲートには、電位＋ＶＬが与えられる。したがって、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いプラスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、期間ｔ３にて、期間ｔ１でプリチャージした電位を元に戻すための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ３において、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］、およびストリング選択線ＳＳＬ２［１］乃至ストリング選択線ＳＳＬ２［ｍ１−１］に電位＋ＶＨＨを与える。また、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位０を与える。また、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］に電位＋ＶＬを与える。また、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］に電位＋ＶＬを与える。
上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］、および選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は導通状態となる。また、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のゲートと該メモリセルの活性層との間に、高い電位差が生じず、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の活性層の電位が０に戻るとともに、誤った書き込みが行われるのを防ぐことができる。
なお、プリチャージした電位が保持される時間は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの非導通状態のリーク電流に依存するが、プリチャージした電位が保持される時間が書き込み時間とほとんど同じであれば、期間ｔ３のプリチャージした電位を元に戻すのを省略してもよい。
（消去動作）
図３３に示す期間ｔ５の開始から期間ｔ９の終了までの期間は、メモリセル１１４ｂ［１，１，１］にデータ“０”の書き込みを行っている。期間ｔ５は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ６は、期間ｔ５で選択メモリストリング１１２［１，１］のみプリチャージした電位を０に戻す期間である。期間ｔ７は、選択メモリセル１１４ｂ［１，１，１］にデータ“０”の書き込みを行う期間である。期間ｔ８は、期間ｔ５でプリチャージした電位を元に戻す期間である。期間ｔ９は、各配線の電位を０に戻す期間である。
図３３に示す期間ｔ５の開始から期間ｔ９の終了までの期間は、メモリセル１１４ｂ［１，１，１］にデータ“０”の書き込みを行っている。期間ｔ５は、非選択のメモリセル１１４に誤った書き換えが行われるのを防止する期間である。期間ｔ６は、期間ｔ５で選択メモリストリング１１２［１，１］のみプリチャージした電位を０に戻す期間である。期間ｔ７は、選択メモリセル１１４ｂ［１，１，１］にデータ“０”の書き込みを行う期間である。期間ｔ８は、期間ｔ５でプリチャージした電位を元に戻す期間である。期間ｔ９は、各配線の電位を０に戻す期間である。
期間ｔ５にて、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ５において、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］、およびストリング選択線ＳＳＬ２［１］乃至ストリング選択線ＳＳＬ２［ｍ１−１］に電位０を与える。また、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。また、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］に電位０を与える。また、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］に電位０を与える。
上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］、および選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２，ｍ３］を導通状態にし、非選択のメモリセル１１４の活性層に電位−ＶＬをプリチャージさせる。また、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のゲートに電位０を与えることで、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］を導通状態にする。以上により、期間ｔ７において、非選択のメモリセル１１４のゲートに与えられた電位と、非選択のメモリセル１１４の活性層に与えられた電位との間で、高い電位差が生じるのを防ぎ、誤った書き換えが行われるのを防止することができる。
期間ｔ６にて、選択メモリストリング１１２［１，１］内のメモリセル１１４の活性層の電位を０に戻すための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ６において、ストリング選択線ＳＳＬ２［１］に電位＋ＶＬを与え、ストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］、およびストリング選択線ＳＳＬ２［２］乃至ストリング選択線ＳＳＬ２［ｍ１−１］に電位−ＶＨを与える。また、ビット線ＢＬ［１］に電位０を与え、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。また、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］に電位０を与える。また、配線ＰＣ［１］に電気−ＶＨを与え、配線ＰＣ［２］乃至配線ＰＣ［ｍ２］に電位０を与える。
上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，１］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［１，１，ｍ３］を導通状態としつつ、メモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［１，１，ｍ３］の活性層の電位を０に戻すことができる。
また、上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］が導通状態となるものの、ソースとドレイン間の電位差がないため、期間ｔ５で非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］の活性層にプリチャージさせた電位−ＶＬは保持される。
また、上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］、および選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］を非導通状態とし、期間ｔ５で非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］およびメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の活性層にプリチャージさせた電位−ＶＬは保持される。
次に、期間ｔ７にて、メモリセル１１４ｂ［１，１，１］にデータ“０”を書き込み、非選択のメモリセル１１４に誤った書き換えが行われるのを防止するための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ７において、ストリング選択線ＳＳＬ２［１］に電位＋ＶＬを与え、ストリング選択線ＳＳＬ２［２］乃至ストリング選択線ＳＳＬ２［ｍ１−１］、およびストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］に電位−ＶＨを与える。また、ビット線ＢＬ［１］に電位０を与え、ビット線ＢＬ［２］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位−ＶＬを与える。また、ワード線ＷＬＤ［１］に電位−ＶＨを与え、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［２］乃至ワード線ＷＬＤ［ｍ３］に電位０を与える。また、配線ＰＣ［１］に電気−ＶＨを与え、配線ＰＣ［２］乃至配線ＰＣ［ｍ２］に電位０を与える。
はじめに、選択メモリセル１１４ｂ［１，１，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、選択メモリセル１１４ｂ［１，１，１］を有するメモリストリング１１２［１，１］は２つのストリングに分離される。また、選択メモリセル１１４ｂ［１，１，１］のゲートには、電位−ＶＨが与えられ、選択メモリセル１１４ｂ［１，１，１］の活性層には、電位０が与えられる。よって、該ゲートと該活性層との間に高いマイナスの電圧が印加されることで、トンネル絶縁膜を介して電荷蓄積層にトラップされた電子が引き抜かれ、選択メモリセル１１４ｂ［１，１，１］にデータ“０”を書き込むことができる。
次に、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，１］は導通状態となる。また、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］のゲートには、電位０が与えられ、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］の活性層には、電位０が与えられる。よって、非選択のメモリセル１１４ｂ［１，１，２］乃至メモリセル１１４ｂ［１，１，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は導通状態となる。また、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］のゲートには、電位−ＶＨが与えられ、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］の活性層には、電位−ＶＬが与えられる。よって、非選択のメモリセル１１４ｂ［１，２，１］乃至メモリセル１１４ｂ［１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［１，２］乃至選択トランジスタ１１６ｂ［１，ｍ２］は導通状態となる。また、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］のゲートには、電位０が与えられ、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］の活性層には、電位−ＶＬが与えられる。よって、非選択のメモリセル１１４ｂ［１，２，２］乃至メモリセル１１４ｂ［１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］の活性層に、期間ｔ５にてプリチャージした電位（おおよそ−ＶＬ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］のゲートには、電位−ＶＨが与えられる。したがって、非選択のメモリセル１１４ｂ［２，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，１］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ｂ［２，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］の活性層に、期間ｔ５にてプリチャージした電位（おおよそ−ＶＬ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のゲートには、電位０が与えられる。したがって、非選択のメモリセル１１４ｂ［２，１，２］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］の動作について説明する。上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］は非導通状態となる。よって、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］の活性層に、期間ｔ５にてプリチャージした電位（おおよそ−ＶＬ）が、書き込み動作の間、保持される。また、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］のゲートには、電位０が与えられる。したがって、非選択のメモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］のそれぞれにおいて、ゲートと活性層との間で、高いマイナスの電位差が生じるのを防ぎ、誤った書き込みが行われるのを防止することができる。
次に、期間ｔ８にて、期間ｔ５でプリチャージした電位を元に戻すための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ８において、ストリング選択線ＳＳＬ２［１］乃至ストリング選択線ＳＳＬ２［ｍ１−１］、およびストリング選択線ＳＳＬ１［１］乃至ストリング選択線ＳＳＬ１［ｍ１−１］に電位＋ＶＬを与える。また、ビット線ＢＬ［１］乃至ビット線ＢＬ［ｍ２］、およびソース線ＳＬ［１］乃至ソース線ＳＬ［ｍ２］に電位０を与える。また、ワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］、およびワード線ＷＬＤ［１］乃至ワード線ＷＬＤ［ｍ３］に電位０を与える。また、配線ＰＣ［１］乃至配線ＰＣ［ｍ２］に電位＋ＶＬを与える。
上記の電位を各配線に与えることで、選択トランジスタ１１６ａ［１，１］乃至選択トランジスタ１１６ａ［ｍ１−１，ｍ２］、および選択トランジスタ１１６ｂ［１，１］乃至選択トランジスタ１１６ｂ［ｍ１−１，ｍ２］は導通状態となる。また、メモリセル１１４ａ［１，１，１］乃至メモリセル１１４ａ［ｍ１−１，ｍ２，ｍ３］、およびメモリセル１１４ｂ［１，１，１］乃至メモリセル１１４ｂ［ｍ１−１，ｍ２，ｍ３］のゲートと該メモリセルの活性層との間に、高い電位差が生じず、該メモリセルが導通状態となり、該メモリセルの活性層の電位が０に戻すとともに、誤った書き込みが行われるのを防ぐことができる。
なお、プリチャージした電位が保持される時間は、選択トランジスタ１１６ａ、および選択トランジスタ１１６ｂの非導通状態のリーク電流に依存するが、プリチャージした電位が保持される時間が書き込み時間とほとんど同じであれば、期間ｔ８のプリチャージした電位を元に戻すのを省略してもよい。
（読み出し動作）
図３３に示す期間ｔ１０の開始から期間ｔ１１の終了までの期間は、選択メモリセル１１４ｂ［１，１，１］に書き込まれているデータの読み出しを行っている。期間ｔ１０は、選択メモリセル１１４ｂ［１，１，１］に書き込まれているデータの読み出しを行う期間である。期間ｔ１１は、各配線の電位を０に戻す期間である。
図３３に示す期間ｔ１０の開始から期間ｔ１１の終了までの期間は、選択メモリセル１１４ｂ［１，１，１］に書き込まれているデータの読み出しを行っている。期間ｔ１０は、選択メモリセル１１４ｂ［１，１，１］に書き込まれているデータの読み出しを行う期間である。期間ｔ１１は、各配線の電位を０に戻す期間である。
期間ｔ１０にて、選択メモリセル１１４ｂ［１，１，１］に書き込まれているデータを読み込むための、各配線に与える電位について説明する。
図３３に示すように、期間ｔ１０において、ストリング選択線ＳＳＬ１［１］、ストリング選択線ＳＳＬ２［１］、およびソース線ＳＬ［１］に電位＋Ｖｒを与えることで、選択トランジスタ１１６ａ［１，１］、および選択トランジスタ１１６ｂ［１，１］を導通状態にする。また、配線ＰＣ［１］に電位＋Ｖｒを与えることで、メモリストリング１１２［１，１］を導通状態にする。また、ワード線ＷＬＤ［１］に電位０を与えて、ワード線ＷＬＤ［２］乃至ワード線ＷＬＤ［ｍ３］、およびワード線ＷＬＳ［１］乃至ワード線ＷＬＳ［ｍ３］に電位＋Ｖｒを与える。
メモリセル１１４ｂ［１，１，１］にデータ“１”が書き込まれている場合、上記の電位を各配線に与えることで、メモリストリング１１２［１，１］は非導通状態となり、ビット線ＢＬ［１］は、電位０となる。また、メモリセル１１４ｂ［１，１，１］にデータ“０”が書き込まれている場合、上記の電位を各配線に与えることで、メモリストリング１１２［１，１］は導通状態となり、ビット線ＢＬ［１］の電位は上がる。センスアンプ１２３は、ビット線ＢＬ［１］の電位を検知し、増幅する。以上により、メモリセル１１４ｂ［１，１，１］のデータを読み出すことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３４にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３４にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図３４（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図３４（Ｂ）はＳＤカードの外観の模式図であり、図３４（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図３４（Ｄ）はＳＳＤの外観の模式図であり、図３４（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
（実施の形態５）
本実施の形態では、図３５を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
本実施の形態では、図３５を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図３５はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０と、を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ−ＮＡＮＤ４０１５と、を有する。
ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
また、ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＦＰＧＡ４０１４はＯＳ−ＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
３Ｄ−ＮＡＮＤ４０１５はＯＳトランジスタを用いた不揮発性メモリである。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
また、３Ｄ−ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ−ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
また、３Ｄ−ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、本実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３６を用いて説明を行う。
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３６を用いて説明を行う。
図３６（Ａ）は、図３５で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図３６（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図３６（Ｂ）は、図３５で説明したＡＩシステム４０４１を図３６（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図３６（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図３６（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
本実施の形態では、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡ、およびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリと、を、１のダイに集積することができる。
図３７に、ＡＩシステムを組み込んだＩＣの一例を示す。図３７に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図３７では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡ、およびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリと、は、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３８および図３９に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３８および図３９に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図３８（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。
ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。
演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち監視範囲が広がり、好ましい。
通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。
発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態を示してもよい。
図３８（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。
センサ２００２に用いるセンサとして、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。
このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、または実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。
図３９（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアームを伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。
仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でもよいし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。
容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。
演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。
センサ３００９は、容器３００５の位置、容器３００６の位置、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、堅さ（柔らかさ）を導出する。また、物品３００７の三次元形状や堅さ（柔らかさ）から、アーム３００４の形状を変えることができる。
物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。
図３９（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図３９（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図３９（Ｃ）では、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でもよい。図３９（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図３９（Ｅ）は、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図３９（Ｆ）に示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
図３９（Ａ）乃至図３９（Ｆ）に示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。
ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させることができる。
容器３００５、および容器３００６の位置情報、ならびに物品３００７の状態をＡＩシステムを用いて解析しているため、物品３００７の形状や堅さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、直方体、または任意の形状の箱またはケースに詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や堅さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や堅さによらず、容器３００５から容器３００６に移動させることができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１０５：制御回路、１１０：メモリセルアレイ、１１２：メモリストリング、１１４：メモリセル、１１４ａ：メモリセル、１１４ｂ：メモリセル、１１６ａ：選択トランジスタ、１１６ｂ：選択トランジスタ、１１８：トランジスタ、１２１：行デコーダ、１２２：行ドライバ、１２３：センスアンプ、１２４：ソース線ドライバ、１２５：入出力回路、１２６：列ドライバ、７０１：導電体、７０１＿１：導電体、７０１＿ｍ：導電体、７０１Ａ：導電膜、７０１Ｂ：導電膜、７０２：導電体、７０２Ａ：導電膜、７０２Ｂ：導電膜、７０３：絶縁体、７０３ａ：絶縁体、７０３Ａ：絶縁膜、７０３ｂ：絶縁体、７０３Ｂ：絶縁膜、７０３ｃ：絶縁体、７０３Ｃ：絶縁膜、７０４：酸化物、７０４Ａ：酸化膜、７０５：絶縁体、７０５Ａ：絶縁膜、７０６：導電体、７０７：導電体、７０７ａ：導電体、７０７ｂ：導電体、７０８：絶縁体、７０８Ａ：絶縁膜、７２０：基体、７２１：絶縁膜、７２２：絶縁体、７２２＿１：絶縁体、７２２＿ｍ：絶縁体、７２２Ａ：絶縁膜、７２２Ｂ：絶縁膜、７２３：マスク、７２４：絶縁膜、７２６：絶縁膜、７２５：マスク、７２５Ａ：マスク、７２８：絶縁膜、７２９：絶縁膜、７３０：導電体、７３０＿１：導電体、７３０＿ｍ：導電体、７３０Ａ：導電膜、７３０ａ：導電体、７３０ａ＿１：導電体、７３０ａ＿ｍ：導電体、７３０ｂ：導電体、７３０ｂ＿１：導電体、７３０ｂ＿ｍ：導電体、７３２：導電体、７３２ａ：導電体、７３２ｂ：導電体、７３４：導電体、７３４＿１：導電体、７３４＿ｍ：導電体、７３４ａ：導電体、７３４ａ＿１：導電体、７３４ａ＿ｍ：導電体、７３４ｂ：導電体、７３４ｂ＿１：導電体、７３４ｂ＿ｍ：導電体、７３６：導電体、７３６ａ：導電体、７３６ｂ：導電体、７４０：絶縁体、７４０Ａ：絶縁膜、７４２：導電体、７４２Ａ：導電膜、７４４：導電体、７４４ａ：導電体、７４４ｂ：導電体、７４６：導電体、７４８：導電体、７５１：導電体、７５２：絶縁膜、７５３：絶縁体、７５４：酸化物、７５６：導電体、７５６ａ：導電体、７５６ｂ：導電体、７５７：導電体、７５７ａ：導電体、７５７ｂ：導電体、７６１：絶縁膜、７６２：絶縁膜、７６３：絶縁膜、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２０００：ロボット、２００１：演算装置、２００２：センサ、２００３：ライト、２００４：リフト、２００５：駆動部、２００６：通信手段、２００７：スピーカ、２００８：マイクロフォン、２００９：表示部、２０１０：発光部、２０１１：移動機構、３０００：システム、３００１：ロボット、３００２：演算装置、３００３：ブーム、３００４：アーム、３００５：容器、３００６：容器、３００７：物品、３００８：筐体、３００９：センサ、３０１０：通信手段、３０１１：通信手段、３０２１：板、３０２２：バー、３０２３：板、３０２４：板、３０２５：ヘラ、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０１５：３Ｄ−ＮＡＮＤ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、７０００：ＡＩシステムＩＣ、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層
Claims (8)
- メモリストリングを有する半導体装置であって、
前記メモリストリングは、
メモリセルと、トランジスタと、
を有し、
前記メモリセルは、
第１の開口を有する第１の導電体と、
前記第１の開口の内側に設けられた第１の絶縁体と、
前記第１の絶縁体の内側に設けられた第２の絶縁体と、
前記第２の絶縁体の内側に設けられた第３の絶縁体と、
前記第３の絶縁体の内側に設けられた第１の酸化物と、
前記第１の酸化物の内側に設けられた第４の絶縁体と、
を有し、
前記トランジスタは、
第２の開口を有する第２の導電体と、
前記第２の開口の内側に設けられた前記第１の絶縁体と、
前記第１の絶縁体の内側に設けられた前記第３の絶縁体と、
前記第３の絶縁体の内側に設けられた前記第１の酸化物と、
前記第１の酸化物の内側に設けられた第５の絶縁体と、
前記第５の絶縁体の内側に設けられた第３の導電体と、
を有し、
前記第２の導電体は、前記第１の絶縁体を介して、前記第１の酸化物と重なる領域を有し、
前記第３の導電体は、前記第５の絶縁体を介して、前記第１の酸化物と重なる領域を有する、
ことを特徴とする半導体装置。 - 請求項１において、
前記第２の導電体は、第１のゲートとして機能し、
前記第３の導電体は、第２のゲートとして機能する、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記第１の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記第４の絶縁体は、
積層構造を有する、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記半導体装置は、さらに基体を有し、
前記半導体装置は、前記基体上に、前記メモリセルを複数有し、
複数の前記メモリセルと、前記トランジスタと、は、
前記基体が有する一の面に対して垂直な方向に積層して設けられている、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記第２の絶縁体は、
前記基体が有する一の面に対して垂直な方向に、前記第３の導電体の上方または下方に形成されている、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記第１の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物である、
ことを特徴とする半導体装置。 - 請求項１または請求項２において、
前記第３の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物である、
ことを特徴とする半導体装置。
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