JPWO2016170622A1 - 半導体装置 - Google Patents

Abstract

半導体装置は、第１可変ゲインアンプと、第２可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有する。前記第１可変ゲインアンプと前記第２可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成する。前記選択スイッチは、前記第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第１可変ゲインアンプと前記負荷回路とが接続され、前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第２可変ゲインアンプが前記第１可変ゲインアンプと前記負荷回路との間に接続されるように、前記第１可変ゲインアンプと前記第２可変ゲインアンプと前記負荷回路との接続を切り替える。

Description

本発明は、半導体装置に関する。

入力信号を高ゲインでかつ高速に増幅するために２つのアンプを縦続接続する方法が一般に知られている。図１９と図２０とは、アンプの接続と、アンプの入力信号Ｖｉｎの波形と、アンプの出力信号Ｖｏｕｔの波形とを示している。図１９は、１段のみのアンプの例である。図２０は、２段のアンプが縦続接続される例である。

非特許文献１に説明されている通り、開放利得が１００であり、かつ、帯域が１０ＭＨｚであるシングルポールアンプ単体が２０ＭＨｚの矩形波を増幅する場合、波形の劣化が大きい（図１９）。このアンプに帰還をかけることにより、閉ループ利得が１０になり、かつ、帯域が１００ＭＨｚになることが可能である。この特性を有する２つのアンプを直列に接続することにより、矩形波の劣化が抑えられた増幅が可能である（図２０）。

Ｂｅｈｚａｄ Ｒａｚａｖｉ著、「アナログＣＭＯＳ集積回路の設計 応用編」、丸善、２００３年３月

図２０に示す、従属接続された各々のアンプのゲインをＡｖと定義し、入力換算雑音（Ｉｎｐｕｔ Ｒｅｆｆｅｒｅｄ Ｎｏｉｓｅ）をＶｎと定義した場合、入力換算雑音のパワーＰは（１）式で与えられる。
Ｐ＝Ｖｎ^２＋（Ｖｎ／Ａｖ）^２ ・・・（１）

Ａｖが１よりも十分大きければ、（１）式の第２項目が入力換算雑音に与える影響は無視できる。しかし、Ａｖが１である場合、入力換算雑音のパワーＰは、入力信号が１段のアンプにより増幅された場合の入力換算雑音のパワーＰの２倍である。

本発明は、従属接続された２つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる半導体装置を提供することを目的とする。

本発明の第１の態様によれば、半導体装置は、第１可変ゲインアンプと、第２可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有する。前記第１可変ゲインアンプは、入力される第１電圧信号を保持する第１サンプリング容量と、第１帰還容量と、第１演算増幅器とを有する。前記第１演算増幅器は、第１入力端子と第１出力端子とを有する。前記第１入力端子が前記第１サンプリング容量に接続される。前記第１入力端子と前記第１出力端子との間に前記第１帰還容量が接続される。前記第１可変ゲインアンプの増幅率は、前記第１サンプリング容量の容量値と前記第１帰還容量の容量値との比によって決定される。前記第２可変ゲインアンプは、前記第１可変ゲインアンプから出力された第２電圧信号をサンプリングする第２サンプリング容量と、第２帰還容量と、第２演算増幅器とを有する。前記第２演算増幅器は、第２入力端子と第２出力端子とを有する。前記第２入力端子が前記第２サンプリング容量に接続される。前記第２入力端子と前記第２出力端子との間に前記第２帰還容量が接続される。前記第２可変ゲインアンプの増幅率は、前記第２サンプリング容量の容量値と前記第２帰還容量の容量値との比によって決定される。前記第１可変ゲインアンプと前記第２可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成する。前記選択スイッチは、前記第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第１可変ゲインアンプと前記負荷回路とが接続され、前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第２可変ゲインアンプが前記第１可変ゲインアンプと前記負荷回路との間に接続されるように、前記第１可変ゲインアンプと前記第２可変ゲインアンプと前記負荷回路との接続を切り替える。

本発明の第２の態様によれば、第１の態様において、前記半導体装置は、前記第１可変ゲインアンプの増幅率が前記所定のゲイン以下である場合、前記第２可変ゲインアンプを休止させる制御回路をさらに有してもよい。

本発明の第３の態様によれば、第１の態様において、第２可変ゲインアンプは、前記第２電圧信号のサンプリングと増幅とが同時に行われるように制御されてもよい。

本発明の第４の態様によれば、第３の態様において、前記第１可変ゲインアンプと前記第２可変ゲインアンプとは全差動型アンプであってもよい。前記第１出力端子は、第１正出力端子と第１負出力端子とを有してもよい。前記第２入力端子は、第２正入力端子と第２負入力端子とを有してもよい。前記第２出力端子は、第２正出力端子と第２負出力端子とを有してもよい。前記第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第１正出力端子から出力された信号が正出力信号として出力され、かつ前記第１負出力端子から出力された信号が負出力信号として出力されてもよい。前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第１正出力端子と前記第２正入力端子とが電気的に接続され、かつ前記第１負出力端子と前記第２負入力端子とが電気的に接続されてもよい。前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第２正出力端子から出力された信号が前記正出力信号として出力され、かつ前記第２負出力端子から出力された信号が前記負出力信号として出力されてもよい。

本発明の第５の態様によれば、第１の態様において、前記第１可変ゲインアンプと前記第２可変ゲインアンプとは全差動型アンプであってもよい。前記第１演算増幅器の同相出力電圧は、前記第１演算増幅器の同相入力電圧よりも小さくてもよい。前記第２演算増幅器の同相出力電圧は、前記第２演算増幅器の同相入力電圧よりも小さくてもよい。

本発明の第６の態様によれば、第１の態様において、前記第１サンプリング容量は、第１サブサンプリング容量と第２サブサンプリング容量とを有してもよい。前記第１サブサンプリング容量は、第１期間で前記第１電圧信号の第１信号レベルを保持してもよい。前記第２サブサンプリング容量は、前記第１期間と異なる第２期間で前記第１電圧信号の第２信号レベルを保持してもよい。前記第２信号レベルは、前記第１信号レベルと異なる。前記第１可変ゲインアンプは、前記第１期間および前記第２期間と異なる第３期間で前記第１信号レベルと前記第２信号レベルとの差分を出力してもよい。

本発明の第７の態様によれば、第６の態様において、前記半導体装置は、入射された光に応じて前記第１電圧信号を生成する複数のピクセルが行列状に配置されたピクセルアレーをさらに有してもよい。前記ピクセルアレーの複数列に対応する複数の前記第１サンプリング容量が配置されてもよい。複数の前記第１サブサンプリング容量は、前記第１期間で前記複数列の前記第１信号レベルを同時に保持してもよい。複数の前記第２サブサンプリング容量は、前記第２期間で前記複数列の前記第２信号レベルを同時に保持してもよい。前記第１可変ゲインアンプは、前記第３期間で前記複数列の前記第１信号レベルと前記第２信号レベルとの差分を順次出力してもよい。

本発明の第８の態様によれば、第１の態様において、前記第２サンプリング容量の容量値は、前記第１可変ゲインアンプのゲインに逆比例するように設定されてもよい。

本発明の第９の態様によれば、第１の態様において、前記負荷回路は、サンプリング容量を有するＡＤ変換器であってもよい。前記第１可変ゲインアンプと、前記第２可変ゲインアンプと、前記選択スイッチと、前記負荷回路とは、同一の基板に配置されてもよい。

上記の各態様によれば、選択スイッチは、第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、第１可変ゲインアンプと負荷回路とが接続され、第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、第２可変ゲインアンプが第１可変ゲインアンプと負荷回路との間に接続されるように、第１可変ゲインアンプと第２可変ゲインアンプと負荷回路との接続を切り替える。このため、従属接続された２つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる。

本発明の第１の実施形態の半導体装置の構成を示す回路図である。 本発明の第１の実施形態の半導体装置における状態を示す参考図である。 本発明の第１の実施形態の半導体装置の構成を示す回路図である。 本発明の第１の実施形態の半導体装置の動作を示すタイミングチャートである。 本発明の第１の実施形態の半導体装置のモデルを示す概念図である。 本発明の第１の実施形態の半導体装置のモデルを示す概念図である。 本発明の第２の実施形態の半導体装置の構成を示すブロック図である。 本発明の第２の実施形態の半導体装置の構成を示す回路図である。 本発明の第２の実施形態の半導体装置の構成を示す回路図である。 本発明の第２の実施形態の半導体装置の動作を示すタイミングチャートである。 本発明の第３の実施形態の半導体装置の構成を示すブロック図である。 本発明の第３の実施形態の半導体装置の構成を示す回路図である。 本発明の第３の実施形態の半導体装置の動作を示すタイミングチャートである。 本発明の第４の実施形態の半導体装置の構成を示すブロック図である。 本発明の第４の実施形態の半導体装置の構成を示す回路図である。 本発明の第４の実施形態の半導体装置の構成を示す回路図である。 本発明の第４の実施形態の半導体装置の動作を示すタイミングチャートである。 本発明の第４の実施形態の半導体装置に搭載された可変ゲインアンプが駆動すべき実効負荷容量と、従来技術の可変ゲインアンプが駆動すべき実効負荷容量とを示す参考図である。 従来技術におけるアンプの接続と、アンプの入力信号の波形と、アンプの出力信号の波形とを示を示す参考図である。 従来技術におけるアンプの接続と、アンプの入力信号の波形と、アンプの出力信号の波形とを示を示す参考図である。 従来技術の可変ゲインアンプの負荷容量モデルを示す参考図である。

図面を参照し、本発明の実施形態を説明する。各実施形態における半導体装置は、アナログ信号を処理する信号処理回路である。つまり、各実施形態における半導体装置は、アナログ信号を増幅する増幅回路である。

（第１の実施形態）
本発明の第１の実施形態を説明する。

（構成）
第１の実施形態の半導体装置ＡＰＴＳの構成について、図１を用いて説明する。図１は、半導体装置ＡＰＴＳの構成を示している。図１に示すように、半導体装置ＡＰＴＳは、第１可変ゲインアンプＰＧＡ１と、第２可変ゲインアンプＰＧＡ２と、選択スイッチＳＥＬ１と、選択スイッチＳＥＬ２と、負荷回路ＬＣＩＲと、制御回路ＣＴＲＬとを有する。

（第１可変ゲインアンプＰＧＡ１）
第１可変ゲインアンプＰＧＡ１は、単極双投（Ｓｉｎｇｌｅ−Ｐｏｌｅ Ｄｏｕｂｌｅ−Ｔｈｒｏｗ）スイッチＳＰＤＴ１と、第１サンプリング容量Ｃｓ１と、単極単投（Ｓｉｎｇｌｅ−Ｐｏｌｅ Ｓｉｎｇｌｅ−Ｔｈｒｏｗ）スイッチＳＰＳＴ１と、第１帰還容量Ｃｆ１と、第１演算増幅器ＯＴＡ１とを有する。

単極双投スイッチＳＰＤＴ１は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。入力信号ＶＩＮが単極双投スイッチＳＰＤＴ１の第１端子Ｔ１に入力される。基準電圧ＶＣＭが単極双投スイッチＳＰＤＴ１の第２端子Ｔ２に入力される。単極双投スイッチＳＰＤＴ１の第３端子Ｄは、単極双投スイッチＳＰＤＴ１の第１端子Ｔ１と単極双投スイッチＳＰＤＴ１の第２端子Ｔ２との１つに接続される。

第１サンプリング容量Ｃｓ１は、第１端子と第２端子とを有する。第１サンプリング容量Ｃｓ１の第１端子は、単極双投スイッチＳＰＤＴ１の第３端子Ｄに接続されている。

単極単投スイッチＳＰＳＴ１は、第１端子と第２端子とを有する。第１帰還容量Ｃｆ１は、第１端子と第２端子とを有する。単極単投スイッチＳＰＳＴ１の第１端子と第１帰還容量Ｃｆ１の第１端子とは、単極双投スイッチＳＰＤＴ１の第３端子Ｄに接続されている。第１帰還容量Ｃｆ１は、可変容量である。

第１演算増幅器ＯＴＡ１は、第１正入力端子と、第１負入力端子（第１入力端子）と、第１出力端子とを有する。第１演算増幅器ＯＴＡ１の第１正入力端子は、非反転入力端子であり、第１演算増幅器ＯＴＡ１の第１負入力端子は、反転入力端子である。基準電圧ＶＣＭが第１演算増幅器ＯＴＡ１の第１正入力端子に入力される。第１演算増幅器ＯＴＡ１の第１負入力端子は、第１サンプリング容量Ｃｓ１の第２端子に接続されている。第１演算増幅器ＯＴＡ１の第１出力端子は、単極単投スイッチＳＰＳＴ１の第２端子と第１帰還容量Ｃｆ１の第２端子とに接続されている。

（選択スイッチＳＥＬ１）
選択スイッチＳＥＬ１は、単極双投スイッチＳ１を有する。単極双投スイッチＳ１は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ１の第３端子Ｄは、第１演算増幅器ＯＴＡ１の第１出力端子に接続されている。単極双投スイッチＳ１の第３端子Ｄは、単極双投スイッチＳ１の第１端子Ｔ１と単極双投スイッチＳ１の第２端子Ｔ２との１つに接続される。

（第２可変ゲインアンプＰＧＡ２）
第２可変ゲインアンプＰＧＡ２は、単極双投スイッチＳＰＤＴ２と、第２サンプリング容量Ｃｓ２と、単極単投スイッチＳＰＳＴ２と、第２帰還容量Ｃｆ２と、第２演算増幅器ＯＴＡ２とを有する。

単極双投スイッチＳＰＤＴ２は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳＰＤＴ２の第１端子Ｔ１は、単極双投スイッチＳ１の第２端子Ｔ２と接続されている。基準電圧ＶＣＭが単極双投スイッチＳＰＤＴ２の第２端子Ｔ２に入力される。単極双投スイッチＳＰＤＴ２の第３端子Ｄは、単極双投スイッチＳＰＤＴ２の第１端子Ｔ１と単極双投スイッチＳＰＤＴ２の第２端子Ｔ２との１つに接続される。

第２サンプリング容量Ｃｓ２は、第１端子と第２端子とを有する。第２サンプリング容量Ｃｓ２の第１端子は、単極双投スイッチＳＰＤＴ２の第３端子Ｄに接続されている。

単極単投スイッチＳＰＳＴ２は、第１端子と第２端子とを有する。第２帰還容量Ｃｆ２は、第１端子と第２端子とを有する。単極単投スイッチＳＰＳＴ２の第１端子と第２帰還容量Ｃｆ２の第１端子とは、第２サンプリング容量Ｃｓ２の第２端子に接続されている。第２帰還容量Ｃｆ２は、可変容量である。

第２演算増幅器ＯＴＡ２は、第２正入力端子と、第２負入力端子（第２入力端子）と、第２出力端子とを有する。第２演算増幅器ＯＴＡ２の第２正入力端子は、非反転入力端子であり、第２演算増幅器ＯＴＡ２の第２負入力端子は、反転入力端子である。基準電圧ＶＣＭが第２演算増幅器ＯＴＡ２の第２正入力端子に入力される。第２演算増幅器ＯＴＡ２の第２負入力端子は、第２サンプリング容量Ｃｓ２の第２端子に接続されている。第２演算増幅器ＯＴＡ２の第２出力端子は、単極単投スイッチＳＰＳＴ２の第２端子と第２帰還容量Ｃｆ２の第２端子とに接続されている。第２演算増幅器ＯＴＡ２の第２出力端子から出力信号ＶＯＵＴが出力される。

（選択スイッチＳＥＬ２）
選択スイッチＳＥＬ２は、単極双投スイッチＳ２を有する。単極双投スイッチＳ２は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ２の第１端子Ｔ１は、単極双投スイッチＳ１の第１端子Ｔ１に接続されている。単極双投スイッチＳ２の第２端子Ｔ２は、第２演算増幅器ＯＴＡ２の第２出力端子に接続されている。単極双投スイッチＳ２の第３端子Ｄは、単極双投スイッチＳ２の第１端子Ｔ１と単極双投スイッチＳ２の第２端子Ｔ２との１つに接続される。

図１において、選択スイッチＳＥＬ１と選択スイッチＳＥＬ２とは、２つのブロックに分かれて記載されている。しかし、選択スイッチＳＥＬ１と選択スイッチＳＥＬ２とは、実際には１つの機能ブロックとして動作する。

（負荷回路ＬＣＩＲ）
負荷回路ＬＣＩＲは、負荷容量ＣＬを有する。負荷容量ＣＬは、第１端子と第２端子とを有する。負荷容量ＣＬの第１端子は、単極双投スイッチＳ２の第３端子Ｄに接続されている。グラウンド電圧ＧＮＤが負荷容量ＣＬの第２端子に入力される。

負荷回路ＬＣＩＲは、負荷容量ＣＬを入力容量として有する任意の回路である。例えば、負荷回路ＬＣＩＲは、キャパシタである。負荷回路ＬＣＩＲは、サンプルアンドホールド回路およびＡＤコンバータ等のいずれか１つであってもよい。負荷容量ＣＬは、負荷容量ＣＬの第１端子から見込まれる負荷容量の総和である。負荷回路ＬＣＩＲがサンプルアンドホールド回路またはＡＤコンバータである場合、負荷容量ＣＬは、信号をサンプリングするためのサンプリング容量である。

（制御回路ＣＴＲＬ）
制御回路ＣＴＲＬは、第１可変ゲインアンプＰＧＡ１と、第２可変ゲインアンプＰＧＡ２と、選択スイッチＳＥＬ１と、選択スイッチＳＥＬ２とを制御する。

上記のように、半導体装置ＡＰＴＳは、第１可変ゲインアンプＰＧＡ１と、第２可変ゲインアンプＰＧＡ２と、容量性の負荷（負荷容量ＣＬ）を有する負荷回路ＬＣＩＲと、選択スイッチＳＥＬ１および選択スイッチＳＥＬ２とを有する。第１可変ゲインアンプＰＧＡ１は、入力される第１電圧信号（入力信号ＶＩＮ）を保持する第１サンプリング容量Ｃｓ１と、第１帰還容量Ｃｆ１と、第１演算増幅器ＯＴＡ１とを有する。第１演算増幅器ＯＴＡ１は、第１入力端子（第１負入力端子）と第１出力端子とを有する。第１入力端子が第１サンプリング容量Ｃｓ１に接続される。第１入力端子と第１出力端子との間に第１帰還容量Ｃｆ１が接続される。第１可変ゲインアンプＰＧＡ１の増幅率（ゲイン）は、第１サンプリング容量Ｃｓ１の容量値と第１帰還容量Ｃｆ１の容量値との比によって決定される。

第２可変ゲインアンプＰＧＡ２は、第１可変ゲインアンプＰＧＡ１から出力された第２電圧信号をサンプリングする第２サンプリング容量Ｃｓ２と、第２帰還容量Ｃｆ２と、第２演算増幅器ＯＴＡ２とを有する。第２演算増幅器ＯＴＡ２は、第２入力端子（第２負入力端子）と第２出力端子とを有する。第２入力端子が第２サンプリング容量Ｃｓ２に接続される。第２入力端子と第２出力端子との間に第２帰還容量Ｃｆ２が接続される。第２可変ゲインアンプＰＧＡ２の増幅率（ゲイン）は、第２サンプリング容量Ｃｓ２の容量値と第２帰還容量Ｃｆ２の容量値との比によって決定される。

第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とは、スイッチトキャパシタ型の可変ゲインアンプを構成する。選択スイッチＳＥＬ１と選択スイッチＳＥＬ２とは、第１可変ゲインアンプＰＧＡ１の増幅率（絶対値）が所定のゲイン以下である場合、第１可変ゲインアンプＰＧＡ１と負荷回路ＬＣＩＲとが接続されるように、第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２と負荷回路ＬＣＩＲとの接続を切り替える。選択スイッチＳＥＬ１と選択スイッチＳＥＬ２とは、第１可変ゲインアンプＰＧＡ１の増幅率（絶対値）が所定のゲインよりも大きい場合、第２可変ゲインアンプＰＧＡ２が第１可変ゲインアンプＰＧＡ１と負荷回路ＬＣＩＲとの間に接続されるように、第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２と負荷回路ＬＣＩＲとの接続を切り替える。

第２可変ゲインアンプＰＧＡ２は、第２電圧信号のサンプリングと増幅とが同時に行われるように制御される。

（動作）
図１と図２とを参照し、半導体装置ＡＰＴＳの動作について説明する。制御回路ＣＴＲＬは、第１可変ゲインアンプＰＧＡ１のゲインＧ１と第２可変ゲインアンプＰＧＡ２のゲインＧ２とを制御する信号を出力する。各アンプのゲインの絶対値は、｜Ｇ１｜＝Ｃｓ１／Ｃｆ１かつ｜Ｇ２｜＝Ｃｓ２／Ｃｆ２となるように制御される。Ｃｓ１は、第１サンプリング容量Ｃｓ１の容量値である。Ｃｆ１は、第１帰還容量Ｃｆ１の容量値である。Ｃｓ２は、第２サンプリング容量Ｃｓ２の容量値である。Ｃｆ２は、第２帰還容量Ｃｆ２の容量値である。以下の各式における符号は上記と同様である。つまり、第１可変ゲインアンプＰＧＡ１のゲインＧ１は、第１サンプリング容量Ｃｓ１の容量値と第１帰還容量Ｃｆ１の容量値との比によって決定される。第２可変ゲインアンプＰＧＡ２のゲインＧ２は、第２サンプリング容量Ｃｓ２の容量値と第２帰還容量Ｃｆ２の容量値との比によって決定される。

図２は、半導体装置ＡＰＴＳのゲインＧと、第１可変ゲインアンプＰＧＡ１のゲインＧ１と、第２可変ゲインアンプＰＧＡ２のゲインＧ２と、単極双投スイッチＳ１の状態と、単極双投スイッチＳ２の状態との関係を示している。Ｇ＝Ｇ１×Ｇ２である。例えば、図２に示す条件により、半導体装置ＡＰＴＳのゲインＧと、第１可変ゲインアンプＰＧＡ１のゲインＧ１と、第２可変ゲインアンプＰＧＡ２のゲインＧ２とが決定される。

図２において、単極双投スイッチＳ１の状態がＴ１である場合、単極双投スイッチＳ１の第１端子Ｔ１と単極双投スイッチＳ１の第３端子Ｄとが接続される。単極双投スイッチＳ２の状態がＴ１である場合、単極双投スイッチＳ２の第１端子Ｔ１と単極双投スイッチＳ２の第３端子Ｄとが接続される。したがって、単極双投スイッチＳ１の状態がＴ１であり、かつ、単極双投スイッチＳ２の状態がＴ１である場合、第１可変ゲインアンプＰＧＡ１と負荷回路ＬＣＩＲとが接続され、第２可変ゲインアンプＰＧＡ２は切り離される。単極双投スイッチＳ１の状態がＴ２であり、かつ、単極双投スイッチＳ２の状態がＴ２である場合、第２可変ゲインアンプＰＧＡ２が第１可変ゲインアンプＰＧＡ１と負荷回路ＬＣＩＲとの間に接続される。したがって、第１可変ゲインアンプＰＧＡ１から出力された信号が第２サンプリング容量Ｃｓ２に入力される。第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とを含む可変ゲインアンプの出力信号ＶＯＵＴは、第２可変ゲインアンプＰＧＡ２から出力された信号である。

制御回路ＣＴＲＬは、制御信号ＰＨＩ１を第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とに出力する。制御信号ＰＨＩ１の働きについては後述する。

制御回路ＣＴＲＬは、選択スイッチＳＥＬ１（単極双頭スイッチＳ１）と選択スイッチＳＥＬ２（単極双投スイッチＳ２）とをゲインＧの値に応じて制御するための信号を出力する。第１の実施形態では、ゲインＧの値（ゲインＧ１の絶対値）が１以下である場合のみ、選択スイッチＳＥＬ１と選択スイッチＳＥＬ２との状態がＴ１である。この場合、第１可変ゲインアンプＰＧＡ１から出力された信号は、第２可変ゲインアンプＰＧＡ２を経由せずに負荷回路ＬＣＩＲに到達する。つまり、第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とを含む可変ゲインアンプの出力信号ＶＯＵＴは、第１可変ゲインアンプＰＧＡ１から出力された信号である。この状態がスキップ読み出しである。

図１と、図３と、図４とを参照し、半導体装置ＡＰＴＳの動作についてより詳細に説明する。図１において、制御回路ＣＴＲＬは、第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とのゲインを制御する信号と、制御信号ＰＨＩ１とを第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とに出力する。制御信号ＰＨＩ１は、一定周期でハイレベル（Ｈレベル）とローレベル（Ｌレベル）とを繰り返す信号である。

図１は、制御信号ＰＨＩ１がＬレベルである場合の半導体装置ＡＰＴＳの状態を示している。図３は、制御信号ＰＨＩ１がＨレベルである場合の半導体装置ＡＰＴＳの状態を示している。図４は、半導体装置ＡＰＴＳの動作を示している。図４では、半導体装置ＡＰＴＳのモードと、制御信号ＰＨＩ１の波形と、出力信号ＶＯＵＴの波形とが示されている。図４における横方向は時間を示している。図４における縦方向は電圧を示している。

制御信号ＰＨＩ１がＬレベルである場合、図１に示すように、単極双投スイッチＳＰＤＴ１と単極双投スイッチＳＰＤＴ２とにおいて、第２端子Ｔ２と第３端子Ｄとが接続される。制御信号ＰＨＩ１がＨレベルである場合、図３に示すように、単極双投スイッチＳＰＤＴ１と単極双投スイッチＳＰＤＴ２とにおいて、第１端子Ｔ１と第３端子Ｄとが接続される。制御信号ＰＨＩ１がＬレベルである場合、図１に示すように、単極単投スイッチＳＰＳＴ１と単極単投スイッチＳＰＳＴ２とにおいて、第１端子と第２端子とが短絡される。制御信号ＰＨＩ１がＨレベルである場合、図３に示すように、単極単投スイッチＳＰＳＴ１と単極単投スイッチＳＰＳＴ２とにおいて、第１端子と第２端子とが開放される。このように制御される回路はバタフライ型のスイッチトキャパシタ積分器として知られている。詳細な動作原理は参考文献１に記載されているため、本明細書では図４に示す要点のみを説明する。
参考文献１：谷口研二著、「ＣＭＯＳアナログ回路入門」、ＣＱ出版、２００４年１２月

スキップ読み出しが行われない場合の動作を説明する。図４に示すように、バタフライ型のスイッチトキャパシタ積分器である第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とは、制御信号ＰＨＩ１がＬレベルである期間（ＮＵＬＬ期間）に基準電圧ＶＣＭのサンプリングと第１演算増幅器ＯＴＡ１および第２演算増幅器ＯＴＡ２のリセットとを行う。これによって、出力信号ＶＯＵＴ＝ＶＣＭが出力される。

第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とは、制御信号ＰＨＩ１がＨレベルである期間（ＳＡＭＰ＆ＡＭＰＬ期間）に入力信号ＶＩＮのサンプリングと増幅とを同時に行う。この期間において、第１可変ゲインアンプＰＧＡ１のゲインはＧ１＝−（Ｃｓ１／Ｃｆ１）である。この期間において、第２可変ゲインアンプＰＧＡ２のゲインはＧ２＝−（Ｃｓ２／Ｃｆ２）である。第２可変ゲインアンプＰＧＡ２から出力される出力信号ＶＯＵＴの位相は、入力信号ＶＩＮの位相と同じである。出力信号ＶＯＵＴの電圧値は、（２）式で与えられる。
ＶＯＵＴ＝Ｇ２・Ｇ１・（ＶＩＮ−ＶＣＭ）＋ＶＣＭ ・・・（２）

（２）式において、ＶＯＵＴは出力信号ＶＯＵＴの電圧値であり、ＶＩＮは入力信号ＶＩＮの電圧値であり、ＶＣＭは基準電圧ＶＣＭの電圧値である。（２）から、基準電圧ＶＣＭを基準として入力電圧がＧ１×Ｇ２倍になる。

第１可変ゲインアンプＰＧＡ１と第２可変ゲインアンプＰＧＡ２とは、参考文献１に記載されているクロール型の制御が行われた場合も、増幅器として正しく動作する。クロール型の制御が行われる場合、単極双投スイッチＳＰＤＴ１と単極双投スイッチＳＰＤＴ２とにおいて、制御信号ＰＨＩ１がＬレベルである場合に第１端子Ｔ１と第３端子Ｄとが接続され、制御信号ＰＨＩ１がＨレベルである場合に第２端子Ｔ２と第３端子Ｄとが選択される選択される点のみが異なる。単極単投スイッチＳＰＳＴ１と単極単投スイッチＳＰＳＴ２との動作は、バタフライ型の制御における各スイッチの動作と同じである。

クロール型の制御が行われる場合、制御信号ＰＨＩ１がＬレベルである期間に入力信号ＶＩＮのサンプリングと第１演算増幅器ＯＴＡ１のリセットとが行われる。クロール型の制御が行われる場合、制御信号ＰＨＩ１がＨレベルである期間に基準電圧ＶＣＭを基準とした増幅が行われる。この制御により、第１可変ゲインアンプＰＧＡ１のゲインはＧ１＝Ｃｓ１／Ｃｆ１である。この制御により、第２可変ゲインアンプＰＧＡ２のゲインはＧ２＝Ｃｓ２／Ｃｆ２である。第２可変ゲインアンプＰＧＡ２から出力される出力信号ＶＯＵＴの位相は、入力信号ＶＩＮの位相に対して制御信号ＰＨＩ１の１／２周期だけ遅れる。

（効果）
図５と図６とを参照し、半導体装置ＡＰＴＳの効果について説明する。

図５は、ゲインＧ１かつ入力換算雑音Ｖｎ１で動作する第１可変ゲインアンプＰＧＡ１の雑音モデルである。このモデルの入力換算雑音のパワーＲＴＩ_{ＮＯＩＳＥ}は、（３）式で与えられる。このモデルは、スキップ読み出しが行われる場合の半導体装置ＡＰＴＳの雑音モデルと同じである。
ＲＴＩ_{ＮＯＩＳＥ}＝Ｖｎ１^２ ・・・（３）

図６は、ゲインＧ１かつ入力換算雑音Ｖｎ１で動作する第１可変ゲインアンプＰＧＡ１と、ゲインＧ２かつ入力換算雑音Ｖｎ２で動作する第２可変ゲインアンプＰＧＡ２とが縦続接続された場合の雑音モデルである。このモデルの入力換算雑音のパワーＲＴＩ_{ＮＯＩＳＥ}は、（４）式で与えられる。このモデルは、スキップ読み出しが行われない場合の半導体装置ＡＰＴＳの雑音モデルと同じである。
ＲＴＩ_{ＮＯＩＳＥ}＝Ｖｎ１^２＋（Ｖｎ２／Ｇ１）^２ ・・・（４）

図５と図６とに示すモデルにおいて入力信号Ｖｉｎが増幅される場合、ゲインＧ１が１よりも十分に大きければ、（４）式の第２項目が入力換算雑音に与える影響は無視できる。しかし、ゲインＧ１が１である場合、（４）式における入力換算雑音のパワーは、入力信号ＶＩＮが第１可変ゲインアンプＰＧＡ１のみにより増幅される場合における入力換算雑音のパワーの２倍である。

（第１の効果）
可変ゲインアンプが低ゲイン（Ｇ１＝１等）で動作するとき、スキップ読み出しにより、半導体装置ＡＰＴＳの回路の入力換算雑音のパワーは（３）式で与えられる。このため、従属接続された２つのアンプを有する半導体装置ＡＰＴＳが低ゲインで動作するときの入力換算雑音の増加を低減することができる。上記のように、半導体装置ＡＰＴＳは、第１の信号処理と第２の信号処理とを、入力電圧の大きさに応じて選択することができる。第１の信号処理は、２段のアンプを使用することにより高速かつ高ゲインでの増幅に好適である。第２の信号処理は、１段のアンプを使用することにより低雑音での増幅に好適である。このため、高速かつ高ゲインでの増幅と低ノイズでの増幅との両立が可能な半導体装置を提供することができる。

（第２の効果）
スキップ読み出しが行われる場合、使用されない第２可変ゲインアンプＰＧＡ２は、休止状態となるように制御されてもよい。つまり、制御回路ＣＴＲＬは、第１可変ゲインアンプＰＧＡ１の増幅率が所定のゲイン以下である場合、第２可変ゲインアンプＰＧＡ２を休止させてもよい。これによって、半導体装置ＡＰＴＳの消費電力を低減することができる。

（第３の効果）
半導体装置ＡＰＴＳにおいて、第２可変ゲインアンプＰＧＡ２に対してバタフライ型の制御が行われる場合、スキップ読み出しの有無に関わらず、負荷回路ＬＣＩＲに入力される出力信号ＶＯＵＴの位相の遅れは一定である。つまり、サンプリングと増幅とが同時に行われるように第２可変ゲインアンプＰＧＡ２が制御されることにより、第１可変ゲインアンプＰＧＡ１のみにより増幅が行われるときと、第１可変ゲインアンプＰＧＡ１および第２可変ゲインアンプＰＧＡ２によって増幅が行われるときとで、負荷回路ＬＣＩＲに入力される出力信号ＶＯＵＴの位相の遅れが同じである。したがって、半導体装置ＡＰＴＳを使用することにより、クロール型の制御に必要な、位相遅れの補償機能が省ける。このため、負荷回路ＬＣＩＲの内部または負荷回路ＬＣＩＲの後段で行われる位相遅れの補正処理が不要になる。

（第２の実施形態）
本発明の第２の実施形態を説明する。

（構成）
第２の実施形態の半導体装置ＡＰＴＳａの構成について、図７から図９を用いて説明する。図７は、半導体装置ＡＰＴＳａの構成を示している。図７に示すように、半導体装置ＡＰＴＳａは、第１可変ゲインアンプＰＧＡ１ａと、第２可変ゲインアンプＰＧＡ２ａと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣと、制御回路ＣＴＲＬａとを有する。

図８と図９とは、半導体装置ＡＰＴＳａの詳細な構成を示している。図８は、第１可変ゲインアンプＰＧＡ１ａと選択スイッチＳＥＬ１ａとの構成を示している。図９は、第２可変ゲインアンプＰＧＡ２ａと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣとの構成を示している。

（第１可変ゲインアンプＰＧＡ１ａ）
第１可変ゲインアンプＰＧＡ１ａは、第１サンプリング容量Ｃｓ１と、第１サンプリング容量Ｃｓ１’と、単極単投スイッチＳＷ１０〜ＳＷ１３と、単極単投スイッチＳＷ１０’〜ＳＷ１３’と、第１帰還容量Ｃｆ１と、第１帰還容量Ｃｆ１’と、第１演算増幅器ＯＴＡ１とを有する。

第１サンプリング容量Ｃｓ１と第１サンプリング容量Ｃｓ１’とは、第１端子と第２端子とを有する。正入力信号ＶＩＮＰが第１サンプリング容量Ｃｓ１の第１端子に入力される。負入力信号ＶＩＮＭが第１サンプリング容量Ｃｓ１’の第１端子に入力される。

第１帰還容量Ｃｆ１と第１帰還容量Ｃｆ１’とは、第１端子と第２端子とを有する。第１帰還容量Ｃｆ１の第１端子は、第１サンプリング容量Ｃｓ１の第２端子に接続されている。第１帰還容量Ｃｆ１’の第１端子は、第１サンプリング容量Ｃｓ１’の第２端子に接続されている。第１帰還容量Ｃｆ１と第１帰還容量Ｃｆ１’とは、可変容量である。

単極単投スイッチＳＷ１０と単極単投スイッチＳＷ１１とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０の第１端子は、第１サンプリング容量Ｃｓ１の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０の第２端子に入力される。単極単投スイッチＳＷ１１の第１端子は、第１帰還容量Ｃｆ１の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１の第２端子に入力される。

単極単投スイッチＳＷ１０’と単極単投スイッチＳＷ１１’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０’の第１端子は、第１サンプリング容量Ｃｓ１’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０’の第２端子に入力される。単極単投スイッチＳＷ１１’の第１端子は、第１帰還容量Ｃｆ１’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１’の第２端子に入力される。

単極単投スイッチＳＷ１２と単極単投スイッチＳＷ１３とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１２の第１端子は、第１サンプリング容量Ｃｓ１の第２端子に接続されている。単極単投スイッチＳＷ１３の第１端子は、単極単投スイッチＳＷ１２の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１３の第２端子に入力される。

単極単投スイッチＳＷ１２’と単極単投スイッチＳＷ１３’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１２’の第１端子は、第１サンプリング容量Ｃｓ１’の第２端子に接続されている。単極単投スイッチＳＷ１３’の第１端子は、単極単投スイッチＳＷ１２’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１３’の第２端子に入力される。

第１演算増幅器ＯＴＡ１は、第１正入力端子（第１入力端子）と、第１負入力端子（第１入力端子）と、第１正出力端子（第１出力端子）と、第１負出力端子（第１出力端子）とを有する。第１演算増幅器ＯＴＡ１の第１正入力端子は、非反転入力端子であり、第１演算増幅器ＯＴＡ１の第１負入力端子は、反転入力端子である。第１演算増幅器ＯＴＡ１の第１正入力端子は、単極単投スイッチＳＷ１２の第２端子と単極単投スイッチＳＷ１３の第１端子とに接続されている。第１演算増幅器ＯＴＡ１の第１負入力端子は、単極単投スイッチＳＷ１２’の第２端子と単極単投スイッチＳＷ１３’の第１端子とに接続されている。第１演算増幅器ＯＴＡ１の第１正出力端子は、第１帰還容量Ｃｆ１’の第２端子に接続されている。第１演算増幅器ＯＴＡ１の第１負出力端子は、第１帰還容量Ｃｆ１の第２端子に接続されている。第１演算増幅器ＯＴＡ１は、２つの電源端子を有し、電源電圧ＶＤＤと電源電圧ＶＳＳとが２つの電源端子に入力される。

（選択スイッチＳＥＬ１ａ）
選択スイッチＳＥＬ１ａは、単極双投スイッチＳ１と単極双投スイッチＳ１’とを有する。単極双投スイッチＳ１は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ１の第３端子Ｄは、第１演算増幅器ＯＴＡ１の第１負出力端子に接続されている。単極双投スイッチＳ１の第３端子Ｄは、単極双投スイッチＳ１の第１端子Ｔ１と単極双投スイッチＳ１の第２端子Ｔ２との１つに接続される。

単極双投スイッチＳ１’は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ１’の第３端子Ｄは、第１演算増幅器ＯＴＡ１の第１正出力端子に接続されている。単極双投スイッチＳ１’の第３端子Ｄは、単極双投スイッチＳ１’の第１端子Ｔ１と単極双投スイッチＳ１’の第２端子Ｔ２との１つに接続される。

（第２可変ゲインアンプＰＧＡ２ａ）
第２可変ゲインアンプＰＧＡ２ａは、第２サンプリング容量Ｃｓ２と、第２サンプリング容量Ｃｓ２’と、単極単投スイッチＳＷ２０〜ＳＷ２３と、単極単投スイッチＳＷ２０’〜ＳＷ２３’と、第２帰還容量Ｃｆ２と、第２帰還容量Ｃｆ２’と、第２演算増幅器ＯＴＡ２とを有する。

第２サンプリング容量Ｃｓ２と第２サンプリング容量Ｃｓ２’とは、第１端子と第２端子とを有する。第２サンプリング容量Ｃｓ２の第１端子は、単極双投スイッチＳ１’の第２端子Ｔ２に接続されている。第２サンプリング容量Ｃｓ２’の第１端子は、単極双投スイッチＳ１の第２端子Ｔ２に接続されている。

第２帰還容量Ｃｆ２と第２帰還容量Ｃｆ２’とは、第１端子と第２端子とを有する。第２帰還容量Ｃｆ２の第１端子は、第２サンプリング容量Ｃｓ２の第２端子に接続されている。第２帰還容量Ｃｆ２’の第１端子は、第２サンプリング容量Ｃｓ２’の第２端子に接続されている。第２帰還容量Ｃｆ２と第２帰還容量Ｃｆ２’とは、可変容量である。

単極単投スイッチＳＷ２０と単極単投スイッチＳＷ２１とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０の第１端子は、第２サンプリング容量Ｃｓ２の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０の第２端子に入力される。単極単投スイッチＳＷ２１の第１端子は、第２帰還容量Ｃｆ２の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１の第２端子に入力される。

単極単投スイッチＳＷ２０’と単極単投スイッチＳＷ２１’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０’の第１端子は、第２サンプリング容量Ｃｓ２’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０’の第２端子に入力される。単極単投スイッチＳＷ２１’の第１端子は、第２帰還容量Ｃｆ２’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１’の第２端子に入力される。

単極単投スイッチＳＷ２２と単極単投スイッチＳＷ２３とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２２の第１端子は、第２サンプリング容量Ｃｓ２の第２端子に接続されている。単極単投スイッチＳＷ２３の第１端子は、単極単投スイッチＳＷ２２の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２３の第２端子に入力される。

単極単投スイッチＳＷ２２’と単極単投スイッチＳＷ２３’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２２’の第１端子は、第２サンプリング容量Ｃｓ２’の第２端子に接続されている。単極単投スイッチＳＷ２３’の第１端子は、単極単投スイッチＳＷ２２’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２３’の第２端子に入力される。

第２演算増幅器ＯＴＡ２は、第２正入力端子（第２入力端子）と、第２負入力端子（第２入力端子）と、第２正出力端子（第２出力端子）と、第２負出力端子（第２出力端子）とを有する。第２演算増幅器ＯＴＡ２の第２正入力端子は、非反転入力端子であり、第２演算増幅器ＯＴＡ２の第２負入力端子は、反転入力端子である。第２演算増幅器ＯＴＡ２の第２正入力端子は、単極単投スイッチＳＷ２２の第２端子と単極単投スイッチＳＷ２３の第１端子とに接続されている。第２演算増幅器ＯＴＡ２の第２負入力端子は、単極単投スイッチＳＷ２２’の第２端子と単極単投スイッチＳＷ２３’の第１端子とに接続されている。第２演算増幅器ＯＴＡ２の第２正出力端子は、第２帰還容量Ｃｆ２’の第２端子に接続されている。第２演算増幅器ＯＴＡ２の第２負出力端子は、第２帰還容量Ｃｆ２の第２端子に接続されている。第２演算増幅器ＯＴＡ２は、２つの電源端子を有し、電源電圧ＶＤＤと電源電圧ＶＳＳとが２つの電源端子に入力される。第２演算増幅器ＯＴＡ２の第２正出力端子から正出力信号ＶＯＵＴＰが出力される。第２演算増幅器ＯＴＡ２の第２負出力端子から負出力信号ＶＯＵＴＭが出力される。

（選択スイッチＳＥＬ２ａ）
選択スイッチＳＥＬ２ａは、単極双投スイッチＳ２と単極双投スイッチＳ２’とを有する。単極双投スイッチＳ２は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ２の第１端子Ｔ１は、単極双投スイッチＳ１の第１端子Ｔ１に接続されている。単極双投スイッチＳ２の第２端子Ｔ２は、第２演算増幅器ＯＴＡ２の第２負出力端子に接続されている。単極双投スイッチＳ１の第３端子Ｄは、単極双投スイッチＳ１の第１端子Ｔ１と単極双投スイッチＳ１の第２端子Ｔ２との１つに接続される。

単極双投スイッチＳ２’は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｄとを有する。単極双投スイッチＳ２’の第１端子Ｔ１は、単極双投スイッチＳ１’の第１端子Ｔ１に接続されている。単極双投スイッチＳ２’の第２端子Ｔ２は、第２演算増幅器ＯＴＡ２の第２正出力端子に接続されている。単極双投スイッチＳ１’の第３端子Ｄは、単極双投スイッチＳ１’の第１端子Ｔ１と単極双投スイッチＳ１’の第２端子Ｔ２との１つに接続される。

図８と図９とにおいて、選択スイッチＳＥＬ１ａと選択スイッチＳＥＬ２ａとは、２つのブロックに分かれて記載されている。しかし、選択スイッチＳＥＬ１ａと選択スイッチＳＥＬ２ａとは、実際には１つの機能ブロックとして動作する。

（ＡＤ変換器ＡＤＣ）
ＡＤ変換器ＡＤＣは、単極単投スイッチＳＷ３０と、単極単投スイッチＳＷ３０’と、負荷容量ＣＬと、負荷容量ＣＬ’とを有する。

単極単投スイッチＳＷ３０と単極単投スイッチＳＷ３０’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ３０の第１端子は、単極双投スイッチＳ２’の第３端子Ｄに接続されている。単極単投スイッチＳＷ３０’の第１端子は、単極双投スイッチＳ２の第３端子Ｄに接続されている。

負荷容量ＣＬと負荷容量ＣＬ’とは、第１端子と第２端子とを有する。負荷容量ＣＬの第１端子は、単極単投スイッチＳＷ３０の第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬの第２端子に入力される。負荷容量ＣＬ’の第１端子は、単極単投スイッチＳＷ３０’の第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬ’の第２端子に入力される。負荷容量ＣＬと負荷容量ＣＬ’とは、信号をサンプリングするためのサンプリング容量である。

ＡＤ変換器ＡＤＣにおいて、単極単投スイッチＳＷ３０、単極単投スイッチＳＷ３０’、負荷容量ＣＬ、および負荷容量ＣＬ’以外の構成は、図９では省略されている。ＡＤ変換器ＡＤＣは、容量性の負荷（負荷容量ＣＬおよび負荷容量ＣＬ’）を有する負荷回路である。ＡＤ変換器ＡＤＣは、正出力信号ＶＯＵＴＰと負出力信号ＶＯＵＴＭとの差分をデジタル信号に変換する。ＡＤ変換器ＡＤＣは、デジタル信号をＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴとして出力する。

（制御回路ＣＴＲＬａ）
制御回路ＣＴＲＬａは、第１可変ゲインアンプＰＧＡ１ａと、第２可変ゲインアンプＰＧＡ２ａと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣとを制御する。

第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとは全差動型アンプである。第１可変ゲインアンプＰＧＡ１ａの第１入力端子は、第１正入力端子と第１負入力端子とを有する。第１可変ゲインアンプＰＧＡ１ａの第１出力端子は、第１正出力端子と第１負出力端子とを有する。第２可変ゲインアンプＰＧＡ２ａの第２入力端子は、第２正入力端子と第２負入力端子とを有する。第２可変ゲインアンプＰＧＡ２ａの第２出力端子は、第２正出力端子と第２負出力端子とを有する。

第１可変ゲインアンプＰＧＡ１ａの増幅率が所定のゲイン以下である場合、第１正出力端子から出力された信号が正出力信号ＶＯＵＴＰとして出力され、かつ第１負出力端子から出力された信号が負出力信号ＶＯＵＴＭとして出力される。第１可変ゲインアンプＰＧＡ１ａの増幅率が所定のゲインよりも大きい場合、第１正出力端子と第２正入力端子とが電気的に接続され、かつ第１負出力端子と第２負入力端子とが電気的に接続される。第１可変ゲインアンプＰＧＡ１ａの増幅率が所定のゲインよりも大きい場合、第２正出力端子から出力された信号が正出力信号ＶＯＵＴＰとして出力され、かつ第２負出力端子から出力された信号が負出力信号ＶＯＵＴＭとして出力される。

第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとは全差動型アンプである。第１演算増幅器ＯＴＡ１の同相出力電圧は、第１演算増幅器ＯＴＡ１の同相入力電圧よりも小さい。第２演算増幅器ＯＴＡ２の同相出力電圧は、第２演算増幅器ＯＴＡ２の同相入力電圧よりも小さい。第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相入力電圧は、第１正入力端子または第２正入力端子に入力される信号の電圧と、第１負入力端子または第２負入力端子に入力される信号の電圧との差分を定めるための基準電圧である。例えば、第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相入力電圧は、第１正入力端子または第２正入力端子に入力される信号の電圧と、第１負入力端子または第２負入力端子に入力される信号の電圧との中心電圧である。第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相出力電圧は、第１正出力端子または第２正出力端子から出力される信号の電圧と、第１負出力端子または第２負出力端子から出力される信号の電圧との差分を定めるための基準電圧である。例えば、第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相出力電圧は、第１正出力端子または第２正出力端子から出力される信号の電圧と、第１負出力端子または第２負出力端子から出力される信号の電圧との中心電圧である。

（動作）
図７から図１０を参照し、半導体装置ＡＰＴＳａの動作について説明する。図１０は、半導体装置ＡＰＴＳａの動作を示している。図１０では、半導体装置ＡＰＴＳａのモードと、制御信号ＰＨＩ１，ＰＨＩ２，ＰＨＩＲの波形と、正出力信号ＶＯＵＴＰの波形と、負出力信号ＶＯＵＴＭの波形と、ＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴの状態とが示されている。図１０における横方向は時間を示している。図１０における縦方向は電圧を示している。

制御回路ＣＴＲＬａは、制御信号ＰＨＩ１と、制御信号ＰＨＩ２と、制御信号ＰＨＩＲとを、第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとに出力する。制御回路ＣＴＲＬａは、制御信号ＰＨＩ２をＡＤ変換器ＡＤＣに出力する。

制御回路ＣＴＲＬａは、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、第１帰還容量Ｃｆ１と、第１帰還容量Ｃｆ１’と、第２帰還容量Ｃｆ２と、第２帰還容量Ｃｆ２’と、第２サンプリング容量Ｃｓ２と、第２サンプリング容量Ｃｓ２’とを制御するための信号を出力する。選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、上記の各容量との制御は、第１の実施形態における制御と同じである。このため、以下では制御信号ＰＨＩ１と、制御信号ＰＨＩ２と、制御信号ＰＨＩＲとに関連する動作を中心に説明する。

単極単投スイッチＳＷ１０，ＳＷ１１，ＳＷ１０’，ＳＷ１１’，ＳＷ２０，ＳＷ２１，ＳＷ２０’，ＳＷ２１’において、制御信号ＰＨＩ１がＨレベルである場合、第１端子と第２端子とが短絡される。これらの単極単投スイッチにおいて、制御信号ＰＨＩ１がＬレベルである場合、第１端子と第２端子とが開放される。

単極単投スイッチＳＷ１２，ＳＷ１２’，ＳＷ２２，ＳＷ２２’，ＳＷ３０，ＳＷ３０’において、制御信号ＰＨＩ２がＨレベルである場合、第１端子と第２端子とが短絡される。これらの単極単投スイッチにおいて、制御信号ＰＨＩ２がＬレベルである場合、第１端子と第２端子とが開放される。

単極単投スイッチＳＷ１３，ＳＷ１３’，ＳＷ２３，ＳＷ２３’において、制御信号ＰＨＩＲがＨレベルである場合、第１端子と第２端子とが短絡される。これらの単極単投スイッチにおいて、制御信号ＰＨＩＲがＬレベルである場合、第１端子と第２端子とが開放される。

このように制御される第１可変ゲインアンプＰＧＡ１ａは、参考文献１に記載されているバタフライ型のスイッチトキャパシタ積分器として動作する。第１可変ゲインアンプＰＧＡ１ａにおいて、正側の入力信号（ＶＩＮＰ）が第１演算増幅器ＯＴＡ１の非反転入力端子（第１正入力端子）に入力され、負側の入力信号（ＶＩＮＭ）が第１演算増幅器ＯＴＡ１の反転入力端子（第１負入力端子）に入力される。このため、第１可変ゲインアンプＰＧＡ１ａは、非反転増幅回路として動作する。第１可変ゲインアンプＰＧＡ１ａのゲインはＧ１＝Ｃｓ１／Ｃｆ１である。つまり、スキップ読み出しが行われる場合、半導体装置ＡＰＴＳａの出力信号は（５）式で与えられる。
ＶＯＵＴＰ−ＶＯＵＴＭ＝（Ｃｓ１／Ｃｆ１）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（５）

（５）式において、ＶＯＵＴＰは正出力信号ＶＯＵＴＰの電圧値であり、ＶＯＵＴＭは負出力信号ＶＯＵＴＭの電圧値である。ＶＩＮＰは正入力信号ＶＩＮＰの電圧値であり、ＶＩＮＭは負入力信号ＶＩＮＭの電圧値である。Ｃｓ１は第１サンプリング容量Ｃｓ１と第１サンプリング容量Ｃｓ１’との容量値であり、Ｃｆ１は第１帰還容量Ｃｆ１と第１帰還容量Ｃｆ１’との容量値である。

スキップ読み出しが行われる場合、半導体装置ＡＰＴＳａの正出力信号ＶＯＵＴＰは、第１可変ゲインアンプＰＧＡ１ａの第１正出力端子から出力された信号である。スキップ読み出しが行われる場合、半導体装置ＡＰＴＳａの負出力信号ＶＯＵＴＭは、第１可変ゲインアンプＰＧＡ１ａの第１負出力端子から出力された信号である。

図８と図９とに示すように、第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとを接続する２つの配線は交差する。第１演算増幅器ＯＴＡ１の非反転出力端子（第１正出力端子）と第２演算増幅器ＯＴＡ２の非反転入力端子（第２正入力端子）とが接続され、かつ、第１演算増幅器ＯＴＡ１の反転出力端子（第１負出力端子）と第２演算増幅器ＯＴＡ２の反転入力端子（第２負入力端子）とが接続されている。

第２可変ゲインアンプＰＧＡ２ａは、上記の制御により、バタフライ型のスイッチトキャパシタ積分器として動作する。また、第２可変ゲインアンプＰＧＡ２ａは、上記の接続により非反転増幅回路として動作する。第２可変ゲインアンプＰＧＡ２ａのゲインはＧ２＝Ｃｓ２／Ｃｆ２である。したがって、スキップ読み出しが行われない場合、半導体装置ＡＰＴＳａの出力信号は（６）式で与えられる。
ＶＯＵＴＰ−ＶＯＵＴＭ＝（Ｃｓ１／Ｃｆ１）×（Ｃｓ２／Ｃｆ２）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（６）

（６）式において、Ｃｓ２は第２サンプリング容量Ｃｓ２と第２サンプリング容量Ｃｓ２’との容量値であり、Ｃｆ２は第２帰還容量Ｃｆ２と第２帰還容量Ｃｆ２’との容量値である。（６）式において、他の符号は、（５）式における各符号と同じである。

スキップ読み出しが行われない場合、半導体装置ＡＰＴＳａの正出力信号ＶＯＵＴＰは、第２可変ゲインアンプＰＧＡ２ａの第２正出力端子から出力された信号である。スキップ読み出しが行われない場合、半導体装置ＡＰＴＳａの負出力信号ＶＯＵＴＭは、第２可変ゲインアンプＰＧＡ２ａの第２負出力端子から出力された信号である。

第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとがバタフライ型のスイッチトキャパシタ積分器であるため、第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとにより生じる出力信号の位相遅れはゼロである。

第１可変ゲインアンプＰＧＡ１ａにおいて、制御信号ＰＨＩ１がＨレベルである期間に、第１演算増幅器ＯＴＡ１の第１正入力端子と第１負入力端子との電圧が第１同相電圧ＶＣＭにセットされ、かつ、第１演算増幅器ＯＴＡ１の第１正出力端子と第１負出力端子との電圧が第２同相電圧ＶＣＭ２にセットされる。第２可変ゲインアンプＰＧＡ２ａにおいて、制御信号ＰＨＩ１がＨレベルである期間に、第２演算増幅器ＯＴＡ２の第２正入力端子と第２負入力端子との電圧が第１同相電圧ＶＣＭにセットされ、かつ、第２演算増幅器ＯＴＡ２の第２正出力端子と第２負出力端子との電圧が第２同相電圧ＶＣＭ２にセットされる。したがって、半導体装置ＡＰＴＳａの正出力信号ＶＯＵＴＰの電圧はＶＣＭ２であり、かつ半導体装置ＡＰＴＳａの負出力信号ＶＯＵＴＭの電圧はＶＣＭ２である。この期間の各信号の状態は、図１０におけるＮＵＬＬ期間に示されている。

第１可変ゲインアンプＰＧＡ１ａにおいて、制御信号ＰＨＩＲがＨレベルである期間に、第１演算増幅器ＯＴＡ１の第１正入力端子と第１負入力端子との電圧が第１同相電圧ＶＣＭにセットされる。第２可変ゲインアンプＰＧＡ２ａにおいて、制御信号ＰＨＩＲがＨレベルである期間に、第２演算増幅器ＯＴＡ２の第２正入力端子と第２負入力端子との電圧が第１同相電圧ＶＣＭにセットされる。したがって、入力信号が増幅される前に、第１可変ゲインアンプＰＧＡ１ａの第１入力端子と第２可変ゲインアンプＰＧＡ２ａの第２入力端子との寄生容量に蓄積された電荷がリセットされる。この期間の各信号の状態は、図１０におけるＲＥＳＥＴ期間に示されている。

制御信号ＰＨＩ２がＨレベルである期間に、正入力信号ＶＩＮＰと負入力信号ＶＩＮＭとのサンプリングと増幅とが同時に行われる。正入力信号ＶＩＮＰと負入力信号ＶＩＮＭとは、（５）式または（６）式に示すように増幅される。これによって、正入力信号ＶＩＮＰと負入力信号ＶＩＮＭとは、第２同相電圧ＶＣＭ２を中心とした差動信号として出力される。この期間の各信号の状態は、図１０におけるＳＡＭＰ＆ＡＭＰＬ期間に示されている。

ＡＤ変換器ＡＤＣは、制御信号ＰＨＩ２がＨレベルである期間に、第１可変ゲインアンプＰＧＡ１ａまたは第２可変ゲインアンプＰＧＡ２ａからの正出力信号ＶＯＵＴＰと負出力信号ＶＯＵＴＭとを負荷容量ＣＬと負荷容量ＣＬ’とによってサンプリングし続ける。制御信号ＰＨＩ２がＨレベルからＬレベルに遷移したとき、ＡＤ変換器ＡＤＣは、サンプリングされた電圧信号のＡＤ変換を開始する。ＡＤ変換が開始されたタイミングから所定の時間ｔｄが経過した後、ＡＤ変換器ＡＤＣは、ＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを出力（更新）する。

（第４の効果）
第１可変ゲインアンプＰＧＡ１ａと第２可変ゲインアンプＰＧＡ２ａとを接続する配線に工夫が施されている。このため、（５）式と（６）式とを用いて説明したように、半導体装置ＡＰＴＳａにおいて、ＡＤ変換器ＡＤＣに入力される信号の正と負との極性は、常に入力信号の正と負との極性と同じに保たれる。したがって、スキップ読み出しの有無に応じてＡＤ変換器ＡＤＣの内部、もしくはＡＤ変換器ＡＤＣの後段の回路において信号の極性を反転させる処理が不要である。このため、動作を簡略化することができる。

（第５の効果）
半導体装置ＡＰＴＳａがゼロ点サンプリングを行うとき（図１０のＮＵＬＬ期間）に、第１帰還容量Ｃｆ１と、第１帰還容量Ｃｆ１’と、第２帰還容量Ｃｆ２と、第２帰還容量Ｃｆ２’との第１端子に第１同相電圧ＶＣＭが入力され、これらの容量の第２端子に第２同相電圧ＶＣＭ２が入力される。つまり、第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相入力電圧は第１同相電圧ＶＣＭであり、第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との同相出力電圧は第２同相電圧ＶＣＭ２である。第１演算増幅器ＯＴＡ１の同相出力電圧が第１演算増幅器ＯＴＡ１の同相入力電圧よりも小さく、かつ、第２演算増幅器ＯＴＡ２の同相出力電圧が第２演算増幅器ＯＴＡ２の同相入力電圧よりも小さくてもよい。これによって、ＤＤＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ Ａｍｐｌｉｆｉｅｒ）またはＡＣ結合回路（ハイパスフィルタ）などの回路を追加することなく、処理対象である信号の同相電圧をシフトすることができる。つまり、高い電源電圧ＶＤＤで動作する第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２とからの出力信号の同相電圧を、低い電源電圧ＶＤＤ２で動作するＡＤ変換器ＡＤＣによる信号処理に好適な同相電圧にシフトすることができる。一般に、ＡＤ変換器による低電圧での動作は、低消費電力での動作に有利である。このため、半導体装置ＡＰＴＳａ全体での消費電力を低減することができる。

（第３の実施形態）
本発明の第３の実施形態を説明する。

（構成）
第３の実施形態の半導体装置ＡＰＴＳｂの構成について、図１１と図１２とを用いて説明する。図１１は、半導体装置ＡＰＴＳｂの構成を示している。図１１に示すように、半導体装置ＡＰＴＳｂは、制御回路ＣＴＲＬｂと、第１可変ゲインアンプＰＧＡ１ｂと、第２可変ゲインアンプＰＧＡ２ａと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣとを有する。制御回路ＣＴＲＬｂおよび第１可変ゲインアンプＰＧＡ１ｂ以外の構成は、第２の実施形態における構成と同じである。このため、制御回路ＣＴＲＬｂおよび第１可変ゲインアンプＰＧＡ１ｂ以外の構成についての説明を省略する。

図１２は、半導体装置ＡＰＴＳｂの詳細な構成を示している。図１２は、第１可変ゲインアンプＰＧＡ１ｂと選択スイッチＳＥＬ１ａとの構成を示している。

（第１可変ゲインアンプＰＧＡ１ｂ）
第１可変ゲインアンプＰＧＡ１ｂは、列回路ＣＯＬと、単極単投スイッチＳＷ１０〜ＳＷ１３と、単極単投スイッチＳＷ１０’〜ＳＷ１３’と、第１帰還容量Ｃｆ１と、第１帰還容量Ｃｆ１’と、第１演算増幅器ＯＴＡ１とを有する。列回路ＣＯＬ以外の構成は、第２の実施形態における構成と同じである。このため、列回路ＣＯＬ以外の構成についての説明を省略する。

列回路ＣＯＬは、単極単投スイッチＳＷ４０〜ＳＷ４３と、単極単投スイッチＳＷ４０’〜ＳＷ４２’と、第１サンプリング容量Ｃｓ１とを有する。第１サンプリング容量Ｃｓ１は、第１サブサンプリング容量ＣＳ＿Ｒと第２サブサンプリング容量ＣＳ＿Ｓとを有する。列回路ＣＯＬは、後述する第４の実施形態の説明を容易にするために作成されたグループである。第３の実施形態において、列回路ＣＯＬを他の回路と区別する必要はない。

単極単投スイッチＳＷ４０と単極単投スイッチＳＷ４０’とは、第１端子と第２端子とを有する。入力信号ＶＩＮが単極単投スイッチＳＷ４０と単極単投スイッチＳＷ４０’との第１端子に入力される。単極単投スイッチＳＷ４３は、第１端子と第２端子とを有する。単極単投スイッチＳＷ４３の第１端子は、単極単投スイッチＳＷ４０の第２端子に接続されている。単極単投スイッチＳＷ４３の第２端子は、単極単投スイッチＳＷ４０’の第２端子に接続されている。

第１サブサンプリング容量ＣＳ＿Ｒと第２サブサンプリング容量ＣＳ＿Ｓとは、第１端子と第２端子とを有する。第１サブサンプリング容量ＣＳ＿Ｒの第１端子は、単極単投スイッチＳＷ４０の第２端子に接続されている。第２サブサンプリング容量ＣＳ＿Ｓの第１端子は、単極単投スイッチＳＷ４０’の第２端子に接続されている。

単極単投スイッチＳＷ４１と単極単投スイッチＳＷ４１’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ４１の第１端子は、第１サブサンプリング容量ＣＳ＿Ｒの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ４１の第２端子に入力される。単極単投スイッチＳＷ４１’の第１端子は、第２サブサンプリング容量ＣＳ＿Ｓの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ４１’の第２端子に入力される。

単極単投スイッチＳＷ４２と単極単投スイッチＳＷ４２’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ４２の第１端子は、第１サブサンプリング容量ＣＳ＿Ｒの第２端子に接続されている。単極単投スイッチＳＷ４２の第２端子は、単極単投スイッチＳＷ１０の第１端子と単極単投スイッチＳＷ１２の第１端子とに接続されている。単極単投スイッチＳＷ４２’の第１端子は、第２サブサンプリング容量ＣＳ＿Ｓの第２端子に接続されている。単極単投スイッチＳＷ４２’の第２端子は、単極単投スイッチＳＷ１０’の第１端子と単極単投スイッチＳＷ１２’の第１端子とに接続されている。

（制御回路ＣＴＲＬｂ）
制御回路ＣＴＲＬｂは、制御信号ＰＨＩ１と、制御信号ＰＨＩ２と、制御信号ＰＨＩＲとを出力する。さらに、制御回路ＣＴＲＬｂは、制御信号ＣＬＰ＿Ｒと、制御信号ＳＨ＿Ｒと、制御信号ＣＬＰ＿Ｓと、制御信号ＳＨ＿Ｓと、制御信号ＣＳＥＬと、制御信号ＣＢとを出力する。

単極単投スイッチＳＷ４０は、制御信号ＳＨ＿ＲがＨレベルである場合のみ短絡される。単極単投スイッチＳＷ４０’は、制御信号ＳＨ＿ＳがＨレベルである場合のみ短絡される。単極単投スイッチＳＷ４１は、制御信号ＣＬＰ＿ＲがＨレベルである場合のみ短絡される。単極単投スイッチＳＷ４１’は制御信号ＣＬＰ＿ＳがＨレベルである場合のみ短絡される。単極単投スイッチＳＷ４２と単極単投スイッチＳＷ４２’とは、制御信号ＣＳＥＬがＨレベルである場合のみ短絡される。単極単投スイッチＳＷ４３は、制御信号ＣＢがＨレベルである場合のみ短絡される。

上記のように、第１サンプリング容量Ｃｓ１は、第１サブサンプリング容量ＣＳ＿Ｒと第２サブサンプリング容量ＣＳ＿Ｓとを有する。第１サブサンプリング容量ＣＳ＿Ｒは、第１期間で第１電圧信号（入力信号ＶＩＮ）の第１信号レベルを保持する。第２サブサンプリング容量ＣＳ＿Ｓは、第１期間と異なる第２期間で第１電圧信号の第２信号レベルを保持する。第２信号レベルは、第１信号レベルと異なる。第１可変ゲインアンプＰＧＡ１ｂは、第１期間および第２期間と異なる第３期間で第１信号レベルと第２信号レベルとの差分を出力する。

（動作）
図１２と図１３とを参照し、半導体装置ＡＰＴＳｂの動作について説明する。図１３は、半導体装置ＡＰＴＳｂの動作を示している。図１３では、入力信号ＶＩＮの波形と、制御信号ＣＬＰ＿Ｒ，ＳＨ＿Ｒ，ＣＬＰ＿Ｓ，ＳＨ＿Ｓ，ＣＳＥＬ，ＣＢ，ＰＨＩ１，ＰＨＩ２，ＰＨＩＲの波形と、正出力信号ＶＯＵＴＰの波形と、負出力信号ＶＯＵＴＭの波形と、ＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴの状態とが示されている。図１３における横方向は時間を示している。図１３における縦方向は電圧を示している。

時刻ｔ１に制御信号ＣＬＰ＿Ｒと制御信号ＳＨ＿Ｒとが同時にＨレベルになることにより、第１期間ＰＥＲＩ１が開始される。第１期間ＰＥＲＩ１において、入力信号ＶＩＮのレベルは第１信号レベルＶＲＳＴである。このため、第１信号レベルＶＲＳＴに応じた電荷が第１サブサンプリング容量ＣＳ＿Ｒにサンプリングされる。つまり、第１サブサンプリング容量ＣＳ＿Ｒは、第１期間ＰＥＲＩ１で入力信号ＶＩＮの第１信号レベルＶＲＳＴを保持する。第１サブサンプリング容量ＣＳ＿Ｒの最終的な電荷量は、制御信号ＣＬＰ＿ＲがＬレベルに遷移した瞬間（時刻ｔ２）に決定される。時刻ｔ３に制御信号ＳＨ＿ＲがＬレベルに遷移することにより、第１期間ＰＥＲＩ１は終了する。

時刻ｔ３から時刻ｔ４まで制御信号ＰＨＩＲがＨレベルとなる。これによって、第１演算増幅器ＯＴＡ１と第２演算増幅器ＯＴＡ２との入力端子側に存在する電荷がリセットされる。この動作は、制御信号ＰＨＩ１または制御信号ＰＨＩ２がＨレベルからＬレベルに遷移するタイミングと、制御信号ＰＨＩ２または制御信号ＰＨＩ１がＬレベルからＨレベルに遷移するタイミングとの間に繰り返されるリセット動作である。これ以降のリセット動作についての説明を省略する。

時刻ｔ４に制御信号ＣＬＰ＿Ｓと制御信号ＳＨ＿Ｓとが同時にＨレベルになることにより、第２期間ＰＥＲＩ２が開始される。第２期間ＰＥＲＩ２において、入力信号ＶＩＮのレベルは第２信号レベルＶＳＩＧである。このため、第２信号レベルＶＳＩＧに応じた電荷が第２サブサンプリング容量ＣＳ＿Ｓにサンプリングされる。つまり、第２サブサンプリング容量ＣＳ＿Ｓは、第２期間ＰＥＲＩ２で入力信号ＶＩＮの第２信号レベルＶＳＩＧを保持する。第２サブサンプリング容量ＣＳ＿Ｓの最終的な電荷量は、制御信号ＣＬＰ＿ＳがＬレベルに遷移した瞬間（時刻ｔ５）に決定される。時刻ｔ６に制御信号ＳＨ＿ＳがＬレベルに遷移することにより、第２期間ＰＥＲＩ２は終了する。

時刻ｔ７に制御信号ＣＳＥＬと、制御信号ＣＢと、制御信号ＰＨＩ２とがＨレベルに遷移することにより、第３期間ＰＥＲＩ３が開始される。時刻ｔ８に制御信号ＣＳＥＬと、制御信号ＣＢと、制御信号ＰＨＩ２とがＬレベルになることにより、第３期間ＰＥＲＩ３が終了する。第３期間ＰＥＲＩ３において、第１可変ゲインアンプＰＧＡ１ｂによって信号の増幅が行われる。この期間中、第１可変ゲインアンプＰＧＡ１ｂの回路構成は、第２の実施形態における第１可変ゲインアンプＰＧＡ１ａの回路構成と同じである。第１可変ゲインアンプＰＧＡ１ｂのゲインはＧ１＝Ｃｓ１／Ｃｆ１である。単極単投スイッチＳＷ４３が短絡されることにより、第１サブサンプリング容量ＣＳ＿Ｒと第２サブサンプリング容量ＣＳ＿Ｓとに蓄積された電荷による信号の減算が行われる。つまり、第１可変ゲインアンプＰＧＡ１ｂは、第３期間ＰＥＲＩ３で第１信号レベルＶＲＳＴと第２信号レベルＶＳＩＧとの差分を出力する。このため、半導体装置ＡＰＴＳｂの最終的な出力信号は（７）式で与えられる。
ＶＯＵＴＰ−ＶＯＵＴＭ＝（Ｃｓ１／Ｃｆ１）×（ＶＲＳＴ−ＶＳＩＧ） ・・・（７）

（７）式において、ＶＲＳＴは第１信号レベルＶＲＳＴであり、ＶＳＩＧは第２信号レベルＶＳＩＧである。（７）式において、他の符号は、（５）式における各符号と同じである。

（７）式はゲインＧが１以下である場合に成立する。ゲインＧが１よりも大きい場合には、第１可変ゲインアンプＰＧＡ１ｂと第２可変ゲインアンプＰＧＡ２ａとによる増幅が行われる。このため、半導体装置ＡＰＴＳｂの最終的な出力信号は（８）式で与えられる。
ＶＯＵＴＰ−ＶＯＵＴＭ＝（Ｃｓ１／Ｃｆ１）×（Ｃｓ２／Ｃｆ２）×（ＶＲＳＴ−ＶＳＩＧ） ・・・（８）

（８）式において、各符号は、（５）式と（７）式とにおける各符号と同じである。

第３の実施形態において第２可変ゲインアンプＰＧＡ２ａに入力される信号は、第２の実施形態において第２可変ゲインアンプＰＧＡ２ａに入力される信号と同じである。第２可変ゲインアンプＰＧＡ２ａは、第１可変ゲインアンプＰＧＡ１ｂの動作の原理と同様の原理により動作する。このため、第２可変ゲインアンプＰＧＡ２ａの動作の詳細な説明を省略する。

（第６の効果）
半導体装置ＡＰＴＳｂでは、比較的簡単な構成で減算処理を行うことが可能である。例えば、第１信号レベルＶＲＳＴとして所定のオフセット電圧を出力し、第２信号レベルＶＳＩＧとして所定のオフセット電圧と所定の信号レベルとの和を出力するセンサの増幅回路として半導体装置ＡＰＴＳｂが使用される。この場合、オフセット電圧を除いた所定の信号レベルのみを増幅することが可能である。このため、ダイナミックレンジが拡大する効果が得られる。

（第４の実施形態）
本発明の第４の実施形態を説明する。

（構成）
第４の実施形態の半導体装置ＡＰＴＳｃの構成について、図１４から図１６を用いて説明する。図１４は、半導体装置ＡＰＴＳｃの構成を示している。図１４に示すように、半導体装置ＡＰＴＳｃは、ピクセルアレーＰＩＸと、第１可変ゲインアンプＰＧＡ１ｃと、第２可変ゲインアンプＰＧＡ２ｃと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣｃと、制御回路ＣＴＲＬｃとを有する。選択スイッチＳＥＬ１ａと選択スイッチＳＥＬ２ａとの構成は、第２の実施形態における構成と同じである。このため、選択スイッチＳＥＬ１ａと選択スイッチＳＥＬ２ａとの構成についての説明を省略する。

図１５と図１６とは、半導体装置ＡＰＴＳｃの詳細な構成を示している。図１５は、ピクセルアレーＰＩＸと、第１可変ゲインアンプＰＧＡ１ｃと、選択スイッチＳＥＬ１ａとの構成を示している。図１６は、第２可変ゲインアンプＰＧＡ２ｃと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣｃとの構成を示している。半導体装置ＡＰＴＳｃを構成する全てのブロックは同一の半導体基板に配置されている。

（ピクセルアレーＰＩＸ）
ピクセルアレーＰＩＸは、複数つまりｍ×ｎ個のピクセルＰ［ｋ，ｌ］を有する。ｍとｎとは２以上の自然数である。ｋは、１以上かつｍ以下の自然数である。ｌは、１以上かつｎ以下の自然数である。複数のピクセルＰ［ｋ，ｌ］は、行列状に配置されている。ｋは行番号であり、ｌは列番号である。図１５では、図示の都合のため、紙面における水平方向が列方向であり、垂直方向が行方向である。複数のピクセルＰ［ｋ、ｌ］は、図示しない制御信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞により制御される。複数のピクセルＰ［ｋ，ｌ］の各列に対応して複数つまりｎ個の垂直信号線ＬＩＮＥ＜１＞〜ＬＩＮＥ＜ｎ＞が配置されている。制御信号ＲＳＥＬ＜ｋ＞がＨレベルになった行のピクセルＰ［ｋ、ｌ］のみが複数の垂直信号線ＬＩＮＥ＜１＞〜ＬＩＮＥ＜ｎ＞の１つに接続される。光が複数のピクセルＰ［ｋ，ｌ］に入射されると、複数のピクセルＰ［ｋ，ｌ］は、入射された光に応じたアナログ信号Ｖ＿ＬＩＮＥ＜１＞〜Ｖ＿ＬＩＮＥ＜ｎ＞を複数の垂直信号線ＬＩＮＥ＜１＞〜ＬＩＮＥ＜ｎ＞に出力する。

（第１可変ゲインアンプＰＧＡ１ｃ）
第１可変ゲインアンプＰＧＡ１ｃは、列回路ＣＯＬｃと、単極単投スイッチＳＷ１０ａ〜ＳＷ１２ａと、単極単投スイッチＳＷ１０ａ’〜ＳＷ１２ａ’と、単極単投スイッチＳＷ１０ｂ〜ＳＷ１２ｂと、単極単投スイッチＳＷ１０ｂ’〜ＳＷ１２ｂ’と、単極単投スイッチＳＷ１３と、単極単投スイッチＳＷ１３’と、単極単投スイッチＳＷ１６ａと、単極単投スイッチＳＷ１６ａ’と、単極単投スイッチＳＷ１６ｂと、単極単投スイッチＳＷ１６ｂ’と、第１帰還容量Ｃｆ１ａと、第１帰還容量Ｃｆ１ａ’と、第１帰還容量Ｃｆ１ｂと、第１帰還容量Ｃｆ１ｂ’と、第１演算増幅器ＯＴＡ１とを有する。

列回路ＣＯＬｃは、複数つまりｎ個の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を有する。複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、複数のピクセルＰ［ｋ，ｌ］の各列に対応して配置されている。複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞の構成は、第３の実施形態における列回路ＣＯＬの構成と同じである。図１５では、図示の都合のため、複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞の構成は省略されている。

各列回路ＣＯＬ＜ｌ＞において、制御信号ＣＳＥＬ＜ｌ＞が単極単投スイッチＳＷ４２と単極単投スイッチＳＷ４２’とに入力される。また、各列回路ＣＯＬ＜ｌ＞において、制御信号ＣＢ＜ｌ＞が、単極単投スイッチＳＷ４３に入力される。したがって、列回路ＣＯＬ＜ｌ＞を列毎に独立して制御することが可能である。各列回路ＣＯＬ＜ｌ＞が有する各スイッチは、制御信号ＳＨ＿Ｒと、制御信号ＳＨ＿Ｓと、制御信号ＣＬＰ＿Ｒと、制御信号ＣＬＰ＿Ｓと、制御信号ＣＢ＜ｌ＞と、制御信号ＣＳＥＬ＜ｌ＞とにより制御される。各スイッチは、各スイッチに入力される制御信号がＨレベルである場合に短絡する。各スイッチは、各スイッチに入力される制御信号がＬレベルである場合に開放される。

第１帰還容量Ｃｆ１ａと第１帰還容量Ｃｆ１ａ’とは、第１端子と第２端子とを有する。第１帰還容量Ｃｆ１ａの第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。第１帰還容量Ｃｆ１ａ’の第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。第１帰還容量Ｃｆ１ａと第１帰還容量Ｃｆ１ａ’とは、可変容量である。

第１帰還容量Ｃｆ１ｂと第１帰還容量Ｃｆ１ｂ’とは、第１端子と第２端子とを有する。第１帰還容量Ｃｆ１ｂの第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。第１帰還容量Ｃｆ１ｂ’の第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。第１帰還容量Ｃｆ１ｂと第１帰還容量Ｃｆ１ｂ’とは、可変容量である。

単極単投スイッチＳＷ１０ａと単極単投スイッチＳＷ１１ａとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０ａの第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０ａの第２端子に入力される。単極単投スイッチＳＷ１１ａの第１端子は、第１帰還容量Ｃｆ１ａの第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１ａの第２端子に入力される。

単極単投スイッチＳＷ１０ａ’と単極単投スイッチＳＷ１１ａ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０ａ’の第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０ａ’の第２端子に入力される。単極単投スイッチＳＷ１１ａ’の第１端子は、第１帰還容量Ｃｆ１ａ’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１ａ’の第２端子に入力される。

単極単投スイッチＳＷ１０ｂと単極単投スイッチＳＷ１１ｂとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０ｂの第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０ｂの第２端子に入力される。単極単投スイッチＳＷ１１ｂの第１端子は、第１帰還容量Ｃｆ１ｂの第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１ｂの第２端子に入力される。

単極単投スイッチＳＷ１０ｂ’と単極単投スイッチＳＷ１１ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１０ｂ’の第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１０ｂ’の第２端子に入力される。単極単投スイッチＳＷ１１ｂ’の第１端子は、第１帰還容量Ｃｆ１ｂ’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ１１ｂ’の第２端子に入力される。

単極単投スイッチＳＷ１２ａと、単極単投スイッチＳＷ１２ｂと、単極単投スイッチＳＷ１３とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１２ａの第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。単極単投スイッチＳＷ１２ｂの第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２の第２端子に接続されている。単極単投スイッチＳＷ１３の第１端子は、単極単投スイッチＳＷ１２ａの第２端子と単極単投スイッチＳＷ１２ｂの第２端子とに接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１３の第２端子に入力される。

単極単投スイッチＳＷ１２ａ’と、単極単投スイッチＳＷ１２ｂ’と、単極単投スイッチＳＷ１３’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１２ａ’の第１端子は、偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。単極単投スイッチＳＷ１２ｂ’の第１端子は、奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・の単極単投スイッチＳＷ４２’の第２端子に接続されている。単極単投スイッチＳＷ１３’の第１端子は、単極単投スイッチＳＷ１２ａ’の第２端子と単極単投スイッチＳＷ１２ｂ’の第２端子とに接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ１３’の第２端子に入力される。

単極単投スイッチＳＷ１６ａと単極単投スイッチＳＷ１６ｂとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１６ａの第１端子は、第１帰還容量Ｃｆ１ａの第２端子に接続されている。単極単投スイッチＳＷ１６ｂの第１端子は、第１帰還容量Ｃｆ１ｂの第２端子に接続されている。

単極単投スイッチＳＷ１６ａ’と単極単投スイッチＳＷ１６ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ１６ａ’の第１端子は、第１帰還容量Ｃｆ１ａ’の第２端子に接続されている。単極単投スイッチＳＷ１６ｂ’の第１端子は、第１帰還容量Ｃｆ１ｂ’の第２端子に接続されている。

第１演算増幅器ＯＴＡ１は、第１正入力端子（第１入力端子）と、第１負入力端子（第１入力端子）と、第１正出力端子（第１出力端子）と、第１負出力端子（第１出力端子）とを有する。第１演算増幅器ＯＴＡ１の第１正入力端子は、非反転入力端子であり、第１演算増幅器ＯＴＡ１の第１負入力端子は、反転入力端子である。第１演算増幅器ＯＴＡ１の第１正入力端子は、単極単投スイッチＳＷ１２ａの第２端子と、単極単投スイッチＳＷ１２ｂの第２端子と、単極単投スイッチＳＷ１３の第１端子とに接続されている。第１演算増幅器ＯＴＡ１の第１負入力端子は、単極単投スイッチＳＷ１２ａ’の第２端子と、単極単投スイッチＳＷ１２ｂ’の第２端子と、単極単投スイッチＳＷ１３’の第１端子とに接続されている。第１演算増幅器ＯＴＡ１の第１正出力端子は、単極単投スイッチＳＷ１６ａ’の第２端子と単極単投スイッチＳＷ１６ｂ’の第２端子とに接続されている。第１演算増幅器ＯＴＡ１の第１負出力端子は、単極単投スイッチＳＷ１６ａの第２端子と単極単投スイッチＳＷ１６ｂの第２端子とに接続されている。第１演算増幅器ＯＴＡ１は、２つの電源端子を有し、電源電圧ＶＤＤと電源電圧ＶＳＳとが２つの電源端子に入力される。

偶数列の列回路ＣＯＬ＜２＞、ＣＯＬ＜４＞、・・・から出力された信号は、制御信号ＰＨＩ２がＨレベルのタイミングで増幅される。奇数列の列回路ＣＯＬ＜１＞、ＣＯＬ＜３＞、・・・から出力された信号は、制御信号ＰＨＩ１がＨレベルであるタイミングで増幅される。

第２の実施形態で説明した第１可変ゲインアンプＰＧＡ１ａにおいて、第１演算増幅器ＯＴＡ１は、図１０に示すＳＡＭＰ＆ＡＭＰＬ期間中、信号の増幅を行う。しかし、第２の実施形態で説明した第１可変ゲインアンプＰＧＡ１ａにおいて、第１演算増幅器ＯＴＡ１は、ＮＵＬＬ期間中、信号の増幅を行わない。

第４の実施形態の第１可変ゲインアンプＰＧＡ１ｃでは、１つの第１演算増幅器ＯＴＡ１に対して、重複する２つの受動素子群が設けられている。２つの受動素子群は、符号にａが含まれる構成要素（単極単投スイッチＳＷ１０а等）と、符号にｂが含まれる構成要素（単極単投スイッチＳＷ１０ｂ等）とである。２つの受動素子群は、互いに補完するタイミングで第１演算増幅器ＯＴＡ１に接続される。つまり、相補的なタイミングでＨレベルになる制御信号ＰＨＩ２と制御信号ＰＨＩ１とにより、２つの受動素子群のいずれか１つがＳＡＭＰ＆ＡＭＰＬ期間に動作するように第１可変ゲインアンプＰＧＡ１ｃが制御される（インターリーブ動作）。これによって、第１演算増幅器ＯＴＡ１の利用効率が上がるため、さらなる低消費電力動作が実現される。詳細な動作については、図１７を用いて後述する。

（第２可変ゲインアンプＰＧＡ２ｃ）
第２可変ゲインアンプＰＧＡ２ｃは、単極単投スイッチＳＷ２０ａ〜ＳＷ２２ａと、単極単投スイッチＳＷ２０ａ’〜ＳＷ２２ａ’と、単極単投スイッチＳＷ２０ｂ〜ＳＷ２２ｂと、単極単投スイッチＳＷ２０ｂ’〜ＳＷ２２ｂ’と、単極単投スイッチＳＷ２３と、単極単投スイッチＳＷ２３’と、単極単投スイッチＳＷ２４ａ〜ＳＷ２６ａと、単極単投スイッチＳＷ２４ａ’〜ＳＷ２６ａ’と、単極単投スイッチＳＷ２４ｂ〜ＳＷ２６ｂと、単極単投スイッチＳＷ２４ｂ’〜ＳＷ２６ｂ’と、第２サンプリング容量Ｃｓ２ａと、第２サンプリング容量Ｃｓ２ａ’と、第２サンプリング容量Ｃｓ２ｂと、第２サンプリング容量Ｃｓ２ｂ’と、第２帰還容量Ｃｆ２ａと、第２帰還容量Ｃｆ２ａ’と、第２帰還容量Ｃｆ２ｂと、第２帰還容量Ｃｆ２ｂ’と、第２演算増幅器ＯＴＡ２とを有する。

単極単投スイッチＳＷ２４ａと単極単投スイッチＳＷ２５ａとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２４ａの第１端子は、単極双投スイッチＳ１’の第２端子Ｔ２に接続されている。単極単投スイッチＳＷ２５ａの第１端子は、単極単投スイッチＳＷ２４ａの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２５ａの第２端子に入力される。

単極単投スイッチＳＷ２４ａ’と単極単投スイッチＳＷ２５ａ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２４ａ’の第１端子は、単極双投スイッチＳ１の第２端子Ｔ２に接続されている。単極単投スイッチＳＷ２５ａ’の第１端子は、単極単投スイッチＳＷ２４ａ’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２５ａ’の第２端子に入力される。

単極単投スイッチＳＷ２４ｂと単極単投スイッチＳＷ２５ｂとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２４ｂの第１端子は、単極双投スイッチＳ１’の第２端子Ｔ２に接続されている。単極単投スイッチＳＷ２５ｂの第１端子は、単極単投スイッチＳＷ２４ｂの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２５ｂの第２端子に入力される。

単極単投スイッチＳＷ２４ｂ’と単極単投スイッチＳＷ２５ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２４ｂ’の第１端子は、単極双投スイッチＳ１の第２端子Ｔ２に接続されている。単極単投スイッチＳＷ２５ｂ’の第１端子は、単極単投スイッチＳＷ２４ｂ’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２５ｂ’の第２端子に入力される。

第２サンプリング容量Ｃｓ２ａと第２サンプリング容量Ｃｓ２ａ’とは、第１端子と第２端子とを有する。第２サンプリング容量Ｃｓ２ａの第１端子は、単極単投スイッチＳＷ２４ａの第２端子に接続されている。第２サンプリング容量Ｃｓ２ａ’の第１端子は、単極単投スイッチＳＷ２４ａ’の第２端子に接続されている。第２サンプリング容量Ｃｓ２ａと第２サンプリング容量Ｃｓ２ａ’とは、可変容量である。

第２サンプリング容量Ｃｓ２ｂと第２サンプリング容量Ｃｓ２ｂ’とは、第１端子と第２端子とを有する。第２サンプリング容量Ｃｓ２ｂの第１端子は、単極単投スイッチＳＷ２４ｂの第２端子に接続されている。第２サンプリング容量Ｃｓ２ｂ’の第１端子は、単極単投スイッチＳＷ２４ｂ’の第２端子に接続されている。第２サンプリング容量Ｃｓ２ｂと第２サンプリング容量Ｃｓ２ｂ’とは、可変容量である。

第２帰還容量Ｃｆ２ａと第２帰還容量Ｃｆ２ａ’とは、第１端子と第２端子とを有する。第２帰還容量Ｃｆ２ａの第１端子は、第２サンプリング容量Ｃｓ２ａの第２端子に接続されている。第２帰還容量Ｃｆ２ａ’の第１端子は、第２サンプリング容量Ｃｓ２ａ’の第２端子に接続されている。第２帰還容量Ｃｆ２ａと第２帰還容量Ｃｆ２ａ’とは、可変容量である。

第２帰還容量Ｃｆ２ｂと第２帰還容量Ｃｆ２ｂ’とは、第１端子と第２端子とを有する。第２帰還容量Ｃｆ２ｂの第１端子は、第２サンプリング容量Ｃｓ２ｂの第２端子に接続されている。第２帰還容量Ｃｆ２ｂ’の第１端子は、第２サンプリング容量Ｃｓ２ｂ’の第２端子に接続されている。第２帰還容量Ｃｆ２ｂと第２帰還容量Ｃｆ２ｂ’とは、可変容量である。

単極単投スイッチＳＷ２０ａと単極単投スイッチＳＷ２１ａとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０ａの第１端子は、第２サンプリング容量Ｃｓ２ａの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０ａの第２端子に入力される。単極単投スイッチＳＷ２１ａの第１端子は、第２帰還容量Ｃｆ２ａの第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１ａの第２端子に入力される。

単極単投スイッチＳＷ２０ａ’と単極単投スイッチＳＷ２１ａ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０ａ’の第１端子は、第２サンプリング容量Ｃｓ２ａ’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０ａ’の第２端子に入力される。単極単投スイッチＳＷ２１ａ’の第１端子は、第２帰還容量Ｃｆ２ａ’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１ａ’の第２端子に入力される。

単極単投スイッチＳＷ２０ｂと単極単投スイッチＳＷ２１ｂとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０ｂの第１端子は、第２サンプリング容量Ｃｓ２ｂの第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０ｂの第２端子に入力される。単極単投スイッチＳＷ２１ｂの第１端子は、第２帰還容量Ｃｆ２ｂの第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１ｂの第２端子に入力される。

単極単投スイッチＳＷ２０ｂ’と単極単投スイッチＳＷ２１ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２０ｂ’の第１端子は、第２サンプリング容量Ｃｓ２ｂ’の第２端子に接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２０ｂ’の第２端子に入力される。単極単投スイッチＳＷ２１ｂ’の第１端子は、第２帰還容量Ｃｆ２ｂ’の第２端子に接続されている。第２同相電圧ＶＣＭ２が単極単投スイッチＳＷ２１ｂ’の第２端子に入力される。

単極単投スイッチＳＷ２２ａと、単極単投スイッチＳＷ２２ｂと、単極単投スイッチＳＷ２３とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２２ａの第１端子は、第２サンプリング容量Ｃｓ２ａの第２端子に接続されている。単極単投スイッチＳＷ２２ｂの第１端子は、第２サンプリング容量Ｃｓ２ｂの第２端子に接続されている。単極単投スイッチＳＷ２３の第１端子は、単極単投スイッチＳＷ２２ａの第２端子と単極単投スイッチＳＷ２２ｂの第２端子とに接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２３の第２端子に入力される。

単極単投スイッチＳＷ２２ａ’と、単極単投スイッチＳＷ２２ｂ’と、単極単投スイッチＳＷ２３’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２２ａ’の第１端子は、第２サンプリング容量Ｃｓ２ａ’の第２端子に接続されている。単極単投スイッチＳＷ２２ｂ’の第１端子は、第２サンプリング容量Ｃｓ２ｂ’の第２端子に接続されている。単極単投スイッチＳＷ２３’の第１端子は、単極単投スイッチＳＷ２２ａ’の第２端子と単極単投スイッチＳＷ２２ｂ’の第２端子とに接続されている。第１同相電圧ＶＣＭが単極単投スイッチＳＷ２３’の第２端子に入力される。

単極単投スイッチＳＷ２６ａと単極単投スイッチＳＷ２６ｂとは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２６ａの第１端子は、第２帰還容量Ｃｆ２ａの第２端子に接続されている。単極単投スイッチＳＷ２６ｂの第１端子は、第２帰還容量Ｃｆ２ｂの第２端子に接続されている。

単極単投スイッチＳＷ２６ａ’と単極単投スイッチＳＷ２６ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ２６ａ’の第１端子は、第２帰還容量Ｃｆ２ａ’の第２端子に接続されている。単極単投スイッチＳＷ２６ｂ’の第１端子は、第２帰還容量Ｃｆ２ｂ’の第２端子に接続されている。

第２演算増幅器ＯＴＡ２は、第２正入力端子（第２入力端子）と、第２負入力端子（第２入力端子）と、第２正出力端子（第２出力端子）と、第２負出力端子（第２出力端子）とを有する。第２演算増幅器ＯＴＡ２の第２正入力端子は、非反転入力端子であり、第２演算増幅器ＯＴＡ２の第２負入力端子は、反転入力端子である。第２演算増幅器ＯＴＡ２の第２正入力端子は、単極単投スイッチＳＷ２２ａの第２端子と、単極単投スイッチＳＷ２２ｂの第２端子と、単極単投スイッチＳＷ２３の第１端子とに接続されている。第２演算増幅器ＯＴＡ２の第２負入力端子は、単極単投スイッチＳＷ２２ａ’の第２端子と、単極単投スイッチＳＷ２２ｂ’の第２端子と、単極単投スイッチＳＷ２３’の第１端子とに接続されている。第２演算増幅器ＯＴＡ２の第２正出力端子は、単極単投スイッチＳＷ２６ａ’の第２端子と単極単投スイッチＳＷ２６ｂ’の第２端子とに接続されている。第２演算増幅器ＯＴＡ２の第２負出力端子は、単極単投スイッチＳＷ２６ａの第２端子と単極単投スイッチＳＷ２６ｂの第２端子とに接続されている。第２演算増幅器ＯＴＡ２は、２つの電源端子を有し、電源電圧ＶＤＤと電源電圧ＶＳＳとが２つの電源端子に入力される。

第４の実施形態の第２可変ゲインアンプＰＧＡ２ｃでは、１つの第２演算増幅器ＯＴＡ２に対して、重複する２つの受動素子群が設けられている。２つの受動素子群は、符号にａが含まれる構成要素（単極単投スイッチＳＷ２０а等）と、符号にｂが含まれる構成要素（単極単投スイッチＳＷ２０ｂ等）とである。第１可変ゲインアンプＰＧＡ１ｃと同様に、２つの受動素子群のインターリーブ動作が行われる。

（ＡＤ変換器ＡＤＣｃ）
ＡＤ変換器ＡＤＣｃは、単極単投スイッチＳＷ３０ａと、単極単投スイッチＳＷ３０ａ’と、単極単投スイッチＳＷ３０ｂと、単極単投スイッチＳＷ３０ｂ’と、負荷容量ＣＬａと、負荷容量ＣＬａ’と、負荷容量ＣＬｂと、負荷容量ＣＬｂ’とを有する。

単極単投スイッチＳＷ３０ａと単極単投スイッチＳＷ３０ａ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ３０ａの第１端子は、単極双投スイッチＳ２’の第３端子Ｄに接続されている。単極単投スイッチＳＷ３０ａ’の第１端子は、単極双投スイッチＳ２の第３端子Ｄに接続されている。

単極単投スイッチＳＷ３０ｂと単極単投スイッチＳＷ３０ｂ’とは、第１端子と第２端子とを有する。単極単投スイッチＳＷ３０ｂの第１端子は、単極双投スイッチＳ２’の第３端子Ｄに接続されている。単極単投スイッチＳＷ３０ｂ’の第１端子は、単極双投スイッチＳ２の第３端子Ｄに接続されている。

負荷容量ＣＬａと負荷容量ＣＬａ’とは、第１端子と第２端子とを有する。負荷容量ＣＬａの第１端子は、単極単投スイッチＳＷ３０ａの第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬａの第２端子に入力される。負荷容量ＣＬａ’の第１端子は、単極単投スイッチＳＷ３０ａ’の第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬａ’の第２端子に入力される。負荷容量ＣＬａと負荷容量ＣＬａ’とは、信号をサンプリングするためのサンプリング容量である。

負荷容量ＣＬｂと負荷容量ＣＬｂ’とは、第１端子と第２端子とを有する。負荷容量ＣＬｂの第１端子は、単極単投スイッチＳＷ３０ｂの第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬｂの第２端子に入力される。負荷容量ＣＬｂ’の第１端子は、単極単投スイッチＳＷ３０ｂ’の第２端子に接続されている。基準電圧ＶＲＥＦが負荷容量ＣＬｂ’の第２端子に入力される。負荷容量ＣＬｂと負荷容量ＣＬｂ’とは、信号をサンプリングするためのサンプリング容量である。

ＡＤ変換器ＡＤＣｃにおいて、図示されている構成以外の構成は、図１６では省略されている。ＡＤ変換器ＡＤＣｃは、容量性の負荷（負荷容量ＣＬａ、負荷容量ＣＬａ’、負荷容量ＣＬｂ、および負荷容量ＣＬｂ’）を有する負荷回路である。ＡＤ変換器ＡＤＣｃは、正出力信号ＶＯＵＴＰと負出力信号ＶＯＵＴＭとをデジタル信号に変換する。ＡＤ変換器ＡＤＣｃは、デジタル信号をＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴとして出力する。

ＡＤ変換器ＡＤＣｃが有する各スイッチは、制御信号ＰＨＩ１と制御信号ＰＨＩ２とにより制御される。各スイッチは、各スイッチに入力される制御信号がＨレベルである場合に短絡される。各スイッチは、各スイッチに入力される制御信号がＬレベルである場合に開放される。負荷容量ＣＬｂと負荷容量ＣＬｂ’とは、制御信号ＰＨＩ１がＨレベルである期間、サンプリングモードである。このとき、負荷容量ＣＬｂと負荷容量ＣＬｂ’とは、第１可変ゲインアンプＰＧＡ１ｃまたは第２可変ゲインアンプＰＧＡ２ｃから出力される信号の電圧に追従する。制御信号ＰＨＩ１がＬレベルに遷移したタイミングにおける電圧が負荷容量ＣＬｂと負荷容量ＣＬｂ’とに保持される。このとき、ＡＤ変換器ＡＤＣｃはＡＤ変換を開始する。所定の時間ｔｄが経過した後、ＡＤ変換器ＡＤＣｃはＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを出力（更新）する。

同様に、負荷容量ＣＬａと負荷容量ＣＬａ’とは、制御信号ＰＨＩ２がＨレベルである期間、サンプリングモードである。このとき、負荷容量ＣＬａと負荷容量ＣＬａ’とは、第１可変ゲインアンプＰＧＡ１ｃまたは第２可変ゲインアンプＰＧＡ２ｃから出力される信号の電圧に追従する。制御信号ＰＨＩ２がＬレベルに遷移したタイミングにおける電圧が負荷容量ＣＬａと負荷容量ＣＬａ’とに保持される。このとき、ＡＤ変換器ＡＤＣｃはＡＤ変換を開始する。所定の時間ｔｄが経過した後、ＡＤ変換器ＡＤＣｃはＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを出力（更新）する。

（制御回路ＣＴＲＬｃ）
制御回路ＣＴＲＬｃは、ピクセルアレーＰＩＸと、第１可変ゲインアンプＰＧＡ１ｃと、第２可変ゲインアンプＰＧＡ２ｃと、選択スイッチＳＥＬ１ａと、選択スイッチＳＥＬ２ａと、ＡＤ変換器ＡＤＣｃとを制御する。

制御回路ＣＴＲＬｃは、制御信号ＰＨＩ１，ＰＨＩ２，ＰＨＩＲ，ＣＬＰ＿Ｒ，ＳＨ＿Ｒ，ＣＬＰ＿Ｓ，ＳＨ＿Ｓ，ＣＳＥＬ＜ｌ＞，ＣＢ＜ｌ＞，ＲＳＥＬ＜ｋ＞を上記の各ブロックに出力する。制御回路ＣＴＲＬｃは、図示しない制御信号によって、第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値を、第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１に逆比例するように制御する。この制御の詳細については後述する。

上記のように、半導体装置ＡＰＴＳｃは、入射された光に応じて第１電圧信号を生成する複数のピクセルＰ［ｋ，ｌ］が行列状に配置されたピクセルアレーＰＩＸを有する。ピクセルアレーＰＩＸの複数列に対応する複数の第１サンプリング容量Ｃｓ１が配置されている。複数の第１サブサンプリング容量ＣＳ＿Ｒは、第１期間で複数列の第１信号レベルを同時に保持する。複数の第２サブサンプリング容量ＣＳ＿Ｓは、第２期間で複数列の第２信号レベルを同時に保持する。第１可変ゲインアンプＰＧＡ１ｃは、第３期間で複数列の第１信号レベルと第２信号レベルとの差分を順次出力する。

第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値は、第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１に逆比例するように設定される。つまり、第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値と第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１との積が一定であるように容量値が設定される。

半導体装置ＡＰＴＳｃの負荷回路は、サンプリング容量（負荷容量ＣＬａ，ＣＬａ’，ＣＬｂ，ＣＬｂ’）を有するＡＤ変換器ＡＤＣｃである。第１可変ゲインアンプＰＧＡ１ｃと、第２可変ゲインアンプＰＧＡ２ｃと、選択スイッチＳＥＬ１ａ，ＳＥＬ２ａと、負荷回路とは、同一の半導体基板に配置されている。

（動作）
図１５から図１７を参照し、半導体装置ＡＰＴＳｃの動作について説明する。図１７は、半導体装置ＡＰＴＳｃの動作を示している。図１７では、制御信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞の波形と、アナログ信号Ｖ＿ＬＩＮＥ＜１＞の波形と、正出力信号ＶＯＵＴＰの波形と、負出力信号ＶＯＵＴＭの波形と、制御信号ＣＬＰ＿Ｒ，ＳＨ＿Ｒ，ＣＬＰ＿Ｓ，ＳＨ＿Ｓ，ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞，ＰＨＩ１，ＰＨＩ２，ＰＨＩＲの波形と、ＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴの状態とが示されている。図１７における横方向は時間を示している。図１７における縦方向は電圧を示している。制御信号ＣＢの波形は、制御信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞の波形と同じである。図１７では、制御信号ＣＢの波形は省略されている。

図１７に示す読み出しが行われる前に、ピクセルＰ［ｋ、ｌ］はリセットされる。また、ピクセルＰ［ｋ、ｌ］がリセットされた後、ピクセルＰ［ｋ、ｌ］は所定の時間、露光される。

以下では、１行目のｎ列のピクセルＰ［１，１］〜Ｐ［１，ｎ］の読み出しを中心に説明する。時刻ｔ＝ｔ０において制御信号ＰＨＩＲがＨレベルになることにより、第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとにおいて電荷がリセットされる。

ピクセルＰ［１，１］は、時刻ｔ＝ｔ１に第１信号レベルＶＲＳＴ＜１＞の出力を開始する。このタイミングで、制御信号ＣＬＰ＿Ｒと制御信号ＳＨ＿ＲとがＨレベルになる。これによって、第１可変ゲインアンプＰＧＡ１ｃは、第１サブサンプリング容量ＣＳ＿Ｒによる第１信号レベルＶＲＳＴ＜１＞のサンプリングを開始する。所定の時間が経過し、第１信号レベルＶＲＳＴ＜１＞が安定した後の時刻ｔ＝ｔ２に制御信号ＣＬＰ＿ＲはＬレベルになる。このタイミングで、第１サブサンプリング容量ＣＳ＿Ｒに保持される電荷量（リセットレベル電荷）が決定される。

時刻ｔ＝ｔ２以降の時刻ｔ＝ｔ３に制御信号ＳＨ＿ＲはＬレベルになる。これによって、単極単投スイッチＳＷ４０は開放される。時刻ｔ＝ｔ３から、ピクセルＰ［１，１］は第２信号レベルＶＳＩＧ＜１＞の出力を開始する。制御信号ＣＬＰ＿Ｓと制御信号ＳＨ＿Ｓとは、リセットレベル電荷がサンプリングされる動作と同じ動作が行われるように制御される。これによって、第１可変ゲインアンプＰＧＡ１ｃは、第２サブサンプリング容量ＣＳ＿Ｓによる第２信号レベルＶＳＩＧ＜１＞のサンプリング動作を行う。時刻ｔ＝ｔ６に第２信号レベルＶＳＩＧ＜１＞のサンプリング動作が終了する。具体的には、第１信号レベルＶＲＳＴ＜１＞は、ピクセルのリセット出力である。具体的には、第２信号レベルＶＳＩＧ＜２＞は、ピクセルの露光量に比例した信号成分である。列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞も、上記の時刻ｔ１〜ｔ５に同期して、１行目のピクセルＰ［１，２］〜Ｐ［１，ｎ］の出力信号に応じたサンプリングを行う。

制御信号ＳＨ＿Ｒは、複数のピクセルＰ［ｋ，ｌ］の各列に対応する複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞で共通である。このため、複数の第１サブサンプリング容量ＣＳ＿Ｒは、制御信号ＳＨ＿ＲがＨレベルである期間で複数列の第１信号レベルＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞を同時に保持する。

制御信号ＳＨ＿Ｓは、複数のピクセルＰ［ｋ，ｌ］の各列に対応する複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞で共通である。このため、複数の第２サブサンプリング容量ＣＳ＿Ｓは、制御信号ＳＨ＿ＳがＨレベルである期間で複数列の第２信号レベルＶＳＩＧ＜１＞〜ＶＳＩＧ＜ｎ＞を同時に保持する。

時間ｔ＝ｔ６から時刻ｔ＝ｔ７において、制御信号ＣＳＥＬ＜１＞と制御信号ＣＢとは、制御信号ＰＨＩ１に同期してＨレベルになる。この時間中、第１サブサンプリング容量ＣＳ＿Ｒと、第２サブサンプリング容量ＣＳ＿Ｓと、第１帰還容量Ｃｆ１ｂと、第１帰還容量Ｃｆ１ｂ’と、第１演算増幅器ＯＴＡ１とは、スイッチトキャパシタ積分器を構成する。第１可変ゲインアンプＰＧＡ１ｃは、第１信号レベルＶＲＳＴ＜１＞と第２信号レベルＶＳＩＧ＜１＞との差である電圧をＧ１＝Ｃｓ１／Ｃｆ１倍する。第１可変ゲインアンプＰＧＡ１ｃは、第２同相電圧ＶＣＭ２を同相レベルとする差動信号を出力する。第１の実施形態と同様に、半導体装置ＡＰＴＳｃのゲインＧが１以下である場合、この差動信号はＡＤ変換器ＡＤＣｃに出力される。半導体装置ＡＰＴＳｃのゲインＧが１よりも大きい場合、この差動信号は、第２可変ゲインアンプＰＧＡ２ｃを経由して、ＡＤ変換器ＡＤＣｃに出力される。

ＡＤ変換器ＡＤＣｃは、制御信号ＰＨＩ１がＨレベルである期間、第１可変ゲインアンプＰＧＡ１ｃまたは第２可変ゲインアンプＰＧＡ２ｃからの差動信号を負荷容量ＣＬｂと負荷容量ＣＬｂ’とにサンプリングし続ける。ＡＤ変換器ＡＤＣｃは、制御信号ＰＨＩ１がＬレベルに切り替わる瞬間の電圧を最終的にホールドする。ＡＤ変換器ＡＤＣｃは、時刻ｔ＝ｔ７に制御信号ＰＨＩ１がＬレベルに遷移することにより、列回路ＣＯＬ＜１＞からのアナログ信号に対応した差動信号のＡＤ変換を開始する。差動信号のレベルは、Ｇ１・Ｇ２（ＶＲＳＴ＜１＞Ｖ−ＳＩＧ＜１＞）である。所定の時間ｔｄが経過した後の時刻ｔ＝ｔ８に、ＡＤ変換器ＡＤＣｃは、変換結果ＡＤ＿ＲＥＳＵＬＴを更新し、かつ、変換結果ＡＤ＿ＲＥＳＵＬＴ（Ｄ＜１＞）を出力する。

以降、同様に、制御信号ＣＳＥＬ＜２＞〜ＣＳＥＬ＜ｎ＞が順次選択されることにより、２列目からｎ列目の各ピクセルからアナログ信号が読み出される。読み出されたアナログ信号は、列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞を介して第１可変ゲインアンプＰＧＡ１ｃに入力される。アナログ信号は、第１可変ゲインアンプＰＧＡ１ｃのみ、または第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとによって増幅される。第１可変ゲインアンプＰＧＡ１ｃは、制御信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞が順次Ｈレベルになる期間で複数列の第１信号レベルＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞と第２信号レベルＶＳＩＧ＜１＞〜ＶＳＩＧ＜ｎ＞との差分を順次出力する。

第１可変ゲインアンプＰＧＡ１ｃのみ、または第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとによって増幅された信号は、ＡＤ変換器ＡＤＣｃに順次入力される。ＡＤ変換器ＡＤＣｃは、制御信号ＰＨＩ１がＬレベルになるタイミングで、奇数列のピクセルからのアナログ信号に対応する信号をＡＤ変換する。ＡＤ変換器ＡＤＣｃは、制御信号ＰＨＩ２がＬレベルになるタイミングで、偶数列のピクセルからのアナログ信号に対応する信号をＡＤ変換する。ＡＤ変換器ＡＤＣｃは、変換結果ＡＤ＿ＲＥＳＵＬＴを順次更新し、かつ、変換結果ＡＤ＿ＲＥＳＵＬＴ（Ｄ＜２＞〜Ｄ＜ｎ＞）を順次出力する。

１行ｎ列目のピクセルＰ［１，ｎ］における読み出しが終了した後の時刻ｔ１０１に、制御信号ＲＳＥＬ＜１＞はＨレベルからＬレベルに遷移する。同時に制御信号ＲＳＥＬ＜２＞がＬレベルからＨレベルに遷移する。このタイミング以降２行１列目のピクセルＰ［２，１］から２行ｎ列目のピクセルＰ［２，ｎ］までのアナログ信号が、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を介して読み出される。以降、同様にして３行目からｍ行目の各ピクセルからの信号が読み出される。時刻ｔ＝ｔ２００に読み出しは完了する。この読み出しが終了し、かつ、各ピクセルの露光が終了した後、再び、時刻ｔ＝ｔ３００に制御信号ＲＳＥＬ＜１＞がＬレベルからＨレベルに遷移する。これによって、１行目のピクセルＰ［１，１］〜Ｐ［１，ｎ］における読み出しが開始される。

図１８と図２１とを用いて半導体装置ＡＰＴＳｃの動作をより詳細に説明する。第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１と第２可変ゲインアンプＰＧＡ２ｃのゲインＧ２とは、制御回路ＣＴＲＬｃによりＧ１＝Ｃｓ１／Ｃｆ１かつＧ２＝Ｃｓ２／Ｃｆ２となるように制御される。この点は第１から第３の実施形態と同じである。第４の実施形態では、さらに、容量値Ｃｓ２が第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１＝Ｃｓ１／Ｃｆ１に逆比例するという条件がある。例えば、Ｃｆ１＝Ｃｓ２＝Ｃｆ２が成り立つ。この点が第１から第３の実施形態と異なる。以下では、この点を中心に説明する。Ｃｆ１は、第１帰還容量Ｃｆ１ａ，Ｃｆ１ｂ，Ｃｆ１ａ’，Ｃｆ１ｂ’の容量値である。Ｃｓ２は、第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ａ’，Ｃｓ２ｂ，Ｃｓ２ｂ’の容量値である。Ｃｆ２は、第２帰還容量Ｃｆ２ａ，Ｃｆ２ｂ，Ｃｆ２ａ’，Ｃｆ２ｂ’の容量値である。以下では、Ｃｆ１＝Ｃｓ２＝Ｃｆ２の場合について説明する。

図１８は、半導体装置ＡＰＴＳｃに搭載された可変ゲインアンプが駆動すべき実効負荷容量Ｃ_Ｌｅｆｆと、従来技術の可変ゲインアンプが駆動すべき実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}とを示している。図１８において、Ｃ_{Ｌｅｆｆ１}は、第１可変ゲインアンプＰＧＡ１ｃの実効負荷容量を示している。Ｃ_{Ｌｅｆｆ２}は、第２可変ゲインアンプＰＧＡ２ｃの実効負荷容量を示している。Ｃ_Ｌｅｆｆは、第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとの実効負荷容量の和を示している。Ｃ_{Ｌｅｆｆ＿ＰＡ}は、従来技術の可変ゲインアンプの実効負荷容量を示している。

従来技術の可変ゲインアンプは、図２１に示すスイッチトキャパシタ型の積分アンプである。図２１は、従来技術の可変ゲインアンプの負荷容量モデルを示している。図２１に示すモデルは、サンプリング容量Ｃｓと、帰還容量Ｃｆと、可変ゲインアンプＡＭＰとを有する。

従来技術の可変ゲインアンプＡＭＰの実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}について、図２１を用いて説明する。従来技術の可変ゲインアンプＡＭＰの実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}は（９）式で与えられる。

（９）式において、Ｇ_ＰＡ＝Ｃ_ｓ／Ｃ_ｆは、スイッチトキャパシタ型積分器のゲインである。（９）式において、２つのイコールに挟まれた部分の第３項目において、負荷容量Ｃ_Ｌが可変ゲインアンプＡＭＰのゲイン倍（Ｇ_ＰＡ倍）される。つまり、可変ゲインアンプＡＭＰのゲインが高い場合に実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}が非常に大きくなる。

一方、第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとは、制御回路ＣＴＲＬｃの働きにより、Ｃｆ１＝Ｃｓ２＝Ｃｆ２の条件が満たされるように制御される。したがって、第１可変ゲインアンプＰＧＡ１ｃの実効負荷容量Ｃ_{Ｌｅｆｆ１}は、（１０）式で与えられる。（１０）式に示すように、第１可変ゲインアンプＰＧＡ１ｃの実効負荷容量Ｃ_{Ｌｅｆｆ１}の値は、第１可変ゲインアンプＰＧＡ１ｃのゲインが高い場合であっても一定である。

第４の実施形態の効果をより具体的に検証する。このため、図１８を用いて、容量値Ｃｓ＝２７５ｆＦの条件で、第４の実施形態の可変ゲインアンプと、従来技術の可変ゲインアンプＡＭＰとの実効負荷容量が比較される。

図１８に示すように、ゲインＧが２以下である場合、実効負荷容量Ｃ_Ｌｅｆｆと実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}とは、ほぼ同じである。ゲインＧが４以上である場合、第４の実施形態の可変ゲインアンプの実効負荷容量Ｃ_Ｌｅｆｆは、従来技術の可変ゲインアンプＡＭＰの実効負荷容量Ｃ_{Ｌｅｆｆ＿ＰＡ}よりも非常に小さい。

一般的な可変ゲインアンプのセトリング時定数τは、τ＝ｇｍ／（２πＣ）で与えられる。ｇｍは、可変ゲインアンプのトランスコンダクタンスである。Ｃは、一般的な可変ゲインアンプの実効負荷容量である。第４の実施形態の可変ゲインアンプの時定数（τ１＋τ２）と従来技術の可変ゲインアンプのセトリング時定数τ_ＣＯＮＶとが同じになる条件は、（１１）式で与えられる。
ｇ_ｍ１／（２πＣ_ｅｆｆ１）＋ｇ_ｍ２／（２πＣ_ｅｆｆ２）＝ｇ_ｍ＿ＰＡ／（２πＣ_{ｅｆｆ＿ＰＡ}） ・・・（１１）

（１１）式において、τ１は、第１可変ゲインアンプＰＧＡ１ｃの時定数である。τ２は、第２可変ゲインアンプＰＧＡ２ｃの時定数である。τ_ＣＯＮＶは、従来技術の可変ゲインアンプＡＭＰの時定数である。ｇ_ｍ１は、第１可変ゲインアンプＰＧＡ１ｃのトランスコンダクタンスである。ｇ_ｍ１は、第２可変ゲインアンプＰＧＡ２ｃのトランスコンダクタンスである。ｇ_ｍ＿ＰＡは、従来技術の可変ゲインアンプＡＭＰのトランスコンダクタンスである。

図１８に記載された、ゲインＧが８である場合の実効負荷容量を（１１）式に代入すると、（１２）式が成り立つ。
ｇ_ｍ１／０．５８４＋ｇ_ｍ２／１．０３４＝ｇ_ｍ＿ＰＡ／４．７７５ ・・・（１２）

例えば、ｇ_ｍ１＝０．５８４［Ｓ］、ｇ_ｍ２＝１．０３４［Ｓ］、ｇ_ｍ＿ＰＡ＝４．７７５×２＝９．５５［Ｓ］である場合、比較対象である２つの可変ゲインアンプのセトリング時定数が等しい。すなわち、第４の実施形態の可変ゲインアンプは、より小さなトランスコンダクタンスで、従来技術の可変ゲインアンプＡＭＰと同等のセトリング特性を実現することができる。トランスコンダクタンスアンプのトランスコンダクタンスは、消費電流の１乗から０．５乗に比例することが一般に知られている。第４の実施形態の可変ゲインアンプは、従来技術に比べて小さなトランスコンダクタンスで所定のセトリング特性を実現することができる。このため、第４の実施形態の可変ゲインアンプは、従来技術の可変ゲインアンプＡＭＰに比べて消費電流を低減することができる。

（第７の効果）
半導体装置ＡＰＴＳｃでは、第２可変ゲインアンプＰＧＡ２ｃの第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値Ｃｓ２が、第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１に逆比例するように制御される。このため、第１可変ゲインアンプＰＧＡ１ｃの実効負荷容量は、半導体装置ＡＰＴＳｃのゲインＧが高い場合であってもほぼ一定である。可変ゲインアンプの消費電流は負荷容量に比例するため、第４の実施形態の可変ゲインアンプは、回路の消費電流を増大させることなく、高ゲインで増幅を行うことができる。

（第８の効果）
半導体装置ＡＰＴＳｃでは、第１可変ゲインアンプＰＧＡ１ｃと、第２可変ゲインアンプＰＧＡ２ｃと、選択スイッチＳＥＬ１ａ，ＳＥＬ２ａと、ＡＤ変換器ＡＤＣｃのサンプリング容量とが同一基板上に配置されている。このため、信号配線またはボンディングワイヤ等により生じる寄生容量を最小にすることができる。この結果、第１可変ゲインアンプＰＧＡ１ｃと第２可変ゲインアンプＰＧＡ２ｃとの負荷容量を軽減することができる。したがって、さらなる低消費電力化を実現することができる。

（変形例）
半導体装置ＡＰＴＳａ，ＡＰＴＳｂ，ＡＰＴＳｃに搭載された第１可変ゲインアンプＰＧＡ１ａ，ＰＧＡ１ｂ，ＰＧＡ１ｃおよび第２可変ゲインアンプＰＧＡ２ａ，ＰＧＡ２ｃの同相入力電圧（ＶＣＭ）が同相出力電圧（ＶＣＭ２）より大きくてもよい。この場合、ＡＤ変換器ＡＤＣ，ＡＤＣｃにおいて消費電力が低減されないが、ＡＤ変換器ＡＤＣ，ＡＤＣｃの入力範囲が拡大する。したがって、振幅が大きい信号を扱う必要がある半導体装置ＡＰＴＳａ，ＡＰＴＳｂ，ＡＰＴＳｃの全体では、消費電力を低減できる可能性がある。

説明を容易にするため、第４の実施形態のみ、制御回路ＣＴＲＬｃにより第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値Ｃｓ２が、第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１に逆比例するように設定されるという動作条件で説明を行った。この動作条件は、第１から第３の実施形態においても適用可能であり、同様の効果が得られる。

第４の実施形態において、第２可変ゲインアンプＰＧＡ２ｃのゲインＧ２は１に固定されている。第２サンプリング容量Ｃｓ２ａ，Ｃｓ２ｂ，Ｃｓ２ａ’，Ｃｓ２ｂ’の容量値Ｃｓ２が第１可変ゲインアンプＰＧＡ１ｃのゲインＧ１に逆比例する範囲内で、設計条件によって、第２可変ゲインアンプＰＧＡ２ｃのゲインＧ２は１よりも大きくてもよい。第４の実施形態で説明したサンプリング容量に近い条件では、第２可変ゲインアンプＰＧＡ２ｃのゲインＧ２の値が１．２〜２程度となる条件において、消費電流が最小である。

第４の実施形態のみ、半導体装置ＡＰＴＳｃを構成する全てのブロックが同一の半導体基板上に形成されている例を説明した。これは、第１から第３の実施形態においても可能であり、同様の効果が得られる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の各実施形態によれば、従属接続された２つのアンプを有する半導体装置が低ゲインで動作するときの入力換算雑音の増加を低減することができる。

ＡＰＴＳ，ＡＰＴＳａ，ＡＰＴＳｂ，ＡＰＴＳｃ 半導体装置
ＰＧＡ１，ＰＧＡ１ａ，ＰＧＡ１ｂ，ＰＧＡ１ｃ 第１可変ゲインアンプ
ＰＧＡ２，ＰＧＡ２ａ，ＰＧＡ２ｃ 第２可変ゲインアンプ
ＳＥＬ１，ＳＥＬ１ａ，ＳＥＬ２，ＳＥＬ２ａ 選択スイッチ
ＬＣＩＲ 負荷回路
ＡＤＣ，ＡＤＣｃ ＡＤ変換器
ＣＴＲＬ，ＣＴＲＬａ，ＣＴＲＬｂ，ＣＴＲＬｃ 制御回路

Claims (9)

1. 第１可変ゲインアンプと、第２可変ゲインアンプと、容量性の負荷を有する負荷回路と、選択スイッチと、を有し、
   前記第１可変ゲインアンプは、入力される第１電圧信号を保持する第１サンプリング容量と、第１帰還容量と、第１演算増幅器とを有し、前記第１演算増幅器は、第１入力端子と第１出力端子とを有し、前記第１入力端子が前記第１サンプリング容量に接続され、前記第１入力端子と前記第１出力端子との間に前記第１帰還容量が接続され、
   前記第１可変ゲインアンプの増幅率は、前記第１サンプリング容量の容量値と前記第１帰還容量の容量値との比によって決定され、
   前記第２可変ゲインアンプは、前記第１可変ゲインアンプから出力された第２電圧信号をサンプリングする第２サンプリング容量と、第２帰還容量と、第２演算増幅器とを有し、前記第２演算増幅器は、第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第２サンプリング容量に接続され、前記第２入力端子と前記第２出力端子との間に前記第２帰還容量が接続され、
   前記第２可変ゲインアンプの増幅率は、前記第２サンプリング容量の容量値と前記第２帰還容量の容量値との比によって決定され、
   前記第１可変ゲインアンプと前記第２可変ゲインアンプとは、スイッチトキャパシタ型の可変ゲインアンプを構成し、
   前記選択スイッチは、前記第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第１可変ゲインアンプと前記負荷回路とが接続され、前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第２可変ゲインアンプが前記第１可変ゲインアンプと前記負荷回路との間に接続されるように、前記第１可変ゲインアンプと前記第２可変ゲインアンプと前記負荷回路との接続を切り替える
   半導体装置。
2. 前記第１可変ゲインアンプの増幅率が前記所定のゲイン以下である場合、前記第２可変ゲインアンプを休止させる制御回路をさらに有する
   請求項１に記載の半導体装置。
3. 第２可変ゲインアンプは、前記第２電圧信号のサンプリングと増幅とが同時に行われるように制御される
   請求項１に記載の半導体装置。
4. 前記第１可変ゲインアンプと前記第２可変ゲインアンプとは全差動型アンプであり、
   前記第１出力端子は、第１正出力端子と第１負出力端子とを有し、
   前記第２入力端子は、第２正入力端子と第２負入力端子とを有し、
   前記第２出力端子は、第２正出力端子と第２負出力端子とを有し、
   前記第１可変ゲインアンプの増幅率が所定のゲイン以下である場合、前記第１正出力端子から出力された信号が正出力信号として出力され、かつ前記第１負出力端子から出力された信号が負出力信号として出力され、
   前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第１正出力端子と前記第２正入力端子とが電気的に接続され、かつ前記第１負出力端子と前記第２負入力端子とが電気的に接続され、
   前記第１可変ゲインアンプの増幅率が所定のゲインよりも大きい場合、前記第２正出力端子から出力された信号が前記正出力信号として出力され、かつ前記第２負出力端子から出力された信号が前記負出力信号として出力される
   請求項３に記載の半導体装置。
5. 前記第１可変ゲインアンプと前記第２可変ゲインアンプとは全差動型アンプであり、
   前記第１演算増幅器の同相出力電圧は、前記第１演算増幅器の同相入力電圧よりも小さく、
   前記第２演算増幅器の同相出力電圧は、前記第２演算増幅器の同相入力電圧よりも小さい
   請求項１に記載の半導体装置。
6. 前記第１サンプリング容量は、第１サブサンプリング容量と第２サブサンプリング容量とを有し、
   前記第１サブサンプリング容量は、第１期間で前記第１電圧信号の第１信号レベルを保持し、
   前記第２サブサンプリング容量は、前記第１期間と異なる第２期間で前記第１電圧信号の第２信号レベルを保持し、前記第２信号レベルは、前記第１信号レベルと異なり、
   前記第１可変ゲインアンプは、前記第１期間および前記第２期間と異なる第３期間で前記第１信号レベルと前記第２信号レベルとの差分を出力する
   請求項１に記載の半導体装置。
7. 入射された光に応じて前記第１電圧信号を生成する複数のピクセルが行列状に配置されたピクセルアレーをさらに有し、
   前記ピクセルアレーの複数列に対応する複数の前記第１サンプリング容量が配置され、
   複数の前記第１サブサンプリング容量は、前記第１期間で前記複数列の前記第１信号レベルを同時に保持し、
   複数の前記第２サブサンプリング容量は、前記第２期間で前記複数列の前記第２信号レベルを同時に保持し、
   前記第１可変ゲインアンプは、前記第３期間で前記複数列の前記第１信号レベルと前記第２信号レベルとの差分を順次出力する
   請求項６に記載の半導体装置。
8. 前記第２サンプリング容量の容量値は、前記第１可変ゲインアンプのゲインに逆比例するように設定される請求項１に記載の半導体装置。
9. 前記負荷回路は、サンプリング容量を有するＡＤ変換器であり、
   前記第１可変ゲインアンプと、前記第２可変ゲインアンプと、前記選択スイッチと、前記負荷回路とは、同一の基板に配置されている
   請求項１に記載の半導体装置。

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