JP6325314B2 - アナログデジタル変換器、診断用プローブおよび医療診断システム - Google Patents

アナログデジタル変換器、診断用プローブおよび医療診断システム Download PDF

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Description

本発明は、アナログデジタル変換器に関し、特に診断用プローブおよび診断用プローブを具備する医療診断システムに用いて有用なサイクリック型アナログデジタル変換器に関する。
医療診断システムを構成する診断装置としては、例えば超音波診断装置、Ｘ線ＣＴスキャナ装置等がある。これらの診断装置の多くは、人体に当接される診断用プローブ（Ｘ線ＣＴスキャナなどの場合の可動型検出部を含む）とともに用いられ、医療診断システムを構成する。診断をより正確に行うことが可能となるように、医療診断システムでは、人体の体内画像の高解像度化が要求されている。診断用プローブで測定した信号はアナログ信号であり、診断装置内では、デジタル信号で処理が行われる。そのため、医療診断システムには、アナログデジタル変換器が設けられている。
体内画像の高解像度化の要求にともない、医療診断システムに、より高性能で、より多くの数のアナログデジタル変換器を設けることが要求されている。例えば、数１０Ｍｓｐｓ以上の高速な変換レートで、１０数ビット以上の高い分解能を備えるような高性能アナログデジタル変換器を多数個、医療診断システムに設けることが要求される。また、このような高性能アナログデジタル変換器を、診断用プローブ内に設ける場合、診断用プローブの小型化等の観点から、高性能アナログデジタル変換器には、その占有面積と消費電力を、従来に比べて桁違いに小さくすることが要求される。すなわち、診断用プローブに搭載するアナログデジタル変換器としては、占有面積と消費電力が小さく、数１０Ｍｓｐｓ以上の高速な変換レートで、１０数ビット以上の高い分解能を備えた高性能アナログデジタル変換器が要求されることになる。
占有面積の小さな、言い換えると小面積実装に適したアナログデジタル変換器として、サイクリック型アナログデジタル変換器が知られている。サイクリック型アナログデジタル変換器は、例えば非特許文献１に開示されている。
Ｍ．Ｋｉｍ．Ｐ．Ｈａｎｕｍｏｌｕ ａｎｄ Ｕ．Ｍｏｏｎ，"Ａ１０ ＭＳ／ｓ １１−ｂｉｔ ０．１９ｍｍ２ ａｌｇｏｒｉｔｈｍｉｃ ＡＤＣ ｗｉｔｈ ｉｍｐｒｏｖｅｄ ｃｌｏｃｋｉｎｇ ｓｃｈｅｍｅ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．４４，ｐｐ．２３４８−２３５５，Ｓｅｐ．２００９． Ｉｍｒａｎ Ａｈｍｅｄ， Ｊａｎ Ｍｕｌｄｅｒ， Ｄａｖｉｄ Ａ， Ｊｏｈｎｓ，"Ａ ５０ＭＳ／ｓ ９．９ｍＷ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ Ｗｉｔｈ ５８ｄＢ ＳＮＤＲ ｉｎ ０．１８ｕｍ ＣＭＯＳ Ｕｓｉｎｇ Ｃａｐａｃｉｔｉｖｅ Ｃｈａｒｇｅ−Ｐｕｍｐｓ"，２００９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ．１６４−１６５，Ｆｅｂ．２００９．
ここで、サイクリック型アナログデジタル変換器について、その構成と動作を説明しておく。図９（ａ）から（ｄ）および図１０は、本願発明者が、本願発明に先立って、サイクリック型アナログデジタル変換器９００を検討するために作成した図である。
図９（ａ）は、１段の乗算型デジタルアナログ変換回路（Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ：以下、ＭＤＡＣとも称する）９０１を用いて構成したサイクリック型アナログデジタル変換器９００の構成を示すブロック図である。図９（ｂ）は、図９（ａ）に示したＭＤＡＣ９０１による変換動作を示すタイミング図である。また、図９（ｃ）は、２個のＭＤＡＣ９０１ａ、９０１ｂを直列に接続し、２段のＭＤＡＣにより構成したサイクリック型アナログデジタル変換器９００の構成を示す図である。図９（ｄ）は、図９（ｃ）に示した２段のＭＤＡＣ９０１ａ、９０１ｂによる変換動作を示すタイミング図である。特に制限されないが、ＭＤＡＣ９０１、９０１ａおよび９０１ｂは、互いに同じ構成にされており、その構成例が、図１０に示されている。
図９（ａ）において、サイクリック型アナログデジタル変換器９００は、ＭＤＡＣ９０１とスイッチ９０４とを具備している。先ず、スイッチ９０４を下側にして、スイッチ９０４のノード９０４ａとノード９０４ｃとの間が導通状態にされる。これにより、アナログ信号である入力信号９０２がＭＤＡＣ９０１に供給される。スイッチ９０４が下側にされたときに、供給された入力信号が、この例では４ビットのデジタル信号Ｄ１からＤ４へ変換される。この４ビットのデジタル変換において、ＭＤＡＣ９０１は、入力信号を、デジタル信号の上位ビット側（例えば、Ｄ１）から下位ビット側（例えば、Ｄ４）に向けて１ビットずつ時系列的に変換を行う。
すなわち、ＭＤＡＣ９０１は、供給された入力信号をサンプリングし、サンプリングした電圧値に対応する１ビット（例えば、Ｄ１）のデジタル値を求め、出力する。次に、求めた１ビット（例えば、Ｄ１）のデジタル値に対応する電圧とサンプリングにより得た入力電圧との間の残差（差分）を求め、それを増幅し、増幅により得た残差電圧を経路９０３を介してスイッチ９０４のノード９０４ｂへ供給する。スイッチ９０４は、アナログデジタル変換動作を行っている期間は、ノード９０４ｂとノード９０４ｃとの間が導通するように、上側にされている。これにより、増幅された残差電圧は、再びＭＤＡＣ９０１に入力され、サンプリングと増幅動作が行われる。このサンプリングの際に、次のビット（例えば、Ｄ２）が求められ、出力される。このようにして、アナログ信号が４ビットのデジタル信号へ変換される。ここで、各Ｄ１〜Ｄ４は、例えば±１の２値や、±１、０の３値をとる。
図９（ｂ）において、１Ｓ、２Ｓ、３Ｓ、４Ｓのそれぞれは、ＭＤＡＣ９０１によって、サンプリングをしている期間（サンプリング期間）を示しており、１Ａ、２Ａ、３Ａ、４Ａのそれぞれは、残差を増幅している期間（残差増幅期間）を示している。特に制限されないが、サンプリング期間と残差増幅期間はほぼ同じ時間となっている。この例では、アナログ信号を４ビットのデジタル信号へ変換するため、１回の変換周期は、図９（ｂ）に示すように、サンプリング期間１Ｓから残差増幅期間４Ａまでとなる。時系列的にアナログ信号をデジタル信号へ変換するときには、変換周期が繰り返されることになる。
図９（ｃ）には、別のサイクリック型アナログデジタル変換器９００の構成が示されている。同図において、９０１ａおよび９０１ｂのそれぞれは、図９（ａ）に示したＭＤＡＣ９０１と同様な構成を有するＭＤＡＣである。ただし、ＭＤＡＣ９０１ａ（９０１ｂ）は、ＭＤＡＣ９０１と異なり、入力信号を２ビットのデジタル信号Ｄ１、Ｄ３（Ｄ２、Ｄ４）に変換する。また、ＭＤＡＣ９０１ａの出力は、経路９０６を介してＭＤＡＣ９０１ｂの入力に接続され、ＭＤＡＣ９０１ｂの出力は、経路９０５を介してスイッチ９０４のノード９０４ｂに接続されている。すなわち、ＭＤＡＣ９０１ａと９０１ｂは、直列に接続され、２段の構成にされている。
ＭＤＡＣ９０１ａとＭＤＡＣ９０１ｂは、互いにオーバーラップするように動作する。すなわち、図９（ｄ）に示すように、ＭＤＡＣ９０１ａのサンプリング期間（１Ｓ、３Ｓ）とＭＤＡＣ９０１ｂの残差増幅期間（４Ａ、２Ａ）とがオーバーラップし、ＭＤＡＣ９０１ａの残差増幅期間（１Ａ、３Ａ）とＭＤＡＣ９０１ｂのサンプリング期間（２Ｓ、４Ｓ）とがオーバーラップする。これにより、それぞれのＭＤＡＣ９０１ａ、９０１ｂでの変換周期を、図９（ｂ）に示した変換周期の半分にすることが可能である。また、この場合、ＭＤＡＣ９０１ａから２ビットのデジタル信号（Ｄ１、Ｄ３）が、サンプリング期間１Ｓ、３Ｓにおいて出力され、ＭＤＡＣ９０１ｂからは２ビットのデジタル信号（Ｄ２、Ｄ４）が、サンプリング期間２Ｓ、４Ｓにおいて出力される。その結果、変換ビット数は図９（ａ）に示したサイクリック型アナログデジタル変換器と同様でありながら、変換周期の短縮化を図ることが可能である。すなわち、変換レートを２倍にすることが可能となる。しかしながら、２段のＭＤＡＣを用いるため、実装面積（占有面積）が増加することが考えられる。
図９（ａ）および図９（ｃ）に示したサイクリック型アナログデジタル変換器において、さらに高速な変換レートを実現するためには、ＭＤＡＣ９０１，９０１ａ、９０１ｂにおいて行う各ビットの変換処理時間の短縮化が必要とされる。
次に、本願発明者が検討した乗算型デジタルアナログ変換回路（ＭＤＡＣ）９０１について、図１０を基に説明をする。
ＭＤＡＣ９０１は、基本的にはアナログ回路により構成されており、入力信号Ｖｉｎを粗く量子化する粗量子化器１０００、デジタルアナログ変換部（ＤＡＣ）１００１、差分器１００２および増幅部１００３を有している。ここで、入力信号Ｖｉｎは、図９（ａ）あるいは図９（ｃ）においてスイッチ９０４を介してＭＤＡＣ９０１に供給された信号である。また、増幅部１００３の出力Ｖｏｕｔは、図９（ａ）あるいは図９（ｃ）において、経路９０３、９０５あるいは９０６に供給される信号である。
入力電圧Ｖｉｎは、粗量子化器１０００により粗く量子化され、その結果がＭＤＡＣ９００の出力であるデジタル信号Ｄｉ（ｉ番目のビット）となる。また、このデジタル信号Ｄｉは、デジタルアナログ変換部１００１によって、デジタル信号Ｄｉに対応したアナログ電圧に、再度変換される。変換されたアナログ電圧は、差分器１００２によって、入力電圧Ｖｉｎとの間の差分が求められる。この差分は、入力電圧Ｖｉｎから、デジタル信号Ｄｉに対応する電圧を差し引いた電圧であるため、残差電圧となる。この残差電圧は、利得Ｇを有する増幅部１００３で増幅され、ＭＤＡＣの出力Ｖｏｕｔとなる。この出力Ｖｏｕｔが、ＭＤＡＣ９０１の次回の入力電圧Ｖｉｎとなり、次のビットを求める変換処理が行われる。このような動作（ＭＤＡＣ動作）を、Ｎ回繰り返すことで最終的にＮビットのデジタル信号Ｄ１〜ＤＮを得る。なお、図９（ａ）に示した例では、ＭＤＡＣ動作（変換処理）が４回実行されている。
このとき、入力信号であるアナログ電圧Ｖｉｎとデジタル信号Ｄ１〜ＤＮとの関係は、式（１）で表される。ここで、Ｑは、粗量子化器１０００で生じる量子化誤差であり、Ｇｉは、ｉ段目（ｉ＝１〜Ｎ−１）のＭＤＡＣにおける増幅部１００３の利得であり、Ｖｒｅｆは、基準電圧である。なお、図９（ｃ）に示したように、複数のＭＤＡＣ９０１ａ、９０１ｂを直列に接続した場合、それぞれのＭＤＡＣにおける増幅部１００３の利得Ｇが、ＭＤＡＣ間でばらつくことが想定されるため、式（１）では、各ＭＤＡＣにおける利得を別々に表している。勿論、図９（ａ）のように、１段のＭＤＡＣ９０１でサイクリック型アナログデジタル変換器９００を構成する場合には、式（１）における利得Ｇ１〜ＧＮ−１のそれぞれは、ＭＤＡＣ９０１における増幅部１００３の利得Ｇとして良い。
Figure 0006325314
ここで、式（１）の最終項（Ｑ／Ｇ１・Ｇ２・・・ＧＮ−２・ＧＮ−１）を除いた項が、アナログデジタル変換結果に相当する。すなわち、最終項を除いた項部分が、入力電圧Ｖｉｎとデジタル信号Ｄ１〜ＤＮとの関係を表している。この場合、最終項は変換誤差に相当する。したがって、サイクリック型アナログデジタル変換器においては、ＭＤＡＣに設けられている増幅部１００３の利得Ｇ（言い換えるならば、残差増幅率）を１より大きくし、変換回数Ｎを増やすことにより、変換誤差を低減することが可能となる。
非特許文献１は、ＭＤＡＣを用いたサイクリック型アナログデジタル変換器を開示している。非特許文献１に記載されているＭＤＡＣにおいては、残差の増幅を、オペアンプの帰還動作により実現している。サイクリック型アナログデジタル変換器の変換レートを高速化するためには、上記したように、各ビットの変換処理時間を短縮する必要がある。非特許文献１において、変換処理時間を短縮するためには、オペアンプとして広帯域のオペアンプを用いることが要求され、オペアンプの消費電力が増大することが考えられる。すなわち、変換レートを高速化する場合、サイクリック型アナログデジタル変換器の消費電力が増大することが考えられる。
非特許文献２には、パイプライン型アナログデジタル変換器が開示されている。この非特許文献２では、オペアンプを用いずに残差増幅を実現する技術が開示されている。この非特許文献２に示されている技術を検討するために、非特許文献２の開示内容を基にして、本願発明者は検討回路の図を作成した。図１１は、本願発明者により作成された検討回路の構成を示す説明図である。次に、この検討回路について説明する。
図１１に示した検討回路は、容量素子Ｃ１１、Ｃ１２、スイッチ１１０１および粗量子化器１１００を具備している。検討回路の動作は、図９（ａ）および図９（ｂ）に示したＭＤＡＣ９０１と同様に、サンプリング期間（図１１において矢印の左側）と残差増幅期間（図１１において矢印の右側）とに分かれている。すなわち、サンプリング期間で動作し、次に残差増幅期間で動作する。また、入力信号Ｖｉｎとしては、該入力信号に対応する正相入力信号＋Ｖｉｎと、正相入力信号Ｖｉｎに対して逆（反転）位相を有する逆相入力信号―Ｖｉｎとが供給される。
サンプリング期間において、容量素子Ｃ１１の一方の電極には、正相入力信号＋Ｖｉｎが供給され、容量素子Ｃ１２の一方の電極には、逆相入力信号―Ｖｉｎが供給される。同図では、正相入力信号＋Ｖｉｎと逆相入力信号―Ｖｉｎとが、反転位相であることを明示するために、正相入力信号＋Ｖｉｎと逆相入力信号―Ｖｉｎとをそれぞれ正弦波と反転した正弦波で描いているが、サンプリング期間において容量素子Ｃ１１およびＣ１２のそれぞれの一方の電極に供給される入力信号は、例えば図１１において、時刻ｔ１における信号（電圧）である。この時刻ｔ１において、容量素子Ｃ１１およびＣ１２のそれぞれの他方の電極は、交流グランド（接地電圧Ｖｓ）に接続されている。すなわち、サンプリング期間においては、所謂疑似差動が構成されている。これにより、サンプリング期間において、容量素子Ｃ１１の一対の電極間には、交流グランド（Ｖｓ）に対して正相入力信号＋Ｖｉｎが印加され、電荷の充電が行われる。同様に、容量素子Ｃ１２の一対の電極間には、交流グランド（Ｖｓ）に対して逆相入力信号―Ｖｉｎが印加され、電荷の充電が行われる。
また、サンプリング期間において、粗量子化器１１００は、入力信号Ｖｉｎを量子化する。図１１では、入力信号の電圧範囲を３段階にわけ、入力信号の電圧がどの範囲に存在しているかを、粗量子器１１００によって判定することにより、量子化が行われる。ここでは、入力信号の電圧値によって、０、＋１、−１のいずれかを表すデジタル信号Ｄｉが、粗量子化器１１００から出力される。
次に、残差増幅期間において、容量素子Ｃ１１の他方の電極に、容量素子Ｃ１２の一方の電極が接続され、容量素子Ｃ１２の他方の電極はスイッチ１１０１に接続される。また、容量素子Ｃ１１の一方の電極から出力信号Ｖｏｕｔが取り出される。スイッチ１１０１は、３個のスイッチ１１０２〜１１０４を含んでおり、デジタル信号Ｄｉの値に従って３個のスイッチ１１０２〜１１０４のいずれかがオン状態となる。これにより、デジタル信号Ｄｉの値に従って容量素子Ｃ１２の他方の電極に、基準電圧Ｖｒｅｆ、０Ｖおよび−Ｖｒｅｆのいずれかが印加される。
残差増幅期間においては、サンプリング期間において電荷充電された容量素子Ｃ１１とＣ１２とが直列接続されることになる。そのため、電荷保存則に従って、容量素子Ｃ１２の他方の電極に対して出力信号Ｖｏｕｔの電圧値は、入力信号Ｖｉｎの例えば２倍となる。また、容量素子Ｃ１２の他方の電極には、デジタル信号Ｄｉの値に従った電圧（＋Ｖｒｅｆ、０Ｖ、−Ｖｒｅｆ）が印加されるため、出力信号Ｖｏｕｔは、変換したデジタル信号Ｄｉの値を反映した値（残差）となる。このような一連の動作（サンプリング期間の動作および残差増幅期間の動作）を行うことによって、ＭＤＡＣにおける残差増幅と同様の機能を提供することが可能となる。なお、容量素子Ｃ１１とＣ１２の容量値を同じ容量値Ｃとした場合、残差増幅率Ｇは、ほぼ２倍となる。
この検討回路によれば、オペアンプを用いずに、ＭＤＡＣを構成することが可能となる。しかしながら、合計２Ｃの容量値の容量素子が必要であり、占有面積が増加することが考えられる。また、＋Ｖｒｅｆ、０Ｖ、−Ｖｒｅｆと言う３種類の基準電圧を生成する必要があるため、これらの基準電圧を生成する基準電圧発生回路で消費電力が増加し、全体の消費電力が増加することが考えられる。
本発明の目的は、占有面積の増加を抑制することが可能なアナログデジタル変換器を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、アナログデジタル変換器は、１以上の乗算型デジタルアナログ変換回路を具備し、乗算型デジタルアナログ変換回路は、入力信号をサンプリングし、増幅する容量回路と、入力信号を量子化する量子化器と、量子化器の出力に従って容量回路に供給される電圧を定める制御回路とを有する。ここで、容量回路は、入力信号をサンプリングするとき、入力信号に対応する正相信号が供給される第１電極と、正相信号に対して逆位相の逆相信号が供給される第２電極とを有する第１容量素子と、正相信号が供給される第１電極と、逆相信号が供給される第２電極とを有する第２容量素子とを含んでいる。入力信号を増幅するとき、第１容量素子および第２容量素子のそれぞれの第２電極に、制御回路から量子化器の出力に従った電圧が供給され、第１容量素子および第２容量素子の第１電極における信号が、増幅された増幅信号とされる。
入力信号をサンプリングするとき、第１容量素子および第２容量素子のそれぞれの第１電極と第２電極との間には、正相信号と逆相信号との間の電圧差が印加されるため、同一容量値に対して、第１容量素子および第２容量素子のそれぞれに蓄積される電荷量を多くすることが可能となる。これにより、容量回路に含まれる第１容量素子および第２容量素子の容量値を低減できるため、これらの容量素子の小型化が可能となり、アナログデジタル変換器の占有面積が増加するのを抑制することが可能となる。
また、容量回路に含まれる容量素子の容量比によって、基準電圧が等価的に設定され、入力信号を増幅するとき、基準電圧に基づいた量子化により得られた量子化器の出力に従って、第１容量素子および第２容量素子の第２電極に供給される電圧が定められる。これにより、制御回路は、量子化器の出力に従って、例えば電源電圧あるいは接地電圧を第１容量素子および第２容量素子の第２電極に供給することにより、基準電圧に基づいた量子化器の出力を、増幅信号に反映することが可能となる。その結果として、第１容量素子および第２容量素子のそれぞれの第２の電極に供給される電圧を形成する回路で消費電力が増加するのを抑制することが可能となり、アナログデジタル変換器の消費電力が増加するのを抑制することが可能となる。
また、一実施の形態においては、乗算型デジタルアナログ変換回路に含まれている容量回路は、それぞれ第１電極と第２電極とを有する第１および第２容量素子を含む第１容量バンクと、それぞれ第１電極と第２電極とを有する第３および第４容量素子を含む第２容量バンクとを具備する。ここで、入力信号をサンプリングするとき、第１、第２、第３および第４容量素子のそれぞれの第１電極には、正相信号が供給され、第１、第２、第３および第４容量素子のそれぞれの第２電極には、逆相信号が供給される。また、入力信号を増幅するときには、第１および第２容量素子のそれぞれの第１電極は、乗算型デジタルアナログ変換回路の出力ノードとされ、第３および第４容量素子のそれぞれの第１電極は、第１および第２容量素子のそれぞれの第２電極に結合され、第３および第４容量素子のそれぞれの第２電極には、制御回路からの電圧が供給される。
この一実施の形態によれば、第１容量バンク内の第１容量素子および第２容量素子と、第２容量バンク内の第３容量素子および第４容量素子とが、入力信号を増幅するとき、直列に接続される。これにより、乗算型デジタルアナログ変換回路の増幅利得を４倍程度にすることが可能となる。
さらに、一実施の形態においては、診断用プローブが開示されている。診断用プローブは、それぞれ被測定信号を入力信号として受ける複数のアナログデジタル変換器を具備している。また、複数のアナログデジタル変換器のそれぞれは、乗算型デジタルアナログ変換回路を有している。ここで、乗算型デジタルアナログ変換回路のそれぞれは、基準電圧に基づいて入力信号を量子化する量子化器と、入力信号をサンプリングし、増幅するパッシブ回路と、パッシブ回路の出力を受けるバッファ回路と、量子化器の出力に従って、パッシブ回路に供給する電圧を形成する制御回路とを具備している。パッシブ回路は、先に述べた第１容量素子および第２容量素子を含んでおり、受動素子により構成されている。これにより、パッシブ回路で消費電力が増加するのを抑制することが可能である。
さらに、診断用プローブに関する形態においては、複数のアナログデジタル変換器が、１個の半導体集積回路装置内に形成され、複数のアナログデジタル変換器のそれぞれにおける制御回路には、共通の電圧が供給される。制御回路に供給されている電圧は、パッシブ回路で入力信号を増幅するとき、第１容量素子および第２容量素子のそれぞれの第２電極に供給されるものであり、基準の電圧となるものである。この一実施の形態のように、制御回路に供給される電圧を、複数のアナログデジタル変換器間で、共通にすることにより、複数のアナログデジタル変換器間で、基準となる電圧がばらつくことを抑制することが可能となり、被測定信号間での測定バラツキの低減を図ることが可能となり、精度の良い診断用プローブを提供することが可能となる。
さらに、一実施の形態においては、上記した診断用プローブと診断装置とを具備する診断システムが開示されている。診断用プローブにおいて、被測定信号はデジタル信号へ変換され、無線信号として診断装置へ供給される。そのため、取り扱いが容易な診断システムを提供することが可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、占有面積の増加を抑制することが可能なアナログデジタル変換器を提供することができる。
実施の形態１に係わる乗算型デジタルアナログ変換回路の構成を示す回路図である。 実施の形態２に係わる乗算型デジタルアナログ変換回路の構成を示す回路図である。 （ａ）および（ｂ）は、実施の形態１に係わるサイクリック型アナログデジタル変換器の構成を示すブロック図およびタイミング図である。 （ａ）および（ｂ）は、実施の形態３に係わるサイクリック型アナログデジタル変換器の構成を示すブロック図およびタイミング図である。 実施の形態４に係わる乗算型デジタルアナログ変換回路の構成を示す回路図である。 （ａ）および（ｂ）は、実施の形態５に係わるサイクリック型アナログデジタル変換器の構成を示すブロック図およびタイミング図である。 実施の形態８に係わる超音波診断システムの構成を示すブロック図である。 基本的概念を説明するための説明図である。 （ａ）〜（ｄ）は、本願発明者が検討したサイクリック型アナログデジタル変換器の構成を示すブロック図およびタイミング図である。 乗算型デジタルアナログ変換回路の構成を示すブロック図である。 本願発明者による検討を説明するための説明図である。 乗算型デジタルアナログ変換回路の動作を説明するための波形図である。 実施の形態６に係わる乗算型デジタルアナログ変換回路の構成を示す回路図である。 実施の形態７に係わる乗算型デジタルアナログ変換回路の構成を示す回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（基本的概念）
複数の実施の形態について、以下に説明するが、先ず、基本的な概念について、図８を用いて説明する。ここでは、乗算型デジタルアナログ変換回路について説明する。ここで説明する乗算型デジタルアナログ変換回路（ＭＤＡＣ）は、例えば図９において説明したように用いることにより、サイクリック型アナログデジタル変換器を構成する。
後で、実施の形態１において説明するが、ＭＤＡＣは、入力信号Ｖｉｎを粗く量子化する粗量子化器１１４と、制御部１１５を含む制御回路と、複数の容量素子を含む容量回路とを具備している。基本的概念を説明するために、これらの要素のうち、粗量子化器１１４と容量回路のみが図８に示されている。なお、容量回路は、それぞれ受動素子である複数の容量素子によって構成されるため、受動回路あるいはパッシブ回路と見なすことができる。そのため、本願明細書においては、容量回路をパッシブ回路と称することがある。
図８は、基本的概念を説明するための説明図であり、同図には、ＭＤＡＣが、入力信号をサンプリングするサンプリング期間における動作と、サンプリングした入力信号を増幅する残差増幅期間における動作とが模式的に示されている。サンプリング期間は、図８において、矢印の左側に示されており、残差増幅期間は、同図において矢印の右側に示されている。
サンプリング期間において、入力信号Ｖｉｎは、粗量子化器１１４により、粗く量子化される。すなわち、粗量子化器１１４は、基準電圧＋Ｖｒｅｆおよび−Ｖｒｅｆを受け、基準電圧＋Ｖｒｅｆ、―Ｖｒｅｆを用いて、３個の電圧範囲を設定する。３個の電圧範囲として、例えば、（ａ）基準電圧＋Ｖｒｅｆの１／４よりも大きい電圧範囲と、（ｂ）基準電圧＋Ｖｒｅｆの１／４と基準電圧―Ｖｒｅｆの１／４との間の電圧範囲と、（ｃ）基準電圧―Ｖｆｒｅの１／４よりも小さい電圧範囲とを設定する。粗量子化器１１４は、入力信号Ｖｉｎの電圧値が、これらの電圧範囲（ａ）〜（ｃ）のいずれに存在するかによって、量子化を行い、デジタル信号Ｄｉとして出力する。ここでは、説明を容易にするために、デジタル信号Ｄｉは、入力信号Ｖｉｎの電圧値が、上記した電圧範囲（ａ）〜（ｃ）のいずれに存在しているかに従って、“１”、“０”、“−１”となるものとする。
容量回路は、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂを具備している。サンプリング期間においては、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂは、互いに並列に接続される。すなわち、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂのそれぞれの第１電極Ｐ１が、互いに接続され、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂのそれぞれの第２電極Ｐ２が、互いに接続される。また、サンプリング期間においては、入力信号Ｖｉｎに対応する正相入力信号＋Ｖｉｎが、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂのそれぞれの第１電極Ｐ１に供給され、正相入力信号＋Ｖｉｎに対して逆位相の逆相入力信号―Ｖｉｎが、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂのそれぞれの第２電極Ｐ２に供給される。同図では、図１１と同様に、正相入力信号＋Ｖｉｎと逆相入力信号―Ｖｉｎとが、互いに反転していることを明示するために、それぞれの正弦波の波形が描かれている。しかしながら、サンプリング期間において、各容量素子の第１電極Ｐ１および第２電極Ｐ２に供給される正相入力信号＋Ｖｉｎおよび逆相入力信号―Ｖｉｎは、例えば時刻ｔ１における値である。
すなわち、サンプリング期間においては、各容量素子の両端の電極Ｐ１、Ｐ２に、それぞれ入力差動信号の正相入力信号電圧および逆相入力信号電圧を接続した状態で、サンプリングを行う。言い換えるならば、図１１に示したように、容量素子の一方の電極に正相あるいは逆相の入力信号を供給し、他方の電極に擬似的な交流グランドを供給するようにして構成した擬似的な差動サンプリング（疑似差動サンプリング）ではなく、容量素子の両方の電極Ｐ１、Ｐ２に正相信号と逆相信号を供給するようにした完全な差動サンプリング（完全差動サンプリング）である。これにより、サンプリング期間において、図１１に示した検討回路における容量素子Ｃ１１、Ｃ１２に充電できる電荷量と、図８に示した容量回路に充電できる電荷量とを同量にする場合、容量回路内の容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂの合計容量値は、図１１に示した容量素子（容量素子Ｃ１１と容量素子Ｃ１２とが同じ容量値Ｃの場合）の容量値Ｃの１／２で済む。また、サンプリング用のスイッチの抵抗で生じる差動熱雑音電圧（ｋＢＴ／Ｃ雑音）も、図８と図１１とで論理的に同量となる。
すなわち、疑似差動サンプリングではなく完全差動サンプリングを行うことによって、サンプリングを行うのに要する容量素子の総容量を、検討回路（図１１）に比べて１／４に低減しても、信号対雑音比を検討回路と同程度に維持することが可能となる。これにより、容量回路によって占有される面積が増加するのを抑制することが可能となる。さらに、容量回路は、複数の容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂによって構成しているため、各容量素子を、占有面積が小さくなるように配置することも可能である。
上記したように、サンプリング期間において、入力信号Ｖｉｎは、粗量子化器１１４によって、３値（１、０、−１）に量子化されている。残差増幅期間（図８の右側）においては、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂのそれぞれの第１電極Ｐ１は、互いに接続され、この共通接続ノードがＭＤＡＣの出力ノードＮｏｕｔに該当し、出力ノードＮｏｕｔから出力信号Ｖｏｕｔが取り出される。残差増幅期間においては、容量素子Ｃ１の第２電極Ｐ２は、電源電圧Ｖｄｄに接続され、容量素子Ｃ２の第２電極Ｐ２は、接地電圧（グランド）Ｖｓに接続される。一方、容量素子Ｃ３ａおよびＣ３ｂのそれぞれの第２電極Ｐ２に供給される電圧は、粗量子化器１１４の出力であるデジタル信号Ｄｉの値に従って変わる。すなわち、デジタル信号Ｄｉの値に従って、容量素子Ｃ３ａおよびＣ３ｂのそれぞれの第２電極Ｐ２は、電源電圧Ｖｄｄあるいは接地電圧Ｖｓに接続される。図８においては、デジタル信号Ｄｉの値が、“１”の場合が、状態（ａ）、デジタル信号Ｄｉの値が、“０”の場合が、状態（ｂ）、デジタル信号Ｄｉの値が、“―１”の場合が、状態（ｃ）として示されている。
典型的には、例えば、容量素子Ｃ３ａと容量素子Ｃ３ｂは、互いに同じ容量値を有しており、図８に示した状態（ａ）〜（ｃ）より理解されるように、残差増幅期間において、デジタル信号Ｄｉの値が“―１”（状態（ｃ））ならば、２つの容量素子Ｃ３ａ、Ｃ３ｂのそれぞれの第２電極Ｐ２は、ともに電源電圧Ｖｄｄに接続され、デジタル信号Ｄｉの値が“１”（状態（ａ））ならば、２つの容量素子Ｃ３ａ、Ｃ３ｂのそれぞれの第２電極Ｐ２は、ともに接地電圧Ｖｓに接続される。また、デジタル信号Ｄｉの値が“０”（状態（ｂ））ならば、２つの容量素子Ｃ３ａ、Ｃ３ｂの内の一方である容量素子Ｃ３ａの第２電極Ｐ２が電源電圧Ｖｄｄに接続され、もう一つの容量素子Ｃ３ｂの第２電極Ｐ２が接地電圧Ｖｓに接続される。なお、図８において、●印は、サンプリング期間と残差増幅期間において、同じ場所を示している。
ここで、ＭＤＡＣの出力信号Ｖｏｕｔと入力信号Ｖｉｎとの関係は、式（２）に従う。式（２）において、Ｃ１、Ｃ２は、容量素子Ｃ１、Ｃ２のそれぞれの容量値であり、Ｃ３は、容量素子Ｃ３ａ（あるいはＣ３ｂ）の容量値であり、Ｖｒｅｆは、基準電圧Ｖｒｅｆである。ここで、基準電圧Ｖｒｅｆは、式（３）により表される。式（３）においても、Ｃ１，Ｃ２およびＣ３は、式（２）と同様である。ただし、これらの式の導出では、実際の回路は後の各実施例で見られるように、図８の構成を２つ相補的に動作させる差動回路で実現していることを用いている。
サイクリック型アナログデジタル変換器においては、先に図９において述べたように、ＭＤＡＣの出力信号Ｖｏｕｔが、次のサンプリング期間において、ＭＤＡＣの入力信号Ｖｉｎとなる。すなわち、所定回数、ＭＤＡＣの出力信号が、ＭＤＡＣの入力信号として帰還され、アナログ信号である入力信号Ｖｉｎがデジタル信号Ｄｉ（複数ビット）へ変換される。
Figure 0006325314
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式（３）から理解されるように、基準電圧Ｖｒｅｆは、容量回路に含まれる容量素子の容量値の比（容量比）で等価的に定めることができる。図８に示した容量回路では、容量回路に容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂが含まれており、容量素子Ｃ３ａと容量素子Ｃ３ｂは同じ容量値Ｃ３を有している。そのため、基準電圧Ｖｒｅｆは、これらの容量素子の容量比（式（３））によって、等価的に定められる。また、式（２）から理解されるように、残差増幅期間において、ＭＤＡＣの出力電圧Ｖｏｕｔは、粗量子化器１１４によって求められたデジタル値Ｄｉと基準電圧Ｖｒｅｆとの積を、入力電圧Ｖｉｎから減算することにより求められる。この実施の形態においては、残差増幅期間において、粗量子化器１１４の出力に従って容量素子Ｃ３ａ、Ｃ３ｂの接続が変えられる。これにより、粗量子化器１１４の出力と基準電圧Ｖｒｅｆとが、増幅信号（増幅電圧）に反映される。
ここでの基準電圧Ｖｒｅｆは、数式（式（３））に表れる基準電圧であり、等価的な基準電圧である。この等価的な基準電圧の電圧値に対応する基準電圧＋Ｖｒｅｆおよび―Ｖｒｅｆのそれぞれが、粗量子化器１１４において、正相入力信号＋Ｖｉｎおよび逆相入力信号―Ｖｉｎを量子化する際に用いられる。粗量子化器１１４において用いられる基準電圧＋Ｖｒｅｆおよび―Ｖｒｅｆは、この等価的な基準電圧Ｖｒｅｆに対応した電圧値ではあるが、その発生回路の構成は制限されない。この発生回路で発生される基準電圧の精度は、それが粗量子化に用いるものであるため、特に高精度であることは要求されない。そのため、例えば、電源電圧Ｖｄｄと接地電圧Ｖｓとの間の電圧差を抵抗分圧あるいは容量分圧によって、等価的な基準電圧Ｖｒｅｆに対応する基準電圧＋Ｖｒｅｆおよび―Ｖｒｅｆとして発生し、用いればよい。
また、デジタル値Ｄｉは、容量素子Ｃ３ａおよびＣ３ｂの第２電極を電源電圧Ｖｄｄあるいは接地電圧Ｖｓに接続することにより、増幅動作に反映される。そのため、高精度の基準電圧発生回路を必要としない。一般に、アナログデジタル変換器の基準電圧は高精度が要求されるため、基準電圧発生回路の消費電力はアナログデジタル変換器の消費電力を低減する上でのボトルネックになっていることが知られている。高精度の基準電圧発生回路を必要としないため、低消費電力化を図ることが可能となる。
なお、図８に示した基本的概念の構成においては、残差増幅期間では、デジタル信号Ｄｉの値に従って、容量素子Ｃ３ａおよびＣ３ｂの第２電極Ｐ２の接続先が電源電圧Ｖｄｄあるいは接地電圧Ｖｓとなる。この観点で見た場合、残差増幅期間において、容量素子Ｃ１、Ｃ２、Ｃ３ａおよびＣ３ｂにより構成される容量分圧による電源電圧Ｖｄｄの電圧分圧比が、デジタル信号Ｄｉの値に従って変わり、さらに、それを相補的な動作を行う差動回路構成とすることで、等価的に基準電圧が生成されていると見ることも可能である。
図８に示した基本的概念の構成によれば、完全差動サンプリングによって、サンプリングが行われるため、容量回路の占有面積の増加を防ぐことが可能となる。また、高精度の基準電圧発生回路を必要としないため、消費電力の増加を抑制することが可能となる。
以下、複数の実施の形態を説明するが、ここでは、乗算型デジタルアナログ変換回路を用いるアナログデジタル変換器として、サイクリック型アナログデジタル変換器を例として説明する。
（実施の形態１）
図３（ａ）は、実施の形態１に係わるサイクリック型アナログデジタル変換器の構成を示すブロック図であり、図３（ｂ）は、このサイクリック型アナログデジタル変換器の動作を示すタイミング図である。
図３（ａ）において、３００は、乗算型デジタルアナログ変換回路（ＭＤＡＣ）である。ＭＤＡＣ３００については、後で図１あるいは図２を用いて詳細に説明するが、先に図９（ａ）において述べたＭＤＡＣ９０１と同様に、ＭＤＡＣ３００の入力ノードＮｉｎに供給された入力信号を、逐次、対応するデジタル信号Ｄｉ（ｉ＝１〜Ｎ）へ変換する。また、変換において得たデジタル信号Ｄｉに対応する電圧と入力信号の電圧との間の残差を増幅して得たところの残差増幅信号を出力ノードＮｏｕｔへ出力する。ＭＤＡＣ３００の出力ノードＮｏｕｔへ伝達された残差増幅信号は、バッファ回路３０２を介して、スイッチ３０３のノード３０３ｂに供給される。スイッチ３０３のノード３０３ｃは、ＭＤＡＣ３００の入力ノードＮｉｎに接続されており、スイッチ３０３のノード３０３ａは、アナログ回路３０１の出力に接続されている。
この実施の形態１においては、アナログ回路３０１は、入力信号Ｖｉｎに対応した正相入力信号＋Ｖｉｎ（以下、ＶｉｎＰとも表す）と正相入力信号＋Ｖｉｎに対して逆位相を有する逆相入力信号―Ｖｉｎ（以下、ＶｉｎＮとも表す）を、スイッチ３０３へ供給する。アナログ回路３０１から正相入力信号＋Ｖｉｎと逆相入力信号―Ｖｉｎとが出力されることを明示するために、アナログ回路３０１には、模式的にインバータ回路３０４が示されている。勿論、正相入力信号＋Ｖｉｎと逆相入力信号―Ｖｉｎとは、インバータ回路により生成することに制限されるものではなく、通常の反転アンプを用いてよい。また、差動出力型のアンプの差動出力をそれぞれ、＋Ｖｉｎ、−Ｖｉｎとしてもよい。
スイッチ３０３は、入力信号Ｖｉｎ（アナログ信号）に対応する正相入力信号＋Ｖｉｎおよび逆相入力信号―Ｖｉｎをデジタル信号に変換する際、すなわちアナログデジタル変換を行う際、ノード３０３ｃが、ノード３０３ａに接続される。これにより、アナログデジタル変換をする際の入力信号Ｖｉｎ（正相入力信号＋Ｖｉｎ、逆相入力信号―Ｖｉｎ）の電圧値が、ＭＤＡＣ３００の入力ノードＮｉｎに供給される。一方、アナログデジタル変換を行っている期間においては、スイッチ３０３のノード３０３ｃは、ノード３０３ｂに接続される。これにより、アナログデジタル変換の期間においては、ＭＤＡＣ３００の出力である残差増幅信号が、バッファ回路３０２およびスイッチ３０３を介して、ＭＤＡＣ３００の入力ノードＮｉｎに供給されることになる。
図３（ａ）に示したスイッチ３０３が下側に移動されると、すなわち、ノード３０３ａとノード３０３ｃとが接続されると、ＭＤＡＣ３００は、図３（ｂ）に示されているように、変換動作を行う。スイッチ３０３が下側へ移動されることにより、入力ノードＮｉｎに供給された入力信号Ｖｉｎ（＋Ｖｉｎ、―Ｖｉｎ）は、サンプリング期間１Ｓにおいて、サンプリングされ、デジタル値Ｄ１が生成される。また、残差増幅期間１Ａにおいて、入力信号Ｖｉｎ（＋Ｖｉｎ、―Ｖｉｎ）とデジタル値Ｄ１に対応する電圧との間の残差が増幅される。デジタル値Ｄ１は、変換動作により得られたデジタル信号として出力される。一方、増幅された残差増幅信号は、バッファ回路３０２とスイッチ３０３を介して、入力ノードＮｉｎに供給され、次のサンプリング期間２Ｓにおいてサンプリングが行われ、デジタル値Ｄ２が出力され、残差増幅期間２Ａにおいて増幅動作が行われる。
要求されるデジタル信号のビット数分だけ、上記した動作が繰り返される（１Ｓ、１Ａ〜ＮＳ、ＮＡ）。その後、スイッチ３０３が下側へ移動され、新たな電圧値の入力信号が、入力ノードＮｉｎに伝達され、この新たな入力信号に対してアナログデジタル変換動作が行われる（１Ｓ、１Ｎ〜）。図３（ｂ）では、１段の乗算型デジタルアナログ変換回路３００によって、アナログデジタル変換が行われている。そのため、乗算型デジタルアナログ変換回路３００の変換周期は、１ＳからＮＡまでとなる。
次に乗算型デジタルアナログ変換回路３００について、図１を用いて説明する。図１は、乗算型デジタルアナログ変換回路（ＭＤＡＣ）３００の構成を示す回路図である。
ＭＤＡＣ３００は、容量回路１００Ｐおよび１００Ｎ、粗量子化器１１４、制御部１１５、電圧供給部１０１Ｐおよび１０１Ｎを具備している。容量回路１００Ｐおよび１００Ｎは、互いに同じ構成を有しており、電圧供給部１０１Ｐおよび１０１Ｎも、互いに同じ構成を有している。ここで、容量回路１００Ｐと電圧供給回路１０１Ｐは、正相入力信号＋Ｖｉｎに関する残差信号を増幅するのに用いられ、容量回路１００Ｎと電圧供給回路１０１Ｎは、逆相入力信号―Ｖｉｎに関する残差信号を増幅するのに用いられる。容量回路１００Ｐおよび電圧供給部１０１Ｐによって増幅された残差増幅信号は、出力ノードＮｏｕｔＰに伝達され、バッファ回路１７Ｐの入力に伝達される。同様に、容量回路１００Ｎおよび電圧供給部１０１Ｎによって増幅された残差増幅信号は、出力ノードＮｏｕｔＮに伝達され、バッファ回路１７Ｎの入力に伝達される。
図１には、説明の都合上、バッファ回路１７Ｐおよび１７Ｎが示されているが、これらのバッファ回路１７Ｐおよび１７Ｎを合わせて、図３では、バッファ回路３０２として示されている。また、図１に示した出力ノードＮｏｕｔＰおよびＮｏｕｔＮは、これら２つの出力ノードを合わせて、図３では、出力ノードＮｏｕｔとして示してある。同様に、図１に示した入力ノードＮｉｎＰおよびＮｉｎＮは、図３では、入力ノードＮｉｎとして示されている。
また、図３では、スイッチ３０３は、１個のスイッチとして示されているが、正相入力信号＋Ｖｉｎ（ＶｉｎＰ）をアナログ回路３０４あるいはバッファ回路１７Ｐから、入力ノードＮｉｎＰへ供給する第１スイッチ（図示せず）と、逆相入力信号―Ｖｉｎ（ＶｉｎＮ）をアナログ回路３０４あるいはバッファ回路１７Ｎから、入力ノードＮｉｎＮへ供給する第２スイッチ（図示せず）とを含んでいる。
ＭＤＡＣ３００の入力ノードＮｉｎＰおよびＮｉｎＮには、粗量子化器１１４が接続されている。粗量子化器１１４は、スイッチ３０３（図３）を介して供給された正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮとの間の差電圧を、粗く量子化する。この実施の形態１においては、３値に量子化し、量子化により得たデータをデジタル値Ｄｉとして出力する。粗量子化器１１４から出力されたデジタル値Ｄｉは、制御部１１５に供給されるとともに、アナログデジタル変換の結果として出力される。この実施の形態１のＭＤＡＣ３００は、所謂１．５ビット変換器である。そのため、１回の変換周期で得られた複数のデジタル値Ｄｉ（ｉ＝１〜Ｎ）を演算処理することにより、アナログ信号である入力信号Ｖｉｎの電圧が、複数ビット（２値表現）のデジタル信号へ変換される。
制御部１１５は、粗量子化器１１４からの出力（デジタル値Ｄｉ）を受け、この出力に従った制御信号ｐ００、ｎ００、ｐ１０、ｎ１０を生成して、電圧供給部１０１Ｐおよび１０１Ｎへ供給する。電圧供給部１０１Ｐおよび１０１Ｎは、制御部１１５からの制御信号に従った電圧を、残差増幅期間において、容量回路１００Ｐおよび１００Ｎへ供給する。そのため、制御部１１５と電圧供給部１０１Ｐ、１０１Ｎとを合わせて、容量回路に供給される電圧を制御する制御回路と見なすことができる。
容量回路１００Ｐは、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとをサンプリング期間において、サンプリングし、サンプリングした正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの間の電圧差を、残差増幅期間において増幅する。また、この残差増幅期間において、増幅により得られた電圧には、粗量子化器１１４の出力（デジタル値Ｄｉ）と等価的な基準電圧Ｖｒｅｆとが反映される。この粗量子化器１１４の出力と等価的な基準電圧Ｖｒｅｆとが反映された増幅出力は、出力ノードＮｏｕｔＰに表れ、バッファ回路１７Ｐの入力に伝達される。同様に、容量回路１００Ｎは、サンプリング期間において、逆相入力信号ＶｉｎＮと正相入力信号ＶｉｎＮとをサンプリングし、サンプリングした逆相入力信号ＶｉｎＮと正相入力信号ＶｉｎＰとの間の電圧差を、残差増幅期間において増幅する。また、この残差増幅期間において、増幅により得られた電圧には、粗量子化器１１４の出力（デジタル値Ｄｉ）と等価的な基準電圧Ｖｒｅｆとが反映される。この粗量子化器１１４の出力と等価的な基準電圧Ｖｒｅｆとが反映された増幅出力は、出力ノードＮｏｕｔＮに表れ、バッファ回路１７Ｎの入力に伝達される。
容量回路１００Ｐは、入力ノードＮｉｎＰと出力ノードＮｏｕｔＰとの間に接続されたスイッチ１１Ｐと、それぞれの第１電極Ｐ１が出力ノードＮｏｕｔＰに接続された容量素子１２Ｐ、１３Ｐ、１４Ｐおよび１５Ｐを具備している。また、容量回路１００Ｐは、容量素子１２Ｐ〜１５Ｐのそれぞれの第２電極Ｐ２と入力ノードＮｉｎＮとの間に接続されたスイッチ列１６Ｐと、容量素子１２Ｐの第２電極Ｐ２と電源電圧Ｖｄｄとの間に接続されたスイッチ１８Ｐと、容量素子１３Ｐの第２電極Ｐ２と接地電圧Ｖｓとの間に接続されたスイッチ１９Ｐとを有している。さらに、容量回路１００Ｐは、容量素子１４Ｐの第２電極Ｐ２と電圧供給部１０１Ｐの出力ノードＮｉｖ１との間に接続されたスイッチ１１１Ｐと、容量素子１５Ｐの第２電極Ｐ２と電圧供給部１０１Ｐの出力ノードＮｉｖ２との間に接続されたスイッチ１１３Ｐとを具備している。
ここで、スイッチ列１６Ｐは、スイッチａ〜ｄを含むスイッチ群であり、スイッチａは、入力ノードＮｉｎＮと容量素子１２Ｐの第２電極Ｐ２との間に接続され、スイッチｂは、入力ノードＮｉｎＮと容量素子１３Ｐの第２電極Ｐ２との間に接続されている。同様に、スイッチｃは、入力ノードＮｉｎＮと容量素子１４Ｐの第２電極Ｐ２との間に接続され、スイッチｄは、入力ノードＮｉｎＮと容量素子１５Ｐの第２電極Ｐ２との間に接続されている。
スイッチ１１Ｐおよびスイッチ列１６Ｐは、サンプリング期間（例えば、１Ｓ：図３）において、オン状態とされ、残差増幅期間（例えば、１Ａ：図３）において、オフ状態とされる。これにより、サンプリング期間（１Ｓ）においては、容量素子１２Ｐ〜１５Ｐのそれぞれの第１電極Ｐ１は、スイッチ１１Ｐを介して入力ノードＮｉｎＰに接続され、それぞれの第２電極Ｐ２は、スイッチ列１６Ｐ（スイッチａ〜ｄ）を介して入力ノードＮｉｎＮに接続される。その結果として、サンプリング期間（１Ｓ）では、容量素子１２Ｐ〜１５Ｐのそれぞれに、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮが印加されることになり、完全差動サンプリングが実施される。なお、サンプリング期間（１Ｓ）においては、スイッチ１８Ｐ、１９Ｐ、１１１Ｐおよび１１３Ｐのそれぞれはオフ状態にされている。
一方、サンプリング期間（１Ｓ）に続く残差増幅期間（１Ａ）においては、スイッチ１１Ｐおよびスイッチ列１６Ｐのそれぞれがオフ状態とされ、スイッチ１８Ｐ、１９Ｐ、１１１Ｐおよび１１３Ｐのそれぞれがオン状態とされる。これにより、残差増幅期間（１Ａ）においては、容量素子１２Ｐの第２電極Ｐ２に、スイッチ１８Ｐを介して電源電圧Ｖｄｄが供給され、容量素子１３Ｐの第２電極Ｐ２に、スイッチ１９Ｐを介して接地電圧Ｖｓが供給される。また、このとき、容量素子１４Ｐおよび１５Ｐのそれぞれの第２電極Ｐ２には、電圧供給部１０１Ｐの出力ノードＮｉｖ１、Ｎｉｖ２から、粗量子化器１１４の出力に従った電圧が、スイッチ１１１Ｐおよび１１３Ｐを介して供給される。
電圧供給部１０１Ｐは、特に制限されないが、インバータ回路１１０Ｐおよび１１２Ｐを具備している。インバータ回路１１０Ｐは、制御部１１５からの制御信号ｐ１０を受け、電圧供給部１０１Ｐの出力ノードＮｉｖ１へ、制御信号ｐ１０の電圧を反転した電圧を供給する。また、インバータ回路１１２Ｐは、制御部１１５からの制御信号ｎ００を受け、電圧供給部１０１Ｐの出力ノードＮｉｖ２へ、制御信号ｎ００の電圧を反転した電圧を供給する。ここで、電圧供給部１０１Ｐには、動作電圧として、電源電圧Ｖｄｄと接地電圧Ｖｓが給電される。この電源電圧Ｖｄｄは、電源ノードＮｖｄを介して給電され、接地電圧Ｖｓは、電源ノードＮｖｓを介して給電される。すなわち、インバータ回路１１０Ｐおよび１１２Ｐのそれぞれに、動作電圧として、電源電圧Ｖｄｄおよび接地電圧Ｖｓが、電源ノードＮｖｄおよびＮｖｓを介して給電される。
動作電圧として、電源電圧Ｖｄｄおよび接地電圧Ｖｓを受けることにより、制御信号ｐ１０、ｎ００の電圧に従って、インバータ回路１１０Ｐおよび１１２Ｐは、容量素子１４Ｐおよび１５Ｐのそれぞれの第２電極Ｐ２へ、電源ノードＮｖｄに給電された電源電圧Ｖｄｄ、あるいは電源ノードＮｖｓに給電された接地電圧Ｖｓを供給することになる。すなわち、この実施の形態１においては、容量回路１００Ｐに供給される電圧は、電源電圧Ｖｄｄおよび接地電圧Ｖｓであり、高精度の基準電圧は供給されていない。なお、容量素子１２Ｐ〜１５Ｐのそれぞれの第１電極Ｐ１は、サンプリング期間（１Ｓ）および残差増幅期間（１Ａ）のいずれにおいても、出力ノードＮｏｕｔＰに接続されている。
容量回路１００Ｎについても、容量回路１００Ｐと同様な構成にされている。すなわち、容量回路１００Ｎは、逆相入力信号ＶｉｎＮが供給される入力ノードＮｉｎＮと出力ノードＮｏｕｔＮとの間に接続されたスイッチ１１Ｎと、出力ノードＮｏｕｔＮに、それぞれの第１電極Ｐ１が接続された容量素子１２Ｎ〜１５Ｎと、正相入力信号ＶｉｎＰが供給される入力ノードＮｉｎＰと各容量素子１２Ｎ〜１５Ｎのそれぞれの第２電極Ｐ２との間に接続されたスイッチ列１６Ｎ（スイッチａ〜ｄ）とを具備している。また、容量回路１００Ｎは、容量素子１２Ｎの第２電極Ｐ２と電源電圧Ｖｄｄとの間に接続されたスイッチ１８Ｎと、容量素子１３Ｎの第２電極Ｐ２と接地電圧Ｖｓとの間に接続されたスイッチ１９Ｎと、容量素子１４Ｎの第２電極Ｐ２と電圧供給部１０１Ｎの出力ノードＮｉｖ１との間に接続されたスイッチ１１１Ｎと、容量素子１５Ｎの第２電極Ｐ２と電圧供給部１０１Ｎの出力ノードＮｉｖ２との間に接続されたスイッチ１１３Ｎとを具備している。
容量回路１００Ｎにおけるスイッチ１１Ｎ、１８Ｎ、１９Ｎ、１１１Ｎ、１１３Ｎおよびスイッチ列１６Ｎは、容量回路１００Ｐにおけるスイッチ１１Ｐ、１８Ｐ、１９Ｐ、１１１Ｐ、１１３Ｐおよびスイッチ列１６Ｐにそれぞれ対応する。すなわち、スイッチ１１Ｎおよびスイッチ列１６Ｎは、サンプリング期間（１Ｓ）において、オン状態とされ、それに続く残差増幅期間（１Ａ）において、オフ状態とされる。これにより、サンプリング期間（１Ｓ）においては、各容量素子１２Ｎ〜１５Ｎのそれぞれの第１電極Ｐ１および第２電極Ｐ２には、逆相入力信号ＶｉｎＮの電圧および正相入力信号ＶｉｎＰの電圧が印加されることになり、完全差動サンプリングが行われる。一方、残差増幅期間（１Ａ）においては、スイッチ１８Ｎ、１９Ｎ、１１１Ｎおよび１１３Ｎのそれぞれがオン状態とされる。これにより、残差増幅期間（１Ａ）においては、容量素子１２Ｎの第２電極Ｐ２に電源電圧Ｖｄｄが供給され、容量素子１３Ｎの第２電極Ｐ２に接地電圧Ｖｓが供給される。
また、残差増幅期間（１Ａ）において、容量素子１４Ｎおよび１５Ｎのそれぞれの第２電極Ｐ２には、電圧供給部１０１Ｎの出力ノードＮｉｖ１およびＮｉｖ２のそれぞれから、粗量子化器１１４の出力に従った電圧が供給されることになる。電圧供給部１０１Ｎも、先に述べた電圧供給部１０１Ｐと同様に、この実施の形態１においては、インバータ回路１１０Ｎ、１１２Ｎによって構成されており、それぞれのインバータ回路１１０Ｎ、１１２Ｎには、電源ノードＮｖｄを介して電源電圧Ｖｄｄが給電され、電源ノードＮｖｓを介して接地電圧Ｖｓが給電されている。これにより、インバータ回路１１０Ｎは、残差増幅期間（１Ａ）において、制御信号ｐ００の電圧を反転した電源電圧Ｖｄｄあるいは接地電圧Ｖｓを出力ノードＮｉｖ１に供給する。同様に、インバータ回路１１２Ｎは、制御信号ｎ１０の電圧を反転した電源電圧Ｖｄｄあるいは接地電圧Ｖｓを出力ノードＮｉｖ２に供給する。同図から理解されるように、容量回路１００Ｎにおいても、容量素子１２Ｎ〜１５Ｎのそれぞれの第２電極Ｐ２は、出力ノードＮｏｕｔＮに接続されている。
ＭＤＡＣ３００の出力ノードＮｏｕｔＰおよびＮｏｕｔＮにおける電圧は、バッファ回路１７Ｐおよび１７Ｎによってバッファリングされ、バッファ回路１７Ｐおよび１７Ｎのそれぞれの出力信号ＶｏｕｔＰおよびＶｏｕｔＮとして、スイッチ３０３（図３）に供給される。変換周期の間、すなわち、スイッチ３０３のノード３０３ｂとノード３０３ｃとが接続されている期間においては、バッファ回路１７Ｐおよび１７Ｎからの出力信号ＶｏｕｔＰおよびＶｏｕｔＮは、次の変換動作のために、ＭＤＡＣ３００の入力ノードＮｉｎ（ＮｉｎＰ、ＮｉｎＮ）に、正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮとして供給されることになる。
また、図１において、１０３は基準電圧発生回路である。この基準電圧発生回路１０３は、特に制限されないが、分圧用の抵抗素子あるいは容量素子を具備し、電源電圧Ｖｄｄと接地電圧Ｖｓとを受けて、電源電圧Ｖｄｄと接地電圧Ｖｓとの間の差電圧を分圧することにより形成した分圧電圧を基準電圧Ｖｒｅｆとして、粗量子化器１１４へ供給する。
この実施の形態１において、容量素子１２Ｐおよび１２Ｎのそれぞれは、図８において説明した容量素子Ｃ１に相当し、容量素子１３Ｐおよび１３Ｎのそれぞれは、図８の容量素子Ｃ２に相当する。さらに、実施の形態１における容量素子１４Ｐおよび１４Ｎのそれぞれは、図８の容量素子Ｃ３ａに相当し、容量素子１５Ｐおよび１５Ｎのそれぞれは、図８の容量素子Ｃ３ｂに相当する。そのため、実施の形態１は、先に図８を用いて説明した基本的概念を、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮのそれぞれの変換に適用したものと見なすことができる。ＭＤＡＣ３００から出力される差電圧（出力ノードＮｏｕｔＰにおける電圧―出力ノードＮｏｕｔＮにおける電圧）は、バッファ回路１７Ｐの出力信号ＶｏｕｔＰとバッファ回路１７Ｎの出力信号ＶｏｕＮとの差電圧（ＶｏｕｔＰ−ＶｏｕｔＮ）に相当する。
次に、図１に示したＭＤＡＣ３００の動作を説明する。入力信号Ｖｉｎはアナログ信号であり、入力信号Ｖｉｎの電圧変化に対応して、正相入力信号ＶｉｎＰの電圧は変化する。逆相入力信号ＶｉｎＮの電圧波形は、正相入力信号ＶｉｎＰに対して逆位相を有する。ここでは、コモン電圧を中心として、逆相入力信号ＶｉｎＮは、正相入力信号ＶｉｎＰに対して逆の位相の電圧波形を有するものとして説明する。
先ず、図３に示したスイッチ３０３を介して、入力信号Ｖｉｎに対応した正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮが、ＭＤＡＣ３００の入力ノードＮｉｎ（図１では、ＮｉｎＰおよびＮｉｎＮ）に供給される。サンプリング期間（１Ｓ：図３）においては、スイッチ１１Ｐ、１１Ｎおよびスイッチ列１６Ｐ、１６Ｎのそれぞれがオン状態となっている。これにより、容量素子１２Ｐ〜１５Ｐのそれぞれの第１電極Ｐ１および容量素子１２Ｎ〜１５Ｎのそれぞれの第２電極Ｐ２に、スイッチ３０３を介して伝えられた正相入力信号ＶｉｎＰの電圧が印加される。また、このとき、容量素子１２Ｐ〜１５Ｐのそれぞれの第２電極Ｐ２と、容量素子１２Ｎ〜１５Ｎのそれぞれの第１電極Ｐ１には、スイッチ３０３を介して伝えられた逆相入力信号ＶｉｎＮの電圧が印加される。これにより、容量素子１２Ｐ〜１５Ｐおよび１２Ｎ〜１５Ｎのそれぞれは、第１電極Ｐ１に印加されている電圧と第２電極Ｐ２に印加されている電圧とによって充電される。各容量素子の第１電極Ｐ１と第２電極Ｐ２には、差動の入力信号（ＶｉｎＰ、ＶｉｎＮ）の電圧が印加されるため、完全差動サンプリングが行われることになる。
一方、サンプリング期間（１Ｓ）においては、スイッチ３０３（図３）を介して、正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮが、粗量子化器１１４に供給されている。粗量子化器１１４は、入力信号を粗く量子化する。この実施の形態１においては、粗量子化器１１４は、供給されている正相入力信号ＶｉｎＰの電圧と逆相入力信号ＶｉｎＮの電圧との間の差電圧、すなわち、正相入力信号ＶｉｎＰの電圧−逆相入力信号の電圧である差電圧（ＶｉｎＰ−ＶｉｎＮ）が、基準電圧Ｖｒｅｆとの比較に基づいて、量子化が行われる。図１２は、基準電圧Ｖｒｅｆと差電圧（ＶｉｎＰ−ＶｉｎＮ）との関係を示す波形図である。
図１２において、横軸は時間を示し、縦軸は電圧を示している。基準電圧Ｖｒｅｆは、０を中心として、プラス側の基準電圧＋Ｖｒｅｆとマイナス側の基準電圧―Ｖｒｅｆとを有する。この場合、基準電圧＋Ｖｒｅｆの絶対値電圧は、基準電圧―Ｖｒｅｆの絶対値電圧と同じである。このような基準電圧＋Ｖｒｅｆおよび−Ｖｒｅｆは、先に述べたように接地電圧Ｖｓと電源電圧Ｖｄｄとの間の電圧を分圧することにより、容易に発生することができる。また、基準電圧＋Ｖｒｅｆ、−Ｖｒｅｆは、粗い量子化をおこなうための基準電圧であり、高精度は要求されない。図１においては、この基準電圧＋Ｖｒｅｆおよび−Ｖｒｅｆを発生する回路として基準電圧発生回路１０３が示されており、同図では、これらの基準電圧＋Ｖｒｅｆおよび−Ｖｒｅｆは、基準電圧Ｖｒｅｆとして纏めて示してある。
正相入力信号ＶｉｎＰの電圧波形と、逆相入力信号ＶｉｎＮの電圧波形は、コモン電圧を中心として対称的に変化する。そのため、入力差動信号ＶｉｎＰとＶｉｎＮとの差電圧（ＶｉｎＰ―ＶｉｎＮ）は、これらの入力電圧とコモン電圧との間の電圧差が大きいほど、大きくなる。図１２には、一例として差電圧（ＶｉｎＰ−ＶｉｎＮ）の電圧波形が、模式的に示されている。図１２に示した差電圧の例は、正相入力信号ＶｉｎＰがコモン電圧に対してプラス側の電圧を有し、逆相入力信号ＶｉｎＮがコモン電圧に対してマイナス側の電圧を有する状態から、正相入力信号ＶｉｎＰがコモン電圧に対してマイナス側の電圧へ変化し、逆相入力信号ＶｉｎＮがコモン電圧に対してプラス側の電圧へ変化している場合が示されている。正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮのこのような電圧変化により、差電圧（ＶｉｎＰ―ＶｉｎＮ）の電圧値はプラス側からマイナス側へ、時間経過にともなって変化している。なお、プラス側とは、同図において、基準電圧＋Ｖｒｅｆ側を示し、マイナス側とは、基準電圧―Ｖｒｅｆ側を示している。
この実施の形態１においては、特に制限されないが、基準電圧Ｖｒｅｆ（＋Ｖｒｅｆ、―Ｖｒｅｆ）の１／４の電圧をしきい値電圧として、入力差動信号の量子化を行う。すなわち、入力差動信号の差電圧（ＶｉｎＰ−ＶｉｎＮ）が、（ａ）基準電圧Ｖｒｅｆ／４よりも大きいか、（ｂ）基準電圧Ｖｒｅｆ／４と基準電圧―Ｖｒｅｆ／４との間に存在するか、あるいは（ｃ）基準電圧―Ｖｒｅｆ／４よりも小さいかを判定し、入力差動信号の量子化を行う。この判定を行うことにより、粗量子化器１１４は、入力差動信号の差電圧が、例えば（ａ）のとき、デジタル信号Ｄｉとして“１”を出力し、入力差動信号の差電圧が、例えば（ｂ）のとき、デジタル信号Ｄｉとして“０”を出力し、入力差動信号の差電圧が、例えば（ｃ）のとき、デジタル信号Ｄｉとして“−１”を出力する。
図１２を例にして述べると、時刻ｔ０において、アナログデジタル変換器が、入力信号ＶｉｎＰおよびＶｉｎＮを取り込んだ場合、粗量子化器１１４は、入力差動信号の差電圧が、基準電圧Ｖｒｅｆ／４よりも大きいため、（ａ）と判定し、デジタル信号Ｄｉ＝１を出力する。また、時刻ｔ１における入力信号ＶｉｎＰおよびＶｉｎＮを取り込んだ場合、入力差動信号の差電圧は、基準電圧＋Ｖｒｅｆ／４と−Ｖｒｅｆ／４との間に存在するため、粗量子化器１１４は、デジタル信号Ｄｉ＝０を出力する。同様に、時刻ｔ２における入力信号ＶｉｎＰおよびＶｉｎＮを取り込んだ場合には、差電圧が、基準電圧―Ｖｒｅｆ／４よりも小さいため、粗量子化器１１４は、デジタル信号Ｄｉ＝−１を出力する。
なお、特に制限されないが、粗量子化器１１４のデジタル信号Ｄｉを、２値のデジタル値へ変換する場合、デジタル信号Ｄｉ＝１は、２値のデジタル値“１０”に対応させ、デジタル信号Ｄｉ＝０は、“０１”に対応させ、デジタル信号Ｄｉ＝−１は、“００”に対応させる。これにより、所謂１．５ビット変換が行われる。
制御部１１５は、粗量子化器１１４からの出力であるデジタル信号Ｄｉを受け、デジタル値信号Ｄｉの値に従った制御信号ｐ１０、ｎ１０、ｐ００、ｎ００を生成する。この例では、制御信号ｐ１０は、デジタル信号Ｄｉが“１”のとき、ハイレベル（電源電圧Ｖｄｄ）となり、それ以外のときには、ロウレベル（接地電圧Ｖｓ）となるように、生成される。また、制御信号ｎ１０は、デジタル信号Ｄｉが“１”のとき、ロウレベル（Ｖｓ）となり、それ以外のときには、ハイレベル（Ｖｄｄ）となるように、生成される。制御信号ｐ００は、デジタル信号Ｄｉが“―１”のとき、ハイレベル（Ｖｄｄ）となり、それ以外のときには、ロウレベル（Ｖｓ）となるように、生成される。制御信号ｎ００は、デジタル信号Ｄｉが“―１”のとき、ロウレベル（Ｖｓ）となり、それ以外のときには、ハイレベル（Ｖｄｄ）となるように、生成される。
サンプリング期間（１Ｓ）に続く残差増幅期間（１Ａ）においては、スイッチ１１Ｐおよび１１Ｎはオフ状態とされる。また、スイッチ列１６Ｐおよび１６Ｎも、オフ状態とされる。一方、残差増幅期間においては、スイッチ１８Ｐ、１９Ｐ、１１１Ｐ、１１３Ｐ、１８Ｎ、１９Ｎ、１１１Ｎおよび１１３Ｎのそれぞれが、オフ状態からオン状態へ変えられる。これにより、残差増幅期間においては、容量素子１２Ｐおよび１２Ｎのそれぞれの第２電極Ｐ２が電源電圧Ｖｄｄに接続され、容量素子１３Ｐおよび１３Ｎのそれぞれの第２電極Ｐ２が接地電圧Ｖｓに接続される。
また、残差増幅期間においては、容量素子１４Ｐ、１５Ｐ、１４Ｎおよび１５Ｎのそれぞれの第２電極Ｐ２の電圧が、電圧供給部１０１Ｐ、１０１Ｎによって定められる。電圧供給部１０１Ｐおよび１０１Ｎから出力される電圧は、制御部１１５からの制御信号によって定められるため、容量素子１４Ｐ、１５Ｐ、１４Ｎおよび１５Ｎのそれぞれの第２電極Ｐ２の電圧は、粗量子化器１１４からの出力（デジタル信号Ｄｉ）によって定められることになる。
すなわち、デジタル信号Ｄｉが“１”のときには、制御信号ｐ１０、ｎ００がハイレベルとなり、インバータ回路１１０Ｐおよび１１２Ｐのそれぞれからは、電源ノードＮｖｓに給電されている接地電圧Ｖｓに応じた接地電圧が、容量素子１４Ｐおよび１５Ｐのそれぞれの第２電極Ｐ２に供給される。このとき、制御信号ｐ００、ｎ１０はロウレベルとなるため、インバータ回路１１０Ｎおよび１１２Ｎのそれぞれからは、電源ノードＮｖｄに給電されている電源電圧Ｖｄｄに応じた電源電圧が、容量素子１４Ｎおよび１５Ｎのそれぞれの第２電極Ｐ２に供給される。これにより、容量素子１２Ｐ〜１５Ｐの接続状態は、図８に示した状態（ａ）と同様になり、容量素子１２Ｎ〜１５Ｎの接続状態は、図８に示した状態（ｃ）と同様になる。なお、先にも述べたが、容量素子１２Ｐおよび１２Ｎは、図８の容量素子Ｃ１に相当し、容量素子１３Ｐおよび１３Ｎは、図８の容量素子Ｃ２に相当する。また、容量素子１４Ｐ、１４Ｎは、図８の容量素子Ｃ３ａに相当し、容量素子１５Ｐ、１５Ｎは、図８の容量素子Ｃ３ｂに相当する。
また、デジタル信号Ｄｉが“−１”のときには、制御信号Ｐ１０、ｎ００がロウレベルとなるため、インバータ回路１１０Ｐおよび１１２Ｐのそれぞれからは、電源ノードＮｖｄに給電されている電源電圧Ｖｄｄに応じた電源電圧が、容量素子１４Ｐおよび１５Ｐのそれぞれの第２電極Ｐ２に供給される。このとき、制御信号ｐ００、ｎ１０はハイレベルとなるため、インバータ回路１１０Ｎおよび１１２Ｎのそれぞれからは、電源ノードＮｖｓに給電されている接地電圧Ｖｓに応じた接地電圧が、容量素子１４Ｎおよび１５Ｎのそれぞれの第２電極Ｐ２に供給される。これにより、容量素子１２Ｐ〜１５Ｐの接続状態は、図８に示した状態（ｃ）と同様になり、容量素子１２Ｎ〜１５Ｎの接続状態は、図８に示した状態（ａ）と同様になる。
さらに、デジタル信号Ｄｉが“０”のときには、制御信号Ｐ１０はロウレベル、制御信号ｎ００はハイレベルとなるため、インバータ回路１１０Ｐからは、電源電圧Ｖｄｄに応じた電源電圧が、容量素子１４Ｐの第２電極Ｐ２に供給され、インバータ回路１１２Ｐからは、接地電圧Ｖｓに応じた接地電圧が、容量素子１５Ｐの第２電極Ｐ２に供給される。このとき、制御信号ｐ００はロウレベル、制御信号ｎ１０はハイレベルとなるため、インバータ回路１１０Ｎからは、電源電圧Ｖｄｄに応じた電源電圧が、容量素子１４Ｎの第２電極Ｐ２に供給され、インバータ回路１１２Ｎからは、接地電圧Ｖｓに応じた接地電圧が、容量素子１５Ｎの第２電極Ｐ２に供給される。これにより、容量素子１２Ｐ〜１５Ｐの接続状態は、図８に示した状態（ｂ）と同様になり、容量素子１２Ｎ〜１５Ｎの接続状態も、図８に示した状態（ｂ）と同様になる。
残差増幅期間において、容量回路１００Ｐおよび１００Ｎのそれぞれにおける容量素子１２Ｐ〜１５Ｐ（１２Ｎ〜１５Ｎ）の接続状態は、上記したように、デジタル信号Ｄｉの出力に従って、図８に示した状態と同様に変わる。従って、容量回路１００Ｐの出力ノードＮｏｕｔＰ（ＭＤＡＣ３００の出力ノードに相当）における電圧に対応する出力電圧ＶｏｕｔＰと、容量回路１００Ｎの出力ノードＮｏｕｔＮ（ＭＤＡＣ３００の出力ノードに相当）における電圧に対応する出力電圧ＶｏｕｔＮとの差電圧Ｖｏｕｔ（ＶｏｕｔＰ−ＶｏｕｔＮ）は、上記した式（２）に従うことになる。この場合、式（２）における出力電圧ＶｏｕｔはＶｏｕｔＰとＶｏｕｔＮとの差電圧と読み替え、入力電圧ＶｉｎはＶｉｎＰとＶｉｎＮとの差電圧と読み替え、基準電圧Ｖｒｅｆは、＋Ｖｒｅｆあるいは−Ｖｒｅｆと読み替える。
実施の形態１においては、出力ノードＮｏｕｔＰ、ＮｏｕｔＮは、バッファ回路１７Ｐ、１７Ｎの入力に接続されている。バッファ回路１７Ｐおよび１７Ｎによって、バッファリングが行われるため、バッファ回路１７Ｐ、１７Ｎの出力ノードと、上記した出力ノードＮｏｕｔＰ、ＮｏｕｔＮとの間が電気的に分離される。これにより、出力ノードＮｏｕｔＰ、ＮｏｕｔＮのそれぞれにおける出力電圧が、バッファ回路１７Ｐ、１７Ｎの出力ノードに伝達されているとき、バッファ回路１７Ｐ、１７Ｎの出力ノードに存在する容量（次段のサンプリング容量と寄生容量の和）と容量回路１００Ｐ、１００Ｎに含まれる容量素子１２Ｐ〜１５Ｐ、１２Ｎ〜１５Ｎとの間で電荷分散が行われるのを防ぐことが可能となる。また、バッファ回路１７Ｐ、１７Ｎの入力インピーダンスが高いため、出力ノードＮｏｕｔＮおよびＮｏｕｔＰにおける出力電圧の値が変化（破壊）されるのを防ぐことが可能となり、バッファ回路１７Ｐ、１７Ｎの入力に与えられる差電圧の値を維持することが可能となる。
容量回路１００Ｐ、１００Ｎに含まれる容量素子１２Ｐ〜１５Ｐ、１２Ｎ〜１５Ｎは、サンプリング期間において、供給された入力信号Ｖｉｎ（＋Ｖｉｎ、−Ｖｉｎ）に相当する電荷を保持するため、スイッチ３０３（図３）とＭＤＡＣ３００との間に、入力信号をホールドするためのホールド回路は、設けなくてもよい。勿論、容量回路１００Ｐ、１００Ｎのサンプリングタイミングと粗量子化器１１４の判定タイミングのずれを許容するために、ホールド回路を設けても良いことは言うまでもない。
実施の形態１によれば、図１に示したＭＤＡＣ３００の出力ノードＮｏｕｔ（ＮｏｕｔＰ、ＮｏｕｔＮ）における出力信号（電圧）は、バッファ回路３０２（１７Ｐ、１７Ｎ）およびスイッチ３０３を介して、再び図１に示したＭＤＡＣ３００の入力ノードＮｉｎ（ＮｉｎＰ、ＮｉｎＮ）に供給される。この供給された出力信号は、入力信号Ｖｉｎ（ＶｉｎＰ、ＶｉｎＮ）としてサンプリング期間（２Ｓ）において、上記した粗い量子化と、完全差動サンプリングが行われ、さらに残差増幅期間（２Ａ）において、上記した残差の増幅が行われる。このように、サンプリング期間とそれに続く残差増幅期間とが繰り返されることにより、入力信号Ｖｉｎ（ＶｉｎＰ、ＶｉｎＮ）は、所定ビット数のデジタル信号へ変換される。なお、所謂１．５ビット変換によって得た量子化データを２値のデジタル信号へ変換する処理は、周知であるので、ここでは省略する。
また、図には示していないが、サイクリック型アナログデジタル変換器は、上記したスイッチ１１Ｐ、１８Ｐ、１９Ｐ、１１１Ｐ、１１３Ｐ、１１Ｎ、１８Ｎ、１９Ｎ、１１１Ｎ、１１３Ｎ、スイッチ３０３（図３）およびスイッチ列１６Ｐ、１６Ｎを制御するコントール回路を有している。このコントロール回路によって、サンプリング期間と残差増幅期間で、所定のスイッチおよびスイッチ列がオン／オフするように制御される。また、スイッチ３０３は、所定のタイミングで、入力信号がＭＤＡＣ３００へ供給されるように制御される。さらに、粗量子化器１１４および制御部１１５も、このコントロール回路によって制御される。粗量子化器１１４については、サンプリング期間において量子化を行うように制御され、制御部１１５については、粗量子化器１１４の出力に従った制御信号ｐ１０、ｎ００、ｐ００、ｎ１０を、残差増幅期間に電圧供給部１０１Ｐ、１０１Ｎに供給するように制御される。
次に、電源電圧Ｖｄｄ、基準電圧Ｖｒｅｆ（＋Ｖｒｅｆ、−Ｖｒｅｆ）、バッファ回路１７Ｐ、１７Ｎの入力のコモン（平均）電圧Ｖｃｍ、容量回路１００Ｐ（１００Ｎ）に含まれる容量素子１２Ｐ〜１５Ｐ（１２Ｎ〜１５Ｎ）の各容量値との関係を示す。なお、容量素子１２Ｐ（１２Ｎ）は、容量素子Ｃ１とし、容量素子１３Ｐ（１３Ｎ）は、容量素子Ｃ２とし、容量素子１４Ｐ（１４Ｎ）、１５Ｐ（１５Ｎ）は、それぞれ容量素子Ｃ３として示す。
まず、基準電圧Ｖｒｅｆと容量素子Ｃ１〜Ｃ３（１２Ｐ〜１５Ｐ、１２Ｎ〜１５Ｎ）との間の関係は，既に式（３）において示してある。バッファ回路１７Ｐ、１７Ｎの入力のコモン電圧Ｖｃｍと容量素子Ｃ１〜Ｃ３の関係は、式（４）に示す通りであり、容量素子Ｃ１、Ｃ３と基準電圧Ｖｒｅｆとバッファ回路１７Ｐ、１７Ｎの入力のコモン電圧Ｖｃｍとの関係は、式（５）に示す通りである。また、容量素子Ｃ２、Ｃ３と基準電圧Ｖｒｅｆとバッファ回路１７Ｐ、１７Ｎの入力のコモン電圧Ｖｃｍとの関係は、式（６）に示す通りである。
Figure 0006325314
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例えば、バッファ回路１７Ｐ、１７Ｎの入力のコモン電圧Ｖｃｍ、基準電圧Ｖｒｅｆおよび電源電圧Ｖｄｄを定めることにより、容量回路に含まれる容量素子Ｃ１〜Ｃ３の容量比を、上記した式（５）および（６）を用いて定めることができる。
実施の形態１によれば、サンプリング期間において、容量回路に含まれる容量素子に完全差動サンプリングが行われる。これにより、サンプリングにより蓄積される電荷量を維持しながら、容量素子の小型化を図ることが可能となり、乗算型デジタルアナログ変換回路の占有面積が増加するのを抑制することが可能となる。その結果として、乗算型デジタルアナログ変換回路を用いたサイクリック型アナログデジタル変換器の占有面積の増加を抑制することが可能となる。さらに、残差増幅期間において、容量回路に供給される電圧としては、高精度の基準電圧を用いずに、電源電圧Ｖｄｄおよび接地電圧Ｖｓを用いることが可能となるため、高精度の基準電圧を生成するための基準電圧発生回路を設けなくても済み、消費電力が増加するのを抑制することが可能となる。また、乗算型デジタルアナログ変換回路が、受動回路である容量回路（パッシブ回路）により構成されるため、乗算型デジタルアナログ変換回路での消費電力が増加するのを抑制することが可能となる。
さらに、実施の形態１によれば、容量回路の出力が、バッファ回路によってバッファリングされることにより、容量回路に蓄積された電荷が破壊されるのを防ぐことが可能となりサイクリック型アナログデジタル変換器の占有面積が増加するのを、さらに抑制することが可能となる。
（実施の形態２）
図２は、実施の形態２に係わる乗算型デジタルアナログ変換回路３００とバッファ回路の構成を示す回路図である。図２に示したＭＤＡＣ３００は、図１に示したＭＤＡＣ３００と類似した構成を有している。そのため、ここでは、実施の形態１と異なる部分のみを主に説明し、ＭＤＡＣ３００の構成および動作についての説明は省略する。
実施の形態１と実施の形態２とで、主に異なる部分は、ＭＤＡＣ３００の出力ノードＮｏｕｔ（ＮｏｕｔＰ、ＮｏｕｔＮ）に接続されるバッファ回路が、実施の形態１と実施の形態２との間で異なっている。実施の形態２においては、実施の形態１において用いられていたバッファ回路１７Ｐおよび１７Ｎのそれぞれが、ソースフォロワ回路によって構成されている。すなわち、バッファ回路１７Ｐの代わりにソースフォロワ回路２００Ｐが用いられ、バッファ回路１７Ｎの代わりにソースフォロワ回路２００Ｎが用いられている。
正相入力信号ＶｉｎＰのサンプリングおよび残差増幅を行う容量回路１００Ｐの出力ノードＮｏｕｔＰに接続されたソースフォロワ回路２００Ｐは、入力用の電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）２１Ｐと電流源用のＭＯＳＦＥＴ２２Ｐとを含んでいる。同様に、逆相入力信号ＶｉｎＮのサンプリングおよび残差増幅を行う容量回路１００Ｎの出力ノードＮｏｕｔＮに接続されたソースフォロワ回路２００Ｎは、入力用のＭＯＳＦＥＴ２１Ｎと電流源用のＭＯＳＦＥＴ２２Ｎとを具備している。これらのＭＯＳＦＥＴ２１Ｐ、２２Ｐ、２１Ｎおよび２２Ｎは、この実施の形態においては、Ｎチャンネル型のＭＯＳＦＥＴである。また、図２に示したＭＤＡＣ３００は、特に制限されないが、周知の半導体製造プロセスによって、１個の半導体装置に形成されている。
ソースフォロワ回路２００Ｐにおける入力用ＭＯＳＦＥＴ２１Ｐは、そのゲート電極が対応する出力ノードＮｏｕｔＰに接続され、そのドレインは電源電圧Ｖｄｄに接続され、そのソースＳは、電流源用ＭＯＳＦＥＴ２２Ｐのドレインに接続されている。電流源用ＭＯＳＦＥＴ２２Ｐのソースは接地電圧Ｖｓに接続され、そのゲートには所定のバイアス電圧Ｖｂが供給されている。このソースフォロワ回路２００Ｐの出力信号ＶｏｕｔＰは、入力用ＭＯＳＦＥＴ２１ＰのソースＳから取り出される。また、入力用ＭＯＳＦＥＴ２１Ｐおよび電流源用ＭＯＳＦＥＴ２２ＰのそれぞれのバックゲートＢは、対応するＭＯＳＦＥＴのソースに接続されている。
ソースフォロワ回路２００Ｐと同様に、ソースフォロワ回路２００Ｎにおける入力用ＭＯＳＦＥＴ２１Ｎは、そのゲート電極が対応する出力ノードＮｏｕｔＮに接続され、そのドレインは電源電圧Ｖｄｄに接続され、そのソースＳは、電流源用ＭＯＳＦＥＴ２２Ｎのドレインに接続されている。電流源用ＭＯＳＦＥＴ２２Ｎのソースは接地電圧Ｖｓに接続され、そのゲートには所定のバイアス電圧Ｖｂが供給されている。このソースフォロワ回路２００Ｎの出力信号ＶｏｕｔＮも、入力用ＭＯＳＦＥＴ２１ＮのソースＳから取り出される。また、入力用ＭＯＳＦＥＴ２１Ｎおよび電流源用ＭＯＳＦＥＴ２２ＮのそれぞれのバックゲートＢは、対応するＭＯＳＦＥＴのソースに直接接続されている。
それぞれのソースフォロワ回路２００Ｐおよび２００Ｎの出力信号ＶｏｕｔＰおよびＶｏｕｔＮの過渡応答波形が、残差増幅期間内で収束するように、上記した入力用ＭＯＳＦＥＴ２１Ｐ、２１Ｎのゲート幅と電流源用ＭＯＳＦＥＴ２２Ｐ、２２Ｎの電流値が調整される。この場合、電流源用ＭＯＳＦＥＴ２２Ｐ、２２Ｎの電流値は、バイアス電圧Ｖｂの値を調整することにより、調整できる。このように、残差増幅期間内で、それぞれの出力電圧の波形が収束するようにすることで、次のサンプリングを開始するタイミングを早くすることが可能となる。
また、入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）のバックゲートＢを、そのＭＯＳＦＥＴ２１Ｐ（２１Ｎ）のソースＳに直接的に接続することにより、入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）において基板バイアス効果を低減している。これにより、ソースフォロワ回路２００Ｐ（２００Ｎ）の電圧利得を１に近づけるようにすることができる。
このように、Ｎチャンネル型ＭＯＳＦＥＴを入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）とし、バックゲートをソースに接続するためには、この入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）を形成するためのＰチャンネル型ウェルを、半導体装置の半導体基板に形成することが必要とされる場合がある。そのため、バックゲートＢをソースＳではなく、接地電圧Ｖｓに接続することが考えられる。この場合には、入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）に基板バイアス効果が生じ、ソースフォロワ回路２００Ｐ（２００Ｎ）の電圧利得が１よりも小さくなるが、通常知られているデジタル補正技術により、その影響を補償できるため、勿論、そのように実現してもよい。
また、Ｎチャンネル型ＭＯＳＦＥＴではなく、Ｐチャンネル型ＭＯＳＦＥＴを用いて、ソースフォロワ回路２００Ｐ、２００Ｎを構成することも考えられる。Ｐチャンネル型ＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴに比べると、応答速度が劣るが、低雑音の特性を有する。また、Ｐチャンネル型ＭＯＳＦＥＴを、入力用ＭＯＳＦＥＴとした場合には、周知の半導体製造プロセスを用いてＮチャンネル型ウェル上に形成できるため、そのバックゲートとソースとを直接接続することが可能である。
この実施の形態２に示したように、ソースフォロワ回路２００Ｐおよび２００Ｎをバッファ回路として用いることにより、ソースフォロワ回路の持つ低消費電力で高速な過渡応答を利用することができ、結果としてサイクリック型アナログデジタル変換器の低消費電力化と高速性の向上を図ることが可能となる。また、この実施の形態２においても、入力用ＭＯＳＦＥＴ２１Ｐ（２１Ｎ）のゲートとソースとの間は電気的に分離されているため、電荷分散により容量回路に保持されている電荷が破壊されるのを防ぐことが可能である。
なお、図が複雑になるのを避けるために、図２では、電源ノードＮｖｄ、Ｎｖｓは省略されている。
（実施の形態３）
図４（ａ）は、実施の形態３に係わるサイクリック型アナログデジタル変換器４０２の構成を示すブロック図である。また、図４（ｂ）は、サイクリック型アナログデジタル変換器４０２の動作を示すタイミング図である。
図４（ａ）において、４００ａおよび４００ｂは、乗算型デジタルアナログ変換回路である。この乗算型デジタルアナログ変換回路４００ａおよび４００ｂのそれぞれには、図１あるいは図２に示したＭＤＡＣ３００が用いられる。また、同図において、３０１は、アナログ回路であり、図３に模式的に示したアナログ回路と同様な構成を有している。３０３も、図３に示したスイッチと同様な構成を有するスイッチである。
図１および図３を用いて説明した実施の形態１においては、１段のＭＤＡＣ３００によって、サイクリック型アナログデジタル変換器が構成されていた。これに対して、実施の形態３においては、図１あるいは図２に示したＭＤＡＣ３００と同様な構成および同様な動作を行うＭＤＡＣ４００ａおよび４００ｂが２段直列に接続されて、サイクリック型アナログデジタル変換器４０２が構成されている。
ＭＤＡＣ４００ａおよび４００ｂの構成および動作は、実施の形態１あるいは実施の形態２で説明したＭＤＡＣ３００と同様であるので、ここでは詳しい説明は省略する。
ＭＤＡＣ４００ａの入力ノードＮｉｎは、スイッチ３０３に接続されている。アナログ回路３０１から出力されるアナログ信号である入力信号ＶｉｎＰ、ＶｉｎＮをデジタル信号へ変換する際、スイッチ３０３によって、入力信号ＶｉｎＰ、ＶｉｎＮが、ＭＤＡＣ４００ａの入力ノードＮｉｎに取り込まれる。この取り込まれた入力信号ＶｉｎＰ、ＶｉｎＮをデジタル信号に変換している期間では、スイッチ３０３のノード３０３Ｃとノード３０３ｂとが接続される。これにより、デジタル信号へ変換している期間においては、入力信号ＶｉｎＰ、ＶｉｎＮに関する信号が、ＭＤＡＣ４００ａ、バッファ回路４０１ａ、ＭＤＡＣ４００ｂおよびバッファ回路４０１ｂ、スイッチ３０３からなる閉ループを循環する。すなわち、入力信号ＶｉｎＰ、ＶｉｎＮに関する信号を処理する観点では、これらの回路およびスイッチ３０３が直列に接続されている。ここで、バッファ回路４０１ａおよび４０１ｂは、図１および図２に示したバッファ回路あるいはソースフォロワ回路である。
図４（ｂ）には、ＭＤＡＣ４００ａおよび４００ｂの動作タイミングが示されている。図４（ｂ）において、上側には、ＭＤＡＣ４００ａの動作タイミングが示されており、下側には、ＭＤＡＣ４００ｂの動作タイミングが示されている。それぞれのＭＤＡＣ４００ａ、４００ｂは、図１および図３で述べたように、サンプリング期間と、それに続く残差増幅期間とで動作を行う。すなわち、サンプリング期間で、粗量子化と、完全差動サンプリングの動作を行い、残差増幅期間で、残差の増幅動作を行う。
先ず、サンプリング期間１Ｓにおいて、スイッチ３０３を介してＭＤＡＣ４００ａが、入力信号ＶｉｎＰ、ＶｉｎＮを完全差動サンプリングし、またこの期間で粗量子化を行う。サンプリング期間１Ｓに続く残差増幅期間１Ａにおいて、ＭＤＡＣ４００ａは、残差の増幅動作を行い。増幅された残差は、出力ノードＮｏｕｔからバッファ４０１ａを介して、ＭＤＡＣ４００ｂの入力ノードＮｉｎに伝達される。残差増幅期間１Ａにおいても、ＭＤＡＣ４００ａの出力は、バッファ回路４０１ａを介して、ＭＤＡＣ４００ｂの入力ノードＮｉｎに伝達されるため、ＭＤＡＣ４００ｂは、ＭＤＡＣ４００ａの残差増幅期間１Ａと重なったときから、サンプリング期間２Ｓを開始する。ＭＤＡＣ４００ｂは、サンプリング期間２Ｓで完全差動サンプリングと粗量子化を行い、続く残差増幅期間２Ａにおいて、残差の増幅を行う。この残差増幅期間２Ａのときから、ＭＤＡＣ４００ｂの出力は、バッファ回路４０１ｂおよびスイッチ３０３を介して、ＭＤＡＣ４００ａの入力ノードＮｉｎに伝達される。これにより、ＭＤＡＣ４００ｂの残差増幅期間２ＡとＭＤＡＣ４００ａのサンプリング期間３Ｓとが重なっている。以降、Ｎビットのデジタル信号が得られるまで、サンプリング期間と残差期間が重なるように処理が行われる。すなわち、パイプライン的に処理が実行される。これにより、変換されたデジタル信号において、最上位ビットから数えて奇数番目のビットはＭＤＡＣ４００ａで、偶数番目のビットはＭＤＡＣ４００ｂで変換処理される。この実施の形態においては、乗算型デジタルアナログ変換回路を２段で動作させることにより、変換レートを２倍にできる利点がある。
また、バッファ回路４０１ａおよび４０１ｂによって、２段のＭＤＡＣ４００ａ、４００ｂ間の入力ノードＮｉｎと出力ノードＮｏｕｔ間は電気的に分離されている。例えば、ＭＤＡＣ４００ａの出力ノードＮｏｕｔとＭＤＡＣ４００ｂの入力ノードＮｉｎとの間は、バッファ回路４０１ａによって電気的に分離されている。これにより、残差増幅期間とサンプリング期間とが重なっても、ＭＤＡＣ４００ａの容量回路と、ＭＤＡＣ４００ｂの容量回路との間で電荷分散が発生するのを防ぐことが可能となる。例えば、残差増幅期間１Ａにおいて、ＭＤＡＣ４００ａの容量回路に保持している電荷が、サンプリング期間２Ｓと重なっても、ＭＤＡＣ４００ｂの容量回路との電荷分散が行われない。これにより、ＭＤＡＣ４００ａは、正確な電圧を、残差増幅期間１Ａの間維持することが可能となり、精度の低下の抑制と、変換レートの向上が図れる。
（実施の形態４）
図５は、実施の形態４に係わる乗算型デジタルアナログ変換回路５００の構成を示す回路図である。実施の形態４においては、実施の形態１あるいは実施の形態２において説明したＭＤＡＣ３００に比べて、高い残差増幅率Ｇを有する乗算型デジタルアナログ変換回路が提供される。実施の形態１あるいは２では、残差増幅率Ｇは、ほぼ２倍であったが、この実施の形態４によれば、ほぼ４倍の残差増幅率Ｇを有する乗算型デジタルアナログ変換回路が提供される。図５に示すＭＤＡＣ５００は、図３あるいは図４に示したサイクリック型アナログデジタル変換器に用いられる。すなわち、ＭＤＡＣ５００は、図３の場合、ＭＤＡＣ３００として用いられ、図４の場合、ＭＤＡＣ４０１ａおよび４０１ｂとして用いられる。
図５において、ＭＤＡＣ５００は、正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮを粗く量子化する粗量子化器５１０と、粗量子化器５１０の出力に従って制御信号ＰＣ１〜ＰＣ６およびＮＣ１〜ＮＣ６を生成する制御部５１１とを具備する。さらに、ＭＤＡＣ５００は、正相入力信号ＶｉｎＰおよび逆相入力信号ＶｉｎＮをサンプリングし、増幅を行う容量回路５０１Ｐおよび５０１Ｎと、制御部５１１からの制御信号ＰＣ１〜ＰＣ６およびＮＣ１〜ＮＣ６に基づいて、容量回路５０１Ｐおよび５０１Ｎへ供給される電圧を定める電圧供給部５０２Ｐおよび５０２Ｎを具備する。特に制限されないが、この実施の形態４においても、ＭＤＡＣ５００の出力ノードＮｏｕｔＰおよびＮｏｕｔＮには、バッファ回路１７Ｐおよび１７Ｎの入力が接続されている。図５には、これらのバッファ回路１７Ｐおよび１７Ｎも、ＭＤＡＣ５００とともに描かれている。
容量回路５０１Ｐおよび５０１Ｎは、互いに同様な構成を有しているので、容量回路５０１Ｐについて、先ず詳細に説明する。容量回路５０１Ｐは、２倍以上の残差増幅率Ｇ（この実施の形態においてはほぼ４倍の残差増幅率Ｇ）を得るために、２個の容量バンクを有している。同図では図面が複雑になるのを避けるために、特に明示していないが、２個の容量バンクの内の一方の容量バンクを第１容量バンクＢＫ１とし、他方の容量バンクを第２容量バンクＢＫ２として説明する。
第１容量バンクＢＫ１は、それぞれの第１電極Ｐ１が出力ノードＮｏｕｔＰに接続された複数の容量素子を含み、第２容量バンクＢＫ２は、それぞれの第１電極Ｐ１が、スイッチを介して第１容量バンクＢＫ１内の対応する容量素子の第２電極Ｐ２に接続された複数の容量素子を含んでいる。図５に沿って説明すると、第１容量バンクＢＫ１は、出力ノードＮｏｕｔＰに第１電極Ｐ１が接続された容量素子５２Ｐ、６１Ｐ、６２Ｐ、６３Ｐ、６４Ｐ、６５Ｐおよび６６Ｐを有している。また、第２容量バンクＢＫ２は、スイッチ４１Ｐ、４２Ｐ、４３Ｐ、４４Ｐ、４５Ｐ、４６Ｐおよび４７Ｐをそれぞれ介して、対応する容量素子５２Ｐ、６１Ｐ、６２Ｐ、６３Ｐ、６４Ｐ、６５Ｐおよび６６Ｐのそれぞれの第２電極Ｐ２に、それぞれ第１電極Ｐ１が接続された容量素子５３Ｐ、７１Ｐ、７２Ｐ、７３Ｐ、７４Ｐ、７５Ｐおよび７６Ｐを有している。
第１容量バンクＢＫ１に含まれる容量素子５２Ｐ、６１Ｐ、６２Ｐ、６３Ｐ、６４Ｐ、６５Ｐおよび６６Ｐのそれぞれの第１電極Ｐ１は、スイッチ３１Ｐを介して入力ノードＮｉｎＰに接続され、容量素子５２Ｐ、６１Ｐ、６２Ｐ、６３Ｐ、６４Ｐ、６５Ｐおよび６６Ｐのそれぞれの第２電極Ｐ２は、複数のスイッチ群によって構成されたスイッチ列３９Ｐを介して入力ノードＮｉｎＮに接続されている。また、第２容量バンクＢＫ２に含まれる容量素子５３Ｐ、７１Ｐ、７２Ｐ、７３Ｐ、７４Ｐ、７５Ｐおよび７６Ｐのそれぞれの第２電極Ｐ２は、上記した複数のスイッチ群によって構成されたスイッチ列３９Ｐに接続されている。同図から判るように、第１容量バンクＢＫ１に含まれる容量素子のそれぞれの第２電極Ｐ２と、第２容量バンクＢＫ２に含まれる容量素子のそれぞれの第２電極は、スイッチ列３９に含まれるスイッチ群において、互いに異なるスイッチを介して、入力ノードＮｉｎＮに接続されている。
また、第２容量バンクＢＫ２に含まれる容量素子５３Ｐ、７１Ｐ、７２Ｐ、７３Ｐ、７４Ｐ、７５Ｐおよび７６Ｐのそれぞれの第１電極は、スイッチ３２Ｐ、３３Ｐ、３４Ｐ、３５Ｐ、３６Ｐ、３７Ｐおよび３８Ｐを介して入力ノードＮｉｎＰに接続されている。さらに、第２容量バンクＢＫ２における容量素子５３Ｐの第２電極Ｐ２は、スイッチ８２Ｐを介して電源電圧Ｖｄｄに接続され、容量素子７１Ｐ、７２Ｐ、７３Ｐ、７４Ｐ、７５Ｐおよび７６Ｐのそれぞれの第２電極Ｐ２は、それぞれスイッチ８３Ｐ、８４Ｐ、８５Ｐ、８６Ｐ、８７Ｐおよび８８Ｐを介して電圧供給部５０２Ｐの出力に接続されている。
さらに、容量回路５０１Ｐは、出力ノードＮｏｕｔＰに接続された第１電極Ｐ１と、スイッチ列３９Ｐ内のスイッチを介して入力ノードＮｉｎＮに接続され、スイッチ８１Ｐを介して電源電圧Ｖｄｄに接続された第２電極Ｐ２とを有する容量素子５１Ｐを具備している。
電圧供給部５０１Ｐは、この実施の形態４においては、複数のインバータ回路９１Ｐ、９２Ｐ、９３Ｐ、９４Ｐ、９５Ｐおよび９６Ｐを有しており、それぞれのインバータ回路は、電源ノードＮｖｄおよびＮｖｓに接続され、電源ノードＮｖｄ、Ｎｖｓから給電される電源電圧Ｖｄｄ、接地電圧Ｖｓを動作電圧として動作する。すなわち、インバータ回路９１Ｐ〜９６Ｐのそれぞれは、共通の電源電圧により動作する。
インバータ回路９１Ｐ〜９６Ｐには、制御部５１１からの制御信号ＰＣ１〜ＰＣ６が入力される。これにより、インバータ回路９１Ｐは、制御信号ＰＣ１の電圧に対して反転した電圧をスイッチ８３Ｐへ供給する。この場合、インバータ回路９１Ｐは、電源ノードＮｖｄあるいはＮｖｓに給電されている電源電圧ＶｄｄあるいはＶｓをスイッチ８３Ｐへ供給することになる。同様に、インバータ回路９２Ｐは、制御信号ＰＣ２を反転した信号の電圧をスイッチ８４Ｐへ供給し、インバータ回路９３Ｐは、制御信号ＰＣ３を反転した信号の電圧をスイッチ８５Ｐへ供給する。また、インバータ回路９４Ｐは、制御信号ＰＣ４を反転した信号の電圧をスイッチ８６Ｐへ供給し、インバータ回路９５Ｐは、制御信号ＰＣ５を反転した信号の電圧をスイッチ８７Ｐへ供給し、インバータ回路９６Ｐは、制御信号ＰＣ６を反転した信号の電圧をスイッチ８８Ｐへ供給する。
実施の形態１あるいは実施の形態２と同様に、入力ノードＮｉｎＰには、正相入力信号ＶｉｎＰが供給され、入力ノードＮｉｎＮには、逆相入力信号ＶｉｎＮが供給される。この実施の形態４において、入力ノードＮｉｎＰおよびＮｉｎＮは、ＭＤＡＣ５００の入力ノードであるとともに、容量回路５０１Ｐおよび５０１Ｎの入力ノードでもある。また、出力ノードＮｏｕｔＰは、ＭＤＡＣ５００の出力ノードであるとともに、容量回路５０１Ｐの出力ノードでも有り、出力ノードＮｏｕｔＮは、ＭＤＡＣ５００の出力ノードであるとともに、容量回路５０１Ｎの出力ノードでも有る。
出力ノードＮｏｕｔＰおよびＮｏｕｔＮは、バッファ回路１７Ｐ、１７Ｎの入力に接続される。このバッファ回路１７Ｐおよび１７Ｎは、図３では、バッファ回路３０２に相当し、図４では、バッファ回路４０１ａあるいは４０１ｂに相当する。入力ノードＮｉｎＰに正相入力信号ＶｉｎＰが供給され、入力ノードＮｉｎＮに逆相入力信号ＶｉｎＮが供給されることにより、出力ノードＮｏｕｔＰからは、正相入力信号ＶｉｎＰに応じた残差の増幅された残差増幅信号が出力され、出力ノードＮｏｕｔＮからは、逆相入力信号ＶｉｎＮに応じた残差増幅信号が出力される。これにより、出力ノードＮｏｕｔＰ、ＮｏｕｔＮ間には、残差増幅信号の差動信号が出力されることになる。この差動信号は、バッファ回路１７Ｐ、１７Ｎ（例えば，図３では３０２が該当）を介して、スイッチ３０３に供給される。その後、図３の例では、ＭＤＡＣ５００の入力ノードＮｉｎＰ、ＮｉｎＮへ帰還される。
第２容量回路５０１Ｎも、第１容量回路５０１Ｐと同様に、図示はしていないが、第１容量バンクＢＫ１と第２容量バンクＢＫ２を有している。第１容量バンクＢＫ１は、出力ノードＮｏｕｔＮに第１電極が接続された容量素子５２Ｎ、６１Ｎ〜６６Ｎを有し、第２容量バンクＢＫ２は、スイッチ４１Ｎ〜４７Ｎを介して容量素子５２Ｎ、６１Ｎ〜６６Ｎの第２電極Ｐ２に接続された容量素子５３Ｎ、７１Ｎ〜７６Ｎを有している。第１容量バンクＢＫ１の容量素子５２Ｎ、６１Ｎ〜６６Ｎの第２電極Ｐ２は、複数のスイッチ群により構成されたスイッチ列３９Ｎを介して入力ノードＮｉｎＰに接続されている。また、第２容量バンクＢＫ２の容量素子５３Ｎ、７１Ｎ〜７６Ｎの第１電極Ｐ１は、スイッチ３２Ｎ〜３８Ｎを介して入力ノードＮｉｎＮに接続されている。さらに、これらの容量素子５３Ｎ、７１Ｎ〜７６Ｎの第２電極Ｐ２はスッチ列３９Ｎを介して入力ノードＮｉｎＰに接続され、容量素子５３Ｎの第２電極Ｐ２は、スイッチ８２Ｎを介して電源電圧Ｖｄｄに接続され、容量素子７１Ｎ〜７６Ｎの第２電極Ｐ２は、スイッチ８３Ｎ〜８８Ｎを介して電圧供給部５０１Ｎの出力に接続されている。
また、容量回路５０１Ｎは、その第１電極Ｐ１が出力ノードＮｏｕｔＮに接続され、その第２電極Ｐ２が、スイッチ列３９Ｎを介して入力ノードＮｉｎＰに接続され、さらにスイッチ８１Ｎを介して電源電圧にＶｄｄに接続された容量素子５１Ｎを含んでいる。
電圧供給部５０１Ｎは、電圧供給部５０１Ｐと同様に、複数のインバータ回路９１Ｎ〜９６Ｎを含んでおり、それぞれの動作電源が、電源ノードＮｖｄ、Ｎｖｓから共通に給電される。これらのインバータ回路９１Ｎ〜９６Ｎには、制御部５１１からの制御信号ＮＣ１〜ＮＣ６が供給され、インバータ回路９１Ｎ〜９６Ｎは、制御信号ＮＣ１〜ＮＣ６に対して反転した電圧をスイッチ８３Ｎ〜８８Ｎへ供給する。なお、インバータ回路９１Ｎ〜９６Ｎのそれぞれが、スイッチ８３Ｎ〜８８Ｎのそれぞれへ供給する電圧は、電源ノードＮｖｄ、Ｎｖｓに給電される電源電圧あるいは接地電圧に相当する電圧である。
この実施の形態４において、上記した容量素子５１Ｐおよび５１Ｎのそれぞれの容量値をＣ１とし、容量素子５２Ｐ、５２Ｎ、５３Ｐおよび５３Ｎのそれぞれの容量値をＣ２とする。また、第１容量バンクＢＫ１に含まれる容量素子６１Ｐ〜６６Ｐおよび６１Ｎ〜６６Ｎのそれぞれの容量値をＣ３とし、第２容量バンクＢＫ２に含まれる容量素子７１Ｐ〜７６Ｐおよび７１Ｎ〜７６Ｎのそれぞれの容量値もＣ３とする。
次に、この実施の形態４に係わるＭＤＡＣ５００の動作について説明する。
このＭＤＡＣ５００も、実施の形態１あるいは２と同様に、サンプリング期間と残差増幅期間に分けて動作する。
サンプリング期間においては、スイッチ３１Ｐ〜３８Ｐ、３１Ｎ〜３８Ｎ、スイッチ列３９Ｐおよび３９Ｎがオン状態にされ、残りのスイッチ４１Ｐ〜４７Ｐ、４１Ｎ〜４７Ｎ、８１Ｐ〜８８Ｐおよび８１Ｎ〜８８Ｎのそれぞれは、オフ状態にされる。これにより、容量回路５０１Ｐ内の第１容量バンクＢＫ１における容量素子５２Ｐ、６１Ｐ〜６６Ｐおよび容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子５３Ｐ、７１Ｐ〜７６Ｐのそれぞれの第１電極Ｐ１に正相入力信号ＶｉｎＰが供給され、それぞれの第２電極Ｐ２に逆相入力信号ＶｉｎＮが供給される。また、容量回路５０１Ｐ内の容量素子５１Ｐの第１電極Ｐ１にも、正相入力信号ＶｉｎＰが供給され、その第２電極Ｐ２には、逆相入力信号ＶｉｎＮが供給される。すなわち、各容量素子の１対の電極Ｐ１、Ｐ２には、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとが印加されることになり、完全差動でサンプリングが行われる。
一方、このとき、容量回路５０１Ｎ内の第１容量バンクＢＫ１における容量素子５２Ｎ、６１Ｎ〜６６Ｎおよび第２容量バンクＢＫ２における容量素子５３Ｎ、７１Ｎ〜７６Ｎのそれぞれの第１電極Ｐ１には、逆相入力信号ＶｉｎＮが供給され、それぞれの第２電極Ｐ２には、正相入力信号ＶｉｎＰが供給される。また、このとき、容量回路５０１Ｎにおける容量素子５１Ｎの第１電極Ｐ１には、逆相入力信号ＶｉｎＮが供給され、その第２電極Ｐ２には、正相入力信号ＶｉｎＰが供給される。すなわち、各容量素子の１対の電極Ｐ１、Ｐ２には、逆相入力信号ＶｉｎＮと正相入力信号ＶｉｎＰとが印加されることになり、完全差動でサンプリングが行われる。その結果として、各容量素子の容量値を小さくしても、保持されている電荷量は維持することが可能となり、占有面積の増加を防ぐことが可能となる。
実施の形態１および２においても、同様であるが、容量回路５０１Ｐにおいて出力ノードＮｏｕｔＰに、その第１電極Ｐ１が接続されている容量素子５１Ｐ、５２Ｐおよび６１Ｐ〜６６Ｐの第１電極Ｐ１には、サンプリング期間、正相入力信号ＶｉｎＰが供給される。これに対して、容量回路５０１Ｎにおいては、出力ノードＮｏｕｔＮに第１電極Ｐ１が接続された容量素子５１Ｎ、５２Ｎおよび６１Ｎ〜６６Ｎの第１電極Ｐ１には、サンプリング期間、逆相入力信号ＶｉｎＮが供給される。これにより、容量回路５０１Ｐは、正相入力信号ＶｉｎＰに関する残差増幅信号を出力ノードＮｏｕｔＰに出力し、容量回路５０１Ｎは、逆相入力信号ＶｉｎＮに関する残差増幅信号を出力ノードＮｏｕｔＮに出力することになる。
このサンプリング期間においては、入力ノードＮｉｎＰおよびＮｉｎＮに供給されている正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮに対して、粗量子化器５１０によって、粗い量子化が行われる。図５では、入力ノードＶｉｎＰ、ＶｉｎＮと粗量子化器５１０の入力とが分離しているように描かれているが、粗量子化器５１０の入力は、入力ノードＮｉｎＰ、ＮｉｎＰに結合されているものと理解されたい。
粗量子化器５１０による量子化は、実施の形態１で述べたところの粗量子化器１１４による量子化と類似しているが、この実施の形態４においては、７値の量子化が行われる。すなわち、実施の形態１では、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの間の差電圧（ＶｉｎＰ−ＶｉｎＮ）が、（ａ）基準電圧Ｖｒｅｆ／４よりも大きいか、（ｂ）基準電圧Ｖｒｅｆ／４と基準電圧―Ｖｒｅｆ／４との間に存在するか、あるいは（ｃ）基準電圧―Ｖｒｅｆ／４よりも小さいかを判定し、入力信号の量子化を行っていた。
これに対して、この実施の形態４では、粗量子化器５１０は、入力差動信号の差電圧（ＶｉｎＰ−ＶｉｎＮ）が、次の電圧範囲のいずれに存在するかを判定し、量子化を行う。すなわち、差電圧（ＶｉｎＰ−ＶｉｎＮ）が、（ａ１）５Ｖｒｅｆ／８以上か、（ａ２）５Ｖｒｅｆ／８と３Ｖｒｅｆ／８の間に存在するか、（ａ３）３Ｖｒｅｆ／８とＶｒｅｆ／８の間に存在するか、（ｂ）Ｖｒｅｆ／８と−Ｖｒｅｆ／８の間に存在するか、（ｃ３）−Ｖｒｅｆ／８と−３Ｖｒｅｆ／８の間に存在するか、（ｃ２）−３Ｖｒｅｆ／８と−５Ｖｒｅｆ／８の間に存在するか、（ｃ１）−５Ｖｒｅｆ／８以下かを判定する。
粗量子化器５１０は、差電圧が（ａ１）と判定した場合、出力するデジタル信号Ｄｉの値を“３”とし、差電圧が（ａ２）と判定した場合、出力するデジタル信号Ｄｉの値を“２”とし、差電圧が（ａ１）と判定した場合、出力するデジタル信号Ｄｉの値を“１”とする。また、粗量子化器５１０は、差電圧が（ｂ）と判定した場合、出力するデジタル信号Ｄｉの値を“０”とし、差電圧が（ｃ３）と判定した場合、出力するデジタル信号Ｄｉの値を“−１”とし、差電圧が（ｃ２）と判定した場合、出力するデジタル信号Ｄｉの値を“−２”とし、差電圧が（ｃ１）と判定した場合、出力するデジタル信号Ｄｉの値を“−３”とする。このような量子化により得られたデジタル信号Ｄｉは、サイクリック型アナログデジタル変換器から出力される。また、粗量子化器５１０から時系列的に出力される複数のデジタル信号Ｄｉに対して所定の処理を行うことにより、２値のデジタル信号へ変換される。さらに、粗量子化器５１０からの出力であるデジタル信号Ｄｉは、制御部５１１に供給される。
サンプリング期間に続く残差増幅期間においては、スイッチ３１Ｐ〜３８Ｐ、３１Ｎ〜３８Ｎ、およびスイッチ列３９Ｐ、３９Ｎがオフ状態にされる。一方、スイッチ４１Ｐ〜４７Ｐ、８１Ｐ〜８８Ｐ、スイッチ４１Ｎ〜４７Ｎ、および８１Ｎ〜８８Ｎがオン状態にされる。これにより、容量回路５０１Ｐにおいては、第１容量バンクＢＫ１の容量素子５２Ｐおよび６１Ｐ〜６６Ｐのそれぞれの第２電極Ｐ２に、第２容量バンクＢＫ２の容量素子５３Ｐおよび７１Ｐ〜７６Ｐのそれぞれの第１電極Ｐ１が接続されることになる。すなわち、第１容量バンクにおける容量素子と第２容量バンクＢＫ２における容量素子とが直列接続されることになる。同様に、容量回路５０１Ｎにおいても、第１容量バンクＢＫ１の容量素子５２Ｎおよび６１Ｎ〜６６Ｎのそれぞれの第２電極Ｐ２に、第２容量バンクＢＫ２の容量素子５３Ｎおよび７１Ｎ〜７６Ｎのそれぞれの第１電極Ｐ１が接続されることになる。これにより、容量回路５０１Ｎにおいても、第１容量バンクＢＫ１における容量素子と第２容量バンクＢＫ２における容量素子とが直列接続されることになる。
残差増幅期間において、直列接続される容量素子の例を述べるならば、容量回路５０１Ｐでは、容量素子５２Ｐの第２電極Ｐ２が、容量素子５３Ｐの第１電極Ｐ１に接続され、容量素子６６Ｐの第２電極Ｐ２が、容量素子７６Ｐの第１電極Ｐ１に接続される。同様に、容量回路５０１Ｎでは、容量素子５２Ｎの第２電極Ｐ２が、容量素子５３Ｎの第１電極Ｐ１に接続され、容量素子６６Ｎの第２電極Ｐ２が、容量素子７６Ｎの第１電極Ｐ１に接続される。
残差増幅期間においては、スイッチ８１Ｐ〜８２Ｐおよび８１Ｎ〜８２Ｎがオン状態にされるため、容量回路５０１Ｐにおける容量素子５１Ｐは、電源電圧Ｖｄｄと出力ノードＮｏｕｔＰとの間に接続されることになる。また、容量回路５０１Ｐにおける容量素子５２Ｐおよび５３Ｐは、電源電圧Ｖｄｄと出力ノードＮｏｕｔＰとの間に直列接続されることになる。同様に、容量回路５０１Ｎにおける容量素子５１Ｎは、電源電圧Ｖｄｄと出力ノードＮｏｕｔＮとの間に接続されることになる。また、容量回路５０１Ｎにおける容量素子５２Ｎおよび５３Ｎは、電源電圧Ｖｄｄと出力ノードＮｏｕｔＮとの間に直列接続されることになる。
これらの容量素子５１Ｐ〜５３Ｐ（５１Ｎ〜５３Ｎ）は、出力ノードＮｏｕｔＰ（ＮｏｕｔＮ）におけるコモン電圧Ｖｃｍを適切に設定するために、用いられる。このコモン電圧Ｖｃｍは、バッファ回路１７Ｐ（１７Ｎ）の動作点を考慮して定めることが望ましい。実施の形態１、２において述べた容量素子１２Ｐ、１３Ｐ、１２Ｎ、１３Ｎも、コモン電圧Ｖｃｍを適切に設定するために用いられる。なお、コモン電圧Ｖｃｍの調整方法は、図５に示した構成と方法以外にも様々なバリエーションが考えられ、勿論、そのいずれにおいても本発明は有効である。
残差増幅期間において、スイッチ８３Ｐ〜８８Ｐおよび８３Ｎ〜８８Ｎがオン状態にされるため、第２容量バンクＢＫ２内の容量素子７１Ｐ〜７６Ｐのそれぞれの第２電極Ｐ２には、スイッチ８３Ｐ〜８８Ｐを介して、電圧供給部５０２Ｐからの電圧が供給される。同様に、第２容量バンクＢＫ２内の容量素子７１Ｎ〜７６Ｎのそれぞれの第２電極Ｐ２には、スイッチ８３Ｎ〜８８Ｎを介して、電圧供給部５０２Ｎからの電圧が供給される。この実施の形態４においては、インバータ回路９１Ｐ〜９６Ｐの出力電圧が、対応する容量素子７１Ｐ〜７６Ｐの第２電極Ｐ２に印加され、インバータ回路９１Ｎ〜９６Ｎの出力電圧が、対応する容量素子７１Ｎ〜７６Ｎの第２電極Ｐ２に印加される。ここで、それぞれのインバータ回路は、供給される制御信号ＰＣ１〜ＰＣ６、ＰＮ１〜ＰＮ６に従って電源ノードＮｖｄに給電されている電源電圧Ｖｄｄあるいは電源ノードＮｖｓに給電されている接地電圧Ｖｓを出力電圧として、対応する容量素子の第２電極Ｐ２に印加することになる。
残差増幅期間において、制御部５１１は、粗量子化器５１０から出力されるデジタル信号Ｄｉに従って、制御信号ＰＣ１〜ＰＣ６およびＮＣ１〜ＮＣ６を生成する。この実施の形態４においては、制御部５１１は、デジタル信号Ｄｉが“３”のとき（ａ１）、正相側の容量回路５０１Ｐにおける第２容量バンクＢＫ２の６個の容量素子７１Ｐ〜７６Ｐのそれぞれの第２電極Ｐ２に、インバータ回路９１Ｐ〜９６Ｐから接地電圧Ｖｓ（グランド）の出力電圧が印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、逆相側の容量回路５０１Ｎ内の第２容量バンクＢＫ２における６個の容量素子７１Ｎ〜７６Ｎのそれぞれの第２電極Ｐ２に、インバータ回路９１Ｎ〜９６Ｎから電源電圧Ｖｄｄの出力電圧が印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
また、デジタル信号Ｄｉが“２”のとき（ａ２）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐのうち、５個の容量素子の第２電極Ｐ２に、インバータ回路から接地電圧Ｖｓの出力が印加され、残りの１個の容量素子の第２電極Ｐ２に、インバータ回路から電源電圧Ｖｄｄの出力が印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、制御部５１１は、容量回路５０１Ｎの第２容量バンクＢＫ２における容量素子７１Ｎ〜７６Ｎのうち、５個の容量素子の第２電極Ｐ２に、インバータ回路から電源電圧Ｖｄｄの出力が印加され、残りの１個の容量素子の第２電極Ｐ２に、インバータ回路から接地電圧Ｖｓの出力が印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
デジタル信号Ｄｉが“１”のとき（ａ３）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐのうち、４個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加され、残りの２個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、容量回路５０１Ｎの第２容量バンクＢＫ２における容量素子７１Ｎ〜７６Ｎのうち、４個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力が印加され、残りの２個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力が印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
デジタル信号Ｄｉ＝０のとき（ｂ）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐのうち、３個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加され、残りの３個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、容量回路５０１Ｎ内の第２容量バンクＢＫ２における容量素子７１Ｎ〜７６Ｎのうち、３個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加され、残りの３個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
デジタル信号Ｄｉが“−１”のとき（ｃ３）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐのうち、２個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加され、残りの４個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。また、このときには、容量回路５０１Ｎ内の第２容量バンクＢＫ２における容量素子７１Ｎ〜７６Ｎのうち、２個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加され、残りの４個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
デジタル信号Ｄｉが“−２”のとき（ｃ２）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐのうち、１個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加され、残りの５個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、容量回路５０１Ｎ内の第２容量バンクＢＫ２における容量素子７１Ｎ〜７６Ｎのうち、１個の容量素子の第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加され、残りの５個の容量素子の第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
最後に、デジタル信号Ｄｉが“−３”のとき（ｃ１）、制御部５１１は、容量回路５０１Ｐ内の第２容量バンクＢＫ２における全ての容量素子７１Ｐ〜７６Ｐの第２電極Ｐ２に、電源電圧Ｖｄｄの出力がインバータ回路から印加されるような制御信号ＰＣ１〜ＰＣ６を生成する。このとき、制御部５１１は、容量回路５０１Ｎ内の第２容量バンクＢＫ２における全ての容量素子７１Ｎ〜７６Ｎの第２電極Ｐ２に、接地電圧Ｖｓの出力がインバータ回路から印加されるような制御信号ＮＣ１〜ＮＣ６を生成する。
この実施の形態４によれば、サンプリング期間においては、容量回路５０１Ｐ（５０１Ｎ）内の第１容量バンクＢＫ１における容量素子６１Ｐ〜６６Ｐ（６１Ｎ〜６６Ｎ）と第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐ（７１Ｎ〜７６Ｎ）とが、並列的に完全差動サンプリングによって充電される。サンプリング期間に続く残差増幅期間においては、それぞれ充電された第１容量バンクＢＫ１における容量素子６１Ｐ〜６６Ｐ（６１Ｎ〜６６Ｎ）と第２容量バンクＢＫ２における容量素子７１Ｐ〜７６Ｐ（７１Ｎ〜７６Ｎ）とが直列接続される。これにより、出力ノードＮｏｕｔＰ（ＮｏｕｔＮ）における電圧を２倍以上にすることが可能となる。また、粗量子化器の出力は、電圧供給回路によって容量回路に与えられ、出力ノードＮｏｕｔＰ（ＮｏｕｔＮ）における電圧に反映される。
上述した動作により、バッファ回路１７Ｐの出力電圧ＶｏｕｔＰとバッファ回路１７Ｎの出力電圧ＶｏｕｔＮとの差電圧Ｖｏｕｔ、すなわち、ＭＤＡＣ５００の出力電圧Ｖｏｕｔは式（７）に従う。ここで、ＭＤＡＣの利得Ｇは４に近い値となる。また、Ｖｉｎは、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの差電圧であり、Ｖｒｅｆは式（３）と同様にＶｄｄと各容量比で表される。
Figure 0006325314
この実施の形態４においても、実施の形態１と同様に、サンプリングに用いる容量が複数の容量素子により構成され、残差増幅期間に、容量素子の第２電極Ｐ２に電源電圧Ｖｄｄまたは接地電圧Ｖｓを印加することにより、粗量子化器５１０の出力が反映される。このとき、基準電圧Ｖｒｅｆは、サンプリングに用いられる複数の容量素子の容量比によって等価的に設定される。見方を変えると、電源電圧Ｖｄｄと接地電圧Ｖｓとの間の電圧差を容量比に従った電圧分圧を行い、さらに、それを相補的な動作を行う差動回路構成とすることで、等価的に基準電圧Ｖｒｅｆが設定される。これにより、電圧供給部５０２Ｐ、５０２Ｎは、電源電圧Ｖｄｄあるいは接地電圧Ｖｓを、残差増幅期間において、サンプリングに用いる複数の容量素子へ印加すれば良く、別途、高精度の基準電圧発生回路を持つ必要が無くなり、消費電力を削減することができる。また、サンプリングは、完全差動サンプリングで行われるため、サンプリングに用いる容量素子の容量値を１／４に低減でき、占有面積の増加を抑制することが可能となる。
実施の形態４では、さらに、第１容量バンクＢＫ１と第２容量バンクＢＫ２とを、残差増幅期間において、直列的に接続するようにしているため、ＭＤＡＣ５００の電圧増幅率Ｇを、ほぼ４倍にできる。これに対して、実施の形態１では、前記した基本概念によりほぼ２倍の増幅率が得られる。これに加え、実施の形態４では、第１容量バンクＢＫ１と第２容量バンクＢＫ２とを直列接続することで、更にほぼ２倍の電圧増幅率を得ることができる。その結果として、トータルでほぼ４倍（Ｇ≒４）の残差増幅率を得ることが可能となる。残差増幅期間での増幅率を高くすることにより、式（１）から理解されるように、変換回数を減らすことが可能となる。例えば、実施の形態１では、増幅率Ｇはほぼ２である。これに対して、この実施の形態４では、増幅率Ｇはほぼ４である。そのため、半分の変換回数Ｎで、式（１）の最終項における分数の分母の値は、実施の形態１と実施の形態４とで同じ値となる。そのため、実施の形態１（Ｇ＝２）の場合と比較して、半分の変換回数Ｎで同程度の変換誤差を実現できる。
変換回数Ｎが半分で済むため、同じ変換レートであれば、各ビットの変換処理時間を２倍に拡大できる。その結果、バッファ回路１７Ｐ、１７Ｎの過渡応答時間を２倍に緩和できるため、バッファ回路の消費電力を低減でき、サイクリック型アナログデジタル変換器のさらなる電力低減が可能になる。一方で、実施の形態１は、この実施の形態に比べ、スイッチおよび容量素子等の素子数が少なく、またその構造も単純なため、占有面積をより低減できると言う効果がある。
（実施の形態５）
図６（ａ）は、実施の形態５に係わるサイクリック型アナログデジタル変換器６００の構成を示すブロック図であり、図６（ｂ）は、サイクリック型アナログデジタル変換器６００の動作を示すタイミング図である。この実施の形態５に係わるサイクリック型アナログデジタル変換器６００は、実施の形態３において示したサイクリック型アナログデジタル変換器４０２と類似しているので、相違点を主に説明する。
図６（ａ）において、６０１ａおよび６０１ｂのそれぞれは、乗算型デジタルアナログ変換回路であり、実施の形態１、２あるいは４において述べたＭＤＡＣが用いられている。同図において、１７Ａおよび１７Ｂは、バッファ回路であり、それぞれのバッファ回路１７Ａ、１７Ｂが、バッファ回路１７Ｐ，１７Ｎ（実施の形態１あるいは４）あるいは２００Ｐ、２００Ｎ（実施の形態２）を含んでいる。また、６３および６４は、スイッチであり、機能的には実施の形態３に示したスイッチ３０３に相当する。
この実施の形態では、サイクリック型アナログデジタル変換器６００において入力信号Ｖｉｎを受ける入力バッファ回路として、ＭＤＡＣ６０１ｂに付随するバッファ回路１７Ｂが流用される。一般的に、アナログデジタル変換器はサンプリング動作にともないキックバックと呼ばれる前段回路への信号の逆流が起こる。そのため、キックバックを防止するために、入力バッファ回路がアナログデジタル変換器の直前に設けられる。
この実施の形態では、実施の形態１、２あるいは４で述べた乗算型デジタルアナログ変換回路が、ＭＤＡＣ６０１ａ、６０１ｂとして用いられ、バッファ回路１７Ａを介して直列に２段接続されている。サイクリック型アナログデジタル変換器６００の基本的な動作は、実施の形態３において説明した動作と同様である。スイッチ６３がオン状態とされたとき、ＭＤＡＣ６０１ａおよび６０１ｂは、スイッチ６０３およびバッファ回路１７Ａ、１７Ｂを介して、残差増幅信号がループを描くように帰還される。ここで、例えば、ＭＤＡＣ６０１ａを初段のＭＤＡＣとして見た場合、初段ＭＤＡＣ６０１ａ内の容量回路の出力は、出力ノードＮｏｕｔからバッファ回路１７Ａへ供給され、次段ＭＤＡＣ６０１ｂ内の容量回路の出力は、出力ノードＮｏｕｔからバッファ回路１７Ｂへ供給されることになる。
この実施の形態においては、次段ＭＤＡＣ６０１ｂに付随するバッファ回路１７Ｂと、次段ＭＤＡＣ６０１ｂの出力ノードＮｏｕｔとの間にスイッチ６３が接続され、サイクリック型アナログデジタル変換器６００の入力となる入力信号Ｖｉｎと、バッファ回路１７Ｂの入力との間にスイッチ６４が接続されている。スイッチ６３とスイッチ６４とは、マルチプレクサ（選択回路）を構成し、バッファ回路１７Ｂの入力には、入力信号Ｖｉｎを取り込むとき、スイッチ６４がオン状態とされ、スイッチ６３はオフ状態とされる。一方、アナログデジタル変換の際には、スイッチ６４がオフ状態とされ、スイッチ６３がオン状態とされる。これにより、ＭＤＡＣ６０１ｂからの残差増幅信号、あるいはサイクリック型アナログデジタル変換器６００への入力信号（アナログ入力電圧）Ｖｉｎのいずれかが、スイッチ６３、６４によって選択され、バッファ回路１７Ｂに入力される。
すなわち、図６（ｂ）において、入力信号Ｖｉｎを取り込むサンプリング期間（１Ｓ）では、スイッチ６４がオン状態にされ、スイッチ６３がオフ状態にされることで、当該アナログデジタル変換器６００へのアナログ入力電圧がバッファ回路１７Ｂに入力され、バッファ回路１７Ｂを介して、初段のＭＤＡＣ６０１ａに入力される。このようにすることにより、バッファ回路１７Ｂは、あたかも当該アナログデジタル変換器６００の前段に設けられた入力バッファ回路として機能することができる。
このようなことが可能になるのは、サンプリング期間（１Ｓ）においては、ＭＤＡＣ６０１ｂは残差増幅を行う必要がないからである。なお、図６（ｂ）のタイミング図では、Ｎビット目の残差増幅期間（ＮＡ）と、次の入力信号Ｖｉｎのサンプリング期間（１Ｓ）とが重なっているが、実際は最終ビット（Ｎ）では残差増幅不要である（粗量子化の機能だけでよい）。図６（ｂ）において、サンプリング期間（１Ｓ）以外の期間においては、スイッチ６３がオン状態とされ、スイッチ６４がオフ状態とされる。これにより、バッファ回路１７Ｂは、実施の形態１、２あるいは４において述べたバッファ回路（１７Ｐ、１７Ｎ、２００Ｐ、２００Ｎ相当）として機能することができる。
実施の形態５では、別途必要としていたキックバック防止用の入力バッファをＭＤＡＣ６０１ｂに付随しているバッファ回路で流用できるため、占有面積および消費電力を更に低減することが可能となる。
（実施の形態６）
図１３は、実施の形態６に係わる乗算型デジタルアナログ変換回路１３００の構成を示す回路図である。ＭＤＡＣ１３００は、実施の形態１に係わるＭＤＡＣ３００に類似している。以下の説明では、ＭＤＡＣ３００において対応する部分の符号を（）内に示して、ここでは、対応する部分の詳しい説明は原則省略する。
図１３において、乗算型デジタルアナログ変換回路１３００は、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとを受ける粗量子化器８１０（１１４）、および粗量子化器８１０からの出力であるデジタル信号Ｄｉを受け、このデジタル信号Ｄｉに従った制御信号ＰＣ１、ＮＣ１を生成する制御部８１１（１１５）を具備している。さらに、ＭＤＡＣ１３００は、正相入力信号に対応した容量回路１３０１Ｐ（１００Ｐ）、逆相入力信号に対応した容量回路１３０１Ｎ（１００Ｎ）、および電圧供給部１３０２Ｐ（１０１Ｐ）、１３０２Ｎ（１０１Ｎ）を具備している。同図においても、ＭＤＡＣ１３００に付随するバッファ回路１７Ｐ（１７Ｐ）および１７Ｎ（１７Ｎ）が、示されており、バッファ回路１７Ｐの入力は、容量回路１３０１Ｐの出力ノードＮｏｕｔＰ（ＮｏｕｔＰ）に接続され、バッファ回路１７Ｎの入力は、容量回路１３０１Ｎの出力ノードＮｏｕｔＮ（ＮｏｕｔＮ）に接続されている。
容量回路１３０１Ｐは、出力ノードＮｏｕｔＰにそれぞれの第１電極Ｐ１が接続された容量素子８０２Ｐ（１２Ｐ）、８０３Ｐ（１３Ｐ）、８０４Ｐを具備しており、容量回路１３０１Ｎは、出力ノードＮｏｕｔＮにそれぞれの第１電極Ｐ１が接続された容量素子８０２Ｎ（１２Ｎ）、８０３Ｎ（１３Ｎ）、８０４Ｎを具備している。
また、容量回路１３０１Ｐは、正相入力信号ＶｉｎＰが供給される入力ノードＮｉｎＰ（ＮｉｎＰ）と出力ノードＮｏｕｔＰ（ＭＤＡＣ１３００の出力ノードにも相当）との間に接続されたスイッチ８０１Ｐ（１１Ｐ）と、入力ノードＮｉｎＮと容量素子８０２Ｐ〜８０４Ｐのそれぞれの第２電極Ｐ２との間にそれぞれ設けられた複数のスイッチから構成されたスイッチ列８０５Ｐ（１６Ｐ）とを有している。さらに、容量回路１３０１Ｐは、容量素子８０２Ｐの第２電極Ｐ２と電源電圧Ｖｄｄとの間に接続されたスイッチ８０６Ｐ（１８Ｐ）と、容量素子８０３Ｐの第２電極Ｐ２と接地電圧Ｖｓとの間に接続されたスイッチ８０７Ｐ（１９Ｐ）と、容量素子８０４Ｐの第２電極Ｐ２と電圧供給部１３０２Ｐの出力ノードとの間に接続されたスイッチ８０９Ｐとを有している。
容量回路１３０１Ｎは、逆相入力信号ＶｉｎＮが供給される入力ノードＮｉｎＰと容量回路１３０１Ｎの出力ノードＮｏｕｔＮとの間に接続されたスイッチ８０１Ｎ（１１Ｎ）と、入力ノードＮｉｎＰと容量素子８０２Ｎ〜８０４Ｎのそれぞれの第２電極Ｐ２との間にそれぞれ設けられた複数のスイッチから構成されたスイッチ列８０５Ｎ（１６Ｎ）とを有している。さらに、容量回路１３０１Ｎは、容量素子８０２Ｎの第２電極Ｐ２と電源電圧Ｖｄｄとの間に接続されたスイッチ８０６Ｎ（１８Ｎ）と、容量素子８０３Ｎの第２電極Ｐ２と接地電圧Ｖｓとの間に接続されたスイッチ８０７Ｎ（１９Ｎ）と、容量素子８０４Ｎの第２電極Ｐ２と電圧供給部１３０２Ｎの出力ノードとの間に接続されたスイッチ８０９Ｎとを有している。
この実施の形態においても、特に制限されないが、電圧供給部１３０２Ｐ、１３０２Ｎのそれぞれは、インバータ回路８０８Ｐ、８０８Ｎを有している。電圧供給部１３０２Ｐにおけるインバータ回路８０８Ｐは、電源ノードＮｖｄに供給される電源電圧Ｖｄｄと電源ノードＮｖｓに供給される接地電圧Ｖｓとを電源電圧として動作する。
このインバータ回路８０８Ｐは、制御部８１１からの制御信号ＰＣ１を受け、位相反転した信号を、スイッチ８０９Ｐを介して、容量素子８０４Ｐの第２電極Ｐ２へ供給する。すなわち、制御信号ＰＣ１を位相反転した信号に対応する電源電圧Ｖｄｄあるいは接地電圧Ｖｓをスイッチ８０９Ｐを介して容量素子８０４Ｐの第２電極Ｐ２へ給電する。同様に、電圧供給部１３０２Ｎにおけるインバータ回路８０８Ｎも、電圧ノードＮｖｄ、Ｎｖｓに供給される電源電圧Ｖｄｄおよび接地電圧Ｖｓを動作電圧として動作し、制御信号ＮＣ１を位相反転した信号に対応する電源電圧Ｖｄｄあるいは接地電圧Ｖｓを、スイッチ８０９Ｎを介して容量素子８０４Ｎの第２電極Ｐ２へ給電する。
実施の形態１と同様に、ＭＤＡＣ１３００は、サンプリング期間と残差増幅期間とに分かれて動作する。すなわち、サンプリング期間で動作し、続いて残差増幅期間で動作する。
先ず、サンプリング期間において、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮが、粗量子化器８１０により粗く量子化される。この量子化においては、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの間の差電圧（ＶｉｎＰ−ＶｉｎＮ）が、求められる。一方、粗量子化器８１０においては、基準電圧Ｖｒｅｆに基づいて予め所定の電圧範囲が定められている。求められた差電圧（ＶｉｎＰ−ＶｉｎＮ）が、予め定められた電圧範囲のどこに存在するかによって、デジタル信号Ｄｉの値が決定される。この実施の形態においては、デジタル信号Ｄｉは、２値のデジタル信号であり、差電圧が正であるか負であるかによって、２値信号の“１”あるいは“−１”となる。
制御部８１１は、デジタル信号Ｄｉの値に従って、制御信号ＰＣ１およびＮＣ１の電圧を定める。この場合、制御信号ＰＣ１とＮＣ１は、相補的な電圧となる。すなわち、制御信号ＰＣ１が電源電圧Ｖｄｄに相当するハイレベル（２値“１”）のとき、制御信号ＮＣ１は接地電圧Ｖｓ（“０”）となる。
また、サンプリング期間においては、スイッチ８０１Ｐ、８０１Ｎ、スイッチ列８０５および８０５Ｎがオン状態とされ、スイッチ８０６Ｐ、８０７Ｐ、８０９Ｐ、８０６Ｎ、８０７Ｎ、８０９Ｎがオフ状態とされる。これにより、容量回路１３０１Ｐにおける容量素子８０２Ｐ〜８９４Ｐの第１電極Ｐ１には、正相入力信号ＶｉｎＰが供給され、第２電極Ｐ２には、逆相入力信号ＶｉｎＮが供給される。この結果、容量回路１３０１Ｐにおける容量素子のそれぞれの電極間に正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの間の電圧差が印加され、充電される。すなわち、完全差動のサンプリングが行われる。同様に、容量回路１３０１Ｎにおける容量素子８０２Ｎ〜８９４Ｎの第１電極Ｐ１には、逆相入力信号ＶｉｎＮが供給され、第２電極Ｐ２には、正相入力信号ＶｉｎＰが供給される。この結果、容量回路１３０１Ｎにおける容量素子のそれぞれの電極間に逆相入力信号ＶｉｎＮと正相入力信号ＶｉｎＰとの間の電圧差が印加され、充電される。すなわち、完全差動のサンプリングが行われる。
サンプリング期間に続く残差増幅期間においては、スイッチ８０６Ｐ、８０７Ｐ、８０９Ｐ、８０６Ｎ、８０７Ｎおよび８０９Ｎがオン状態にされ、スイッチ８０１Ｐ、８０１Ｎおよびスイッチ列８０５Ｐおよび８０５Ｎがオフ状態にされる。これにより、入力ノードＮｉｎＰ、ＮｉｎＮと出力ノードＮｏｕｔＰ、ＮｏｕｔＮとが電気的に分離され、容量素子８０２Ｐおよび８０２Ｎの第２電極Ｐ２は、スイッチ８０６Ｐおよび８０６Ｎを介して電源電圧Ｖｄｄに接続され、容量素子８０３Ｐおよび８０３Ｎの第２電極Ｐ２は、スイッチ８０７Ｐおよび８０７Ｎを介して接地電圧Ｖｓに接続される。
また、残差増幅期間においては、スイッチ８０９Ｐ（８０９Ｎ）を介して、電圧供給部１３０２Ｐ（１３０２Ｎ）の出力、すなわちインバータ回路８０８Ｐ（８０８Ｎ）の出力が、容量素子８０４Ｐ（８０４Ｎ）の第２電極Ｐ２に印加される。すなわち、スイッチ８０９Ｐ（８０９Ｎ）を介して、電圧供給部１３０１Ｐ（１３０１Ｎ）の出力であるインバータ回路８０８Ｐ（８０８Ｎ）の出力が、容量素子８０４Ｐ（８０４Ｎ）の第２電極Ｐ２に印加される。実施の形態１と同様に、電圧供給部１３０１Ｐ、１３０１Ｎには、粗量子化器８１０の出力（デジタル信号Ｄｉ）に従った電圧が印加される。具体的には、Ｄｉ＝１の時、ＰＣ１は電源電圧Ｖｄｄに、ＮＣ１は接地電圧Ｖｓに、また、Ｄｉ＝−1の時は、ＰＣ１は接地電圧Ｖｓに、ＮＣ１は電源電圧Ｖｄｄに設定される。これにより、出力ノードＮｏｕｔＰ、ＮｏｕｔＮにおける電圧は、粗量子化器８１０の出力が反映され、増幅された電圧値（残差増幅値）となる。
この実施の形態においても、サンプリングは、完全差動のサンプリングで行われるため、充電される電荷量を維持しつつ、容量回路１３０１Ｐ、１３０１Ｎにおける容量素子の小型化が可能となり、占有面積の増加を防ぐことが可能となる。また、この実施の形態においても、容量素子８０４Ｐおよび８０４Ｎのそれぞれの第２電極Ｐ２に印加される電圧は、電源電圧Ｖｄｄあるいは接地電圧Ｖｓで良いため、電圧供給部１３０２Ｐ、１３０２Ｎは、高精度の基準電圧発生回路を必要とせず、占有面積の増加を防ぐことが可能となり、また低消費電力化を図ることが可能である。
この実施の形態において、ＭＤＡＣ１３００の出力は、実施の形態１と同様に、バッファ回路１７Ｐ、１７Ｎを介して伝達される。ここで、ＭＤＡＣ１３００の出力は、バッファ回路１７Ｐの出力電圧ＶｏｕｔＰとバッファ回路１７Ｎの出力電圧ＶｏｕｔＮとの差電圧Ｖｏｕｔ（＝ＶｏｕｔＰ−ＶｏｕｔＮ）であり、式（２）にしたがう。
なお、基準電圧Ｖｒｅｆは、実施の形態１と同様に、容量回路に含まれる複数の容量素子８０２Ｐ〜８０４Ｐ（８０２Ｎ〜８０４Ｎ）の容量比を用いて、等価的に設定される。この場合も、今まで述べた実施の形態と同様に、粗量子化器８１０に供給される基準電圧Ｖｒｅｆは、等価的に定めた基準電圧Ｖｒｅｆに沿った電圧値とされるが、高精度である必要はない。また、実施の形態１と同様に、図１３には、上記したスイッチ等を制御するコントローラが設けられているが、同図では省略されている。また、電圧供給部１３０２Ｐ、１３０２Ｎと制御部８１１とを纏めて、制御回路と見なすことが可能であることも、実施の形態１と同様である。
（実施の形態７）
図１４は、実施の形態７に係わる乗算型デジタルアナログ変換回路１４００の構成を示す回路図である。このＭＤＡＣ１４００は、実施の形態４において述べたＭＤＡＣ５００に類似している。以下の説明では、ＭＤＡＣ５００において対応する部分の符号を（）内に示して、ここでは、対応する部分の詳しい説明は原則省略する。
ＭＤＡＣ１４００は、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとを受ける粗量子化器９１０（５１０）と、粗量子化器９１０の出力に基づいて、制御信号ＰＣ１、ＰＣ２、ＮＣ１およびＮＣ２を生成する制御部９１１（５１１）とを具備する。また、ＭＤＡＣ１４００は、正相入力信号ＶｉｎＰに対応する容量回路４１０１Ｐ（５０１Ｐ）と、逆相入力信号ＶｉｎＮに対応する容量回路１４０１Ｎ（５０２Ｎ）とを具備している。
ここで、容量回路１４０１Ｐおよび容量回路１４０１Ｎのそれぞれは、図では明示していないが、実施の形態４と同様に、第１容量バンクＢＫ１と第２容量バンクＢＫ２とを有している。この実施の形態における第１容量バンクＢＫ１および第２容量バンクＢＫ２は、実施の形態４と異なり、それぞれの容量バンクに含まれる容量素子の数が少なくなっている。すなわち、容量回路１４０１Ｐに含まれる第１容量バンクＢＫ１は、出力ノードＮｏｕｔＰに、その第１電極Ｐ１が接続された３個の容量素子９０７Ｐ、９０９Ｐおよび９１１Ｐを含んでおり、第２容量バンクＢＫ２は、それぞれスイッチ９０２Ｐ〜９０４Ｐを介して入力ノードＮｉｎＰに第１電極Ｐ１が接続された３個の容量素子９０８Ｐ、９１０Ｐおよび９１２Ｐを含んでいる。また、容量回路１４０１Ｎに含まれる第１容量バンクＢＫ１は、出力ノードＮｏｕｔＮに、その第１電極Ｐ１が接続された３個の容量素子９０７Ｎ、９０９Ｎおよび９１１Ｎを含んでおり、第２容量バンクＢＫ２は、それぞれスイッチ９０２Ｎ〜９０４Ｎを介して入力ノードＮｉｎＮに第１電極Ｐ１が接続された３個の容量素子９０８Ｎ、９１０Ｎおよび９１２Ｎを含んでいる。さらに、容量回路１４０１Ｐは、容量素子９０６Ｐ（５１Ｐ）を含み、容量回路１４０１Ｎは、容量素子９０６Ｎ（５１Ｎ）を含んでいる。本実施例では、容量素子９１１Ｐ、９１１Ｎ、９１２Ｐ、９１２Ｎの容量値は、容量素子９０９Ｐ、９０９Ｎ、９１０Ｐ、９１０Ｎの容量値の２倍に選んでいる。
実施の形態４と同様に、容量回路１４０１Ｐ内の第２容量バンクＢＫ２に含まれる容量素子の第１電極Ｐ１は、第１容量バンクＢＫ１に含まれる容量素子の第２電極Ｐ２に、対応するスイッチ９１３Ｐ〜９１５Ｐを介して接続されている。また、容量回路１４０１Ｎ内の第２容量バンクＢＫ２に含まれる容量素子の第１電極Ｐ１も、第１容量バンクＢＫ１に含まれる容量素子の第２電極Ｐ２に、対応するスイッチ９１３Ｎ〜９１５Ｎを介して接続されている。
また、この実施の形態においては、電圧供給部１４０２Ｐ、１４０２Ｎのそれぞれは、２個のインバータ回路９２０Ｐ，９２１Ｐ、９２０Ｎ、９２１Ｎを具備している。それぞれのインバータ回路は、電源ノードＮｖｄ、Ｎｖｓに供給される電源電圧Ｖｄｄ、Ｖｓを動作電圧として動作する。
先に図５を用いて説明した実施の形態４においては、粗量子化器５１０において、７値に量子化をしていたが、この実施の形態においては、粗量子化器９１０において、４値に量子化をしている。すなわち、粗量子化器９１０は、それに供給されている基準電圧Ｖｒｅｆを用いて、４個の電圧範囲を予め定める。粗量子化器９１０は、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮとの間の差電圧（ＶｉｎＰ−ＶｉｎＮ）が、この４個の電圧範囲のいずれに存在するかによって、それに対応したデジタル信号Ｄｉを出力する。差電圧がＶｄｄ／２以上であればＤｉ＝３、差電圧がＶｄｄ／２と０の間であればＤｉ＝１、差電圧が０と−Ｖｄｄ／２の間であればＤｉ＝−１、差電圧が−Ｖｄｄ／２以下であればＤｉ＝−３とする。制御部９１１は、粗量子化器９１０からの出力であるデジタル信号Ｄｉに基づいて、実施の形態４において述べたのと同様に、制御信号ＰＣ１、ＰＣ２、ＮＣ１およびＮＣ２のそれぞれをハイレベル（Ｖｄｄ）あるいはロウレベル（Ｖｓ）として、出力する。
この実施の形態７においても、ＭＤＡＣ１４００は、サンプリング期間とそれに続く残差増幅期間とで分けて動作する。
先ず、サンプリング期間においては、スイッチ９０１Ｐ〜９０４Ｐ、９０１Ｎ〜９０４Ｎおよびスイッチ列９０５Ｐおよび９０５Ｎのそれぞれが、オン状態にされる。これにより、容量回路１４０１Ｐおよび容量回路１４０１Ｎのそれぞれにおける第１容量バンクＢＫ１および第２容量バンクＢＫ２に含まれる容量素子９０７Ｐ〜９１２Ｐおよび９０７Ｎ〜９１２Ｎのそれぞれの電極に、オン状態のスイッチを介して、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮが供給される。また、このとき、容量素子９０６Ｐおよび９０６Ｎのそれぞれの電極にも、オン状態のスイッチを介して、正相入力信号ＶｉｎＰと逆相入力信号ＶｉｎＮが供給される。これにより、サンプリング期間においては、各容量素子に完全差動のサンプリングによる充電が行われる。なお、サンプリング期間においては、スイッチ９１３Ｐ〜９１９Ｐおよび９１３Ｎ〜９１９Ｎはオフ状態とされている。
サンプリング期間に続く残差増幅期間においては、スイッチ９１３Ｐ〜９１９Ｐおよび９１３Ｎ〜９１９Ｎがオン状態にされ、スイッチ９０１Ｐ〜９０４Ｐ、９０１Ｎ〜９０４Ｎおよびスイッチ列９０５Ｐおよび９０５Ｎが、オフ状態にされる。これにより、容量回路１４０１Ｐにおける容量素子９０６Ｐおよび９１７Ｐの第２電極Ｐ２には、電源電圧Ｖｄｄが給電され、容量回路１４０１Ｎにおける容量素子９０６Ｎおよび９１７Ｎの第２電極Ｐ２にも、電源電圧Ｖｄｄが給電される。一方、容量回路１４０１Ｐにおける第２容量バンクＢＫ２に含まれる容量素子９１０Ｐおよび９１２Ｐのそれぞれの第２電極Ｐ２には、インバータ回路９２０Ｐおよび９２１Ｐからの電圧が印加されることになる。同様に、容量回路１４０１Ｎにおける第２容量バンクＢＫ２に含まれる容量素子９１０Ｎおよび９１２Ｎのそれぞれの第２電極Ｐ２には、インバータ回路９２０Ｎおよび９２１Ｎからの電圧が印加されることになる。
残差増幅期間においては、実施の形態４と同様に、スイッチ９１３Ｐ〜９１５Ｐ（９１３Ｎ〜９１５Ｎ）を介して、第２容量バンクＢＫ２に含まれる容量素子９０８Ｐ、９１０Ｐおよび９１２Ｐ（９０８Ｎ、９１０Ｎおよび９１２Ｎ）の第１電極Ｐ１が、対応する第１容量バンクＢＫ１に含まれる容量素子９０７Ｐ、９０９Ｐおよび９１１Ｐ（９０７Ｎ、９０９Ｎおよび９１１Ｎ）の第２電極Ｐ２に接続される。すなわち、第１容量バンクＢＫ１の容量素子と第２容量バンクＢＫ２の容量素子とが直列に接続される。これにより、実施の形態４と同様に、出力ノードＮｏｕｔＰ、ＮｏｕｔＮにおける電圧は、ほぼ２倍に昇圧される。また、このとき、粗量子化器９１０の出力に従って、第２容量バンクＢＫ２に印加される電圧が設定されるため、粗量子化器９１０の出力が、出力ノードＮｏｕｔＰ、ＮｏｕｔＮにおける電圧に反映され、残差増幅が行われる。例えば、Ｄｉ＝３の時は、ＰＣ１とＰＣ２をともに電源電圧Ｖｄｄとし、ＮＣ１とＮＣ２をともに接地電圧Ｖｓとする。また、Ｄｉ＝１の時は、ＰＣ１を接地電圧Ｖｓ、ＰＣ２を電源電圧Ｖｄｄとし、ＮＣ１を電源電圧Ｖｄｄ、ＮＣ２を接地電圧Ｖｓとする。また、Ｄｉ＝−１の時は、ＰＣ１を電源電圧Ｖｄｄ、ＰＣ２を接地電圧Ｖｓとし、ＮＣ１を接地電圧Ｖｓ、ＮＣ２を電源電圧Ｖｄｄとする。また、Ｄｉ＝−３の時は、ＰＣ１とＰＣ２をともに接地電圧Ｖｓとし、ＮＣ１とＮＣ２をともに電源電圧Ｖｄｄとする。
この実施の形態７によれば、ＭＤＡＣ１４００の出力電圧Ｖｏｕｔは、バッファ回路１７Ｐの出力電圧ＶｏｕｔＰとバッファ回路１７Ｎの出力電圧ＶｏｕｔＮとの差電圧（ＶｏｕｔＰ−ＶｏｕｔＮ）であり、式（７）で表される。また、基準電圧Ｖｒｅｆは、容量回路に含まれる複数の容量素子の容量比によって定めることができる。
実施の形態７においても、実施の形態４と同様に、占有面積の増加を抑制することが可能であり、消費電量の低減を図ることが可能である。特にこの実施の形態においては、容量素子の数を低減することが可能であり、占有面積の低減に有効である。
（実施の形態８）
図７は、実施の形態８に係わる医療診断システムを示すブロック図である。同図において、７００は、超音波診断装置用プローブであり、７０３は、超音波診断装置である。超音波診断装置用プローブ（以下、診断用プローブと称する）７００は、複数の探触子７１、７２と、それぞれの探触子７１、７２に高電圧パルスを供給し、探触子７１、７２からのアナログ信号（被測定信号）を処理する処理装置７０１とを具備している。処理装置７０１により処理された結果は、デジタル信号としてデジタルケーブル７１４を介して超音波診断装置７０３に供給される。超音波診断装置７０３においては、ケーブル７１４を介して受信したデジタル信号に対して処理部７０４において必要な処理を行う。
１個の探触子と、それに対して高電圧パルスを供給する送信系と、探触子からのアナログ信号を処理する受信系とを合わせて１チャネルとした場合、この実施の形態における診断用プローブ７００には、１０００を超えるチャネルが設けられている。同図では、これらのチャネルのうち、２個の探触子に対応するチャネルが、例として示されている。各チャネルは互いに同様な構成にされているため、ここでは探触子７１を含む１チャネルを例にして説明する。
処理装置７０１は、探触子７１に、スイッチ７５を介して接続された送信部７３と、探触子７１に、スイッチ７７を介して接続された受信部とを具備している。ここで、受信部は、アンプや場合によってはフィルタを有するアナログフロントエンド回路７９と、アナログフロントエンド回路７９に接続され、アナログ信号が供給されるアナログデジタル変換器７１１とを有している。実施の形態で述べたサイクリック型アナログデジタル変換器が、アナログデジタル変換器７１１として、用いられている。すなわち、アナログフロントエンド回路７９からの信号が、先に述べた入力信号Ｖｉｎとなる。
診断においては、スイッチ７５がオン状態にされ、送信部７３において生成された高電圧パルスが、スイッチ７５を介して探触子７１に送られる。探触子７１は、受信した高電圧パルスを、振動に変換して、診断されるべき人体の体内に超音波として送り込む。送り込まれた超音波は、体内の臓器などで反射し、再び探触子７１で受信される。受信した超音波の振動は電気信号に変換され、変換された電気信号はアナログフロントエンド回路７９で増幅などの処理が行われ、入力信号Ｖｉｎが生成される。このアナログ信号である入力信号Ｖｉｎは、アナログデジタル変換器７１１でデジタル信号に変換される。
上記した処理が、各チャネル（例えば、探触子７４、スイッチ７６および７８、アナログフロントエンド回路７１０およびアナログデジタル変換器７１２を含むチャネル等）で行われる。各チャネルにおいて、変換されたデジタル信号Ｄｉは、デジタル整相部（デジタル回路）７１３へ供給される。デジタル整相部７１３では、各チャネルのアナログデジタル変換出力に対して遅延加算処理を行うことで、体内情報を得るとともにデータ量を縮減する。デジタル整相部７１３の出力が、デジタルケーブル７１４を介して、超音波診断装置７０３に送られ、利用に供される。
この実施の形態においては、診断用プローブ７００のうち、探触子７１、７２を除く処理装置７０１が、１個の半導体装置によって構成されている。すなわち、複数のチャネルに対応する複数の送信部７３、７４、複数のアナログフロントエンド回路７９、７１０、複数のアナログデジタル変換器７１１、７１２、スイッチ７３〜７８およびデジタル整相部７１３が、１個の半導体装置に形成されている。各アナログデジタル変換器のそれぞれは、今までに述べたサイクリック型アナログデジタル変換器が用いられており、前記した電源ノードＮｖｄおよびＮｖｓは、各アナログデジタル変換器において、共通に接続されている。このように、電源ノードを共通にすることにより、残差増幅期間において、乗算型デジタルアナログ変換回路内の容量回路へ供給される電圧値を、互いに異なってしまうことを防ぐことができ、アナログデジタル変換の際の変換利得などのバラツキを抑制することが可能となる。また、１個の半導体装置に形成することにより、増幅率Ｇのバラツキも低減することができ、この点でも変換の際のバラツキを抑制することが可能となる。
先に述べた実施の形態によれば、占有面積の増加を抑制することが可能であり、また低消費電力化も可能であるため、サイズ面および消費電力による発熱面でも、１０００チャネル以上を、１個の半導体装置に集積することが可能となる。アナログデジタル変換器を全チャネル分内蔵することで、診断用プローブ出力のデジタル化とさらにデータ縮減が可能になり、結果として、超音波診断装置７０３への伝送に必要なケーブルの重量を飛躍的に低減できる。さらに、従来のアナログケーブルを用いた伝送による信号品質の劣化を防止できるため、高画質化にも寄与する。
また、デジタルケーブル７１４は、有線ではなく、無線伝送によって、診断用プローブ７００から超音波診断装置７０３へ伝送するようにしても良い。この場合には、診断用プローブ７００の取り回しが容易になる。なお、図７において、７０２は、スイッチ７３〜７７等を制御するコントローラである。
ＭＤＡＣが、アナログ入力信号を２値のデジタル信号へ変換する実施の形態（実施の形態７）を考慮すると、本願には次に付記する発明も記載されていると理解することができる。
＜付記＞
入力信号が供給される入力ノードと、出力信号を供給する出力ノードと、基準電圧に基づいて、入力信号を量子化する量子化器とを有する乗算型デジタルアナログ変換回路を、１以上具備し、前記乗算型デジタルアナログ変換回路の出力信号が、前記乗算型デジタルアナログ変換回路の入力ノードあるいは他の乗算型デジタルアナログ変換回路を介して前記乗算型デジタルアナログ変換回路の入力ノードへ供給される、アナログデジタル変換器であって、
前記乗算型デジタルアナログ変換回路は、前記入力ノードに供給される入力信号をサンプリングし、増幅して、前記出力ノードへ供給する容量回路と、前記量子化器の出力に従って前記容量回路に供給される電圧を定める制御回路とを具備し、
前記容量回路は、複数の容量素子を含み、前記複数の容量素子のうちの第１容量素子は、前記出力ノードに結合され、前記入力信号をサンプリングするとき、前記入力信号に対応する正相信号が印加される第１電極と、前記正相信号に対して逆相の逆相信号が印加される第２電極とを有し、
前記基準電圧は、前記容量回路に含まれる容量素子の容量比によって、等価的に設定され、サンプリングされた入力信号を増幅するとき、前記制御回路により、前記第１容量素子の第２電極に供給される電圧を定めることにより、前記容量回路は、前記量子化器の出力を反映した増幅信号を前記出力ノードへ供給する、アナログデジタル変換器。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
１１Ｐ、１８Ｐ，１９Ｐ、３１Ｐ〜３８Ｐ、４１Ｐ〜４７Ｐ、８１Ｐ〜８８Ｐ、１１１Ｐ、１１３Ｐ、８０１Ｐ〜８０４Ｐ、８０６Ｐ、８０７Ｐ、８０９Ｐ、９０１Ｐ〜９０４Ｐ、９１３Ｐ〜９１９Ｐ スイッチ
１１Ｎ、１８Ｎ，１９Ｎ、３１Ｎ〜３８Ｎ、４１Ｐ〜４７Ｐ、８１Ｐ〜８８Ｐ、１１１Ｎ、１１３Ｎ、８０１Ｎ〜８０４Ｎ、８０６Ｎ、８０７Ｎ、８０９Ｎ、９０１Ｎ〜９０４Ｎ、９１３Ｎ〜９１９Ｎ スイッチ
１６Ｐ、１６Ｎ スイッチ群
１２Ｐ〜１５Ｐ、５１Ｐ〜５３Ｐ、６１Ｐ〜６６Ｐ、７１Ｐ〜７６Ｐ、８０２Ｐ〜８０４Ｐ、９０６Ｐ〜９１２Ｐ 容量素子
１２Ｎ〜１５Ｎ、５１Ｎ〜５３Ｎ、６１Ｎ〜６６Ｎ、７１Ｎ〜７６Ｎ、８０２Ｎ〜８０４Ｎ、９０６Ｎ〜９１２Ｎ 容量素子
１６Ｐ、３９Ｐ、８０５Ｐ、９０５Ｐ、１６Ｎ、３９Ｎ、８０５Ｎ、９０５Ｎ スイッチ列
１７Ｐ、１７Ｎ、２００Ｐ、２００Ｎ バッファ回路
１００Ｐ、５０１Ｐ、１３０１Ｐ、１４０２Ｐ、１００Ｎ、５０１Ｎ、１３０１Ｎ、１４０２Ｎ 容量回路
１０１Ｐ、１０１Ｎ、５０２Ｐ、５０２Ｎ、１３０２Ｐ、１３０２Ｎ、１４０２Ｐ、１４０２Ｎ 電圧供給部
１１４、５１０、８１０、９１０ 粗量子化器
１１５、５１１、８１１、９１１ 制御部
３００、４００ａ、４００ｂ、５００、６０１ａ、６０１ｂ、１３００、１４００ 乗算型デジタルアナログ変換回路
４０２、７１１、７１２ サイクリック型アナログデジタル変換器

Claims (15)

  1. 入力信号が供給される入力ノードと、出力信号を供給する出力ノードと、基準電圧に基づいて、入力信号を量子化する量子化器とを有する乗算型デジタルアナログ変換回路を、１以上具備し、前記乗算型デジタルアナログ変換回路の出力信号が、前記乗算型デジタルアナログ変換回路の入力ノードあるいは他の乗算型デジタルアナログ変換回路を介して前記乗算型デジタルアナログ変換回路の入力ノードへ供給される、アナログデジタル変換器であって、
    前記乗算型デジタルアナログ変換回路は、前記入力ノードに供給される入力信号をサンプリングし、増幅して、前記出力ノードへ供給する容量回路と、前記量子化器の出力に従って前記容量回路に供給される電圧を定める制御回路とを具備し、
    前記容量回路は、
    前記出力ノードに結合され、前記入力信号をサンプリングするとき、前記入力信号に対応する正相信号が印加される第１電極と、前記正相信号に対して逆相の逆相信号が印加される第２電極とを有する第１容量素子と、
    前記出力ノードに結合され、前記入力信号をサンプリングするとき、前記正相信号が印加される第１電極と、前記逆相信号が印加される第２電極を有する第２容量素子と、
    を含み、
    前記基準電圧は、容量回路に含まれる容量素子の容量比によって、等価的に設定され、サンプリングされた入力信号を増幅するとき、前記制御回路により、前記第１容量素子および前記第２容量素子のそれぞれの第２電極に供給される電圧を定めることにより、前記容量回路は、前記量子化器の出力を反映した増幅信号を前記出力ノードへ供給する、アナログデジタル変換器。
  2. 請求項１に記載のアナログデジタル変換器において、
    前記アナログデジタル変換器は、前記乗算型デジタルアナログ変換回路の前記出力ノードに結合されたバッファ回路を具備し、
    前記容量回路は、前記第１容量素子の第１電極に結合された第１電極と、第２電極とをそれぞれ有する第３容量素子および第４容量素子を具備し、
    前記入力信号をサンプリングするとき、前記第３容量素子および前記第４容量素子のそれぞれの第１電極に、前記正相信号が印加され、前記第３容量素子および前記第４容量素子のそれぞれの第２電極に、前記逆相信号が印加され、
    サンプリングされた入力信号を増幅するとき、前記第３容量素子および前記第４容量素子のそれぞれの第２電極には、互いに異なる電圧が印加され、
    前記基準電圧は、前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子の容量比によって等価的に設定される、アナログデジタル変換器。
  3. 請求項２に記載のアナログデジタル変換器において、
    前記バッファ回路は、前記出力ノードに結合されたゲートと、ソースと、バックゲートとを有し、ソースフォロワ回路として動作するＭＯＳＦＥＴを具備し、前記バックゲートが前記ソースに結合されている、アナログデジタル変換器。
  4. 請求項２に記載のアナログデジタル変換器において、
    前記アナログデジタル変換器は、
    前記乗算型デジタルアナログ変換回路と、
    前記他の乗算型デジタルアナログ変換回路と、
    前記乗算型デジタルアナログ変換回路の出力ノードと前記他の乗算型デジタルアナログ変換回路の入力ノードとの間に結合された第１バッファ回路と、
    前記乗算型デジタルアナログ変換回路の入力ノードに結合された第２バッファ回路と、
    前記他の乗算型デジタルアナログ変換回路の出力ノードと前記第２バッファ回路との間に結合された選択回路と、
    を具備し、
    前記選択回路により、前記他の乗算型デジタルアナログ変換回路の出力信号あるいは前記アナログデジタル変換器への入力信号が、選択的に前記第２バッファ回路へ供給される、アナログデジタル変換器。
  5. 請求項２に記載のアナログデジタル変換器において、
    前記制御回路は、第１電圧と第２電圧とを電源電圧として、それぞれ動作する第１インバータ回路と第２インバータ回路とを具備し、
    前記第１インバータ回路は、サンプリングした入力信号を増幅するとき、前記量子化器の出力に従って、前記第１電圧または前記第２電圧に対応した電圧を、前記第１容量素子の前記第２電極に供給し、
    前記第２インバータ回路は、サンプリングした入力信号を増幅するとき、前記量子化器の出力に従って、前記第１電圧または前記第２電圧に対応した電圧を、前記第２容量素子の前記第２電極に供給し、
    サンプリングした入力信号を増幅するとき、前記第３容量素子の前記第２電極には、前記第１電圧に対応した電圧が供給され、前記第４容量素子の前記第２電極には、前記第２電圧に対応した電圧が供給される、アナログデジタル変換器。
  6. 入力信号が供給される入力ノードと、出力信号を供給する出力ノードと、基準電圧に基づいて、前記入力信号を量子化する量子化器とを有する乗算型デジタルアナログ変換回路を、１以上具備し、前記乗算型デジタルアナログ変換回路の出力信号が、前記乗算型デジタルアナログ変換回路の入力ノードあるいは他の乗算型デジタルアナログ変換回路を介して前記乗算型デジタルアナログ変換回路の入力ノードへ供給される、アナログデジタル変換器であって、
    前記乗算型デジタルアナログ変換回路は、前記入力ノードに供給される入力信号をサンプリングし、増幅して、前記出力ノードへ供給する容量回路と、前記量子化器の出力に従って前記容量回路に供給される電圧を定める制御回路とを具備し、
    前記容量回路は、それぞれ第１電極と第２電極とを有する第１および第２容量素子を含む第１容量バンクと、それぞれ第１電極と第２電極とを有する第３および第４容量素子を含む第２容量バンクとを具備し、
    前記入力信号をサンプリングするとき、前記第１、第２、第３および第４容量素子のそれぞれの第１電極には、前記入力信号に対応した正相信号が供給され、前記第１、第２、第３および第４容量素子のそれぞれの第２電極には、前記正相信号に対して逆相の逆相信号が供給され、
    前記入力信号を増幅するときに、前記第１および第２容量素子のそれぞれの前記第１電極は、前記出力ノードに結合され、前記第３および第４容量素子のそれぞれの前記第１電極は、前記第１および第２容量素子のそれぞれの前記第２電極に結合され、前記第３および第４容量素子のそれぞれの第２電極には、前記制御回路からの電圧が供給され、
    前記基準電圧は、容量回路に含まれる容量素子の容量比によって、等価的に設定され、前記入力信号を増幅するとき、前記制御回路により、前記第３容量素子および前記第４容量素子のそれぞれの第２電極に供給される電圧を定めることにより、前記容量回路は、前記量子化器の出力を反映した増幅信号を前記出力ノードへ供給する、アナログデジタル変換器。
  7. 請求項６に記載のアナログデジタル変換器において、
    前記アナログデジタル変換器は、前記出力ノードに接続され、前記増幅信号を受けるバッファ回路を具備し、
    前記容量回路は、第１電極と第２電極とを有する第５容量素子を含み、
    前記第１容量バンクは、第１電極と第２電極とを有する第６容量素子を含み、
    前記第２容量バンクは、第１電極と第２電極とを有する第７容量素子を含み、
    前記入力信号をサンプリングするとき、前記第５、第６および第７容量素子のそれぞれの第１電極には、前記正相信号が供給され、前記第５、第６および第７容量素子のそれぞれの第２電極には、前記逆相信号が供給され、
    前記入力信号を増幅するとき、前記第５および第６容量素子のそれぞれの第１電極は、前記出力ノードに結合され、前記第６容量素子の第２電極には、前記第７容量素子の第１電極が結合され、前記第５および第７容量素子のそれぞれの第２電極には、第１電圧が供給され、
    前記容量回路は、前記容量回路に含まれる容量素子の容量比によって等価的に設定された基準電圧と、前記量子化器の出力とを反映した増幅信号を前記バッファ回路へ供給する、アナログデジタル変換器。
  8. 請求項７に記載のアナログデジタル変換器において、
    前記バッファ回路は、前記出力ノードに結合されたゲートと、ソースと、バックゲートとを有し、ソースフォロワ回路として動作するＭＯＳＦＥＴを具備し、前記バックゲートが前記ソースに結合されている、アナログデジタル変換器。
  9. 請求項６に記載のアナログデジタル変換器において、
    前記アナログデジタル変換器は、
    前記乗算型デジタルアナログ変換回路と、
    前記他の乗算型デジタルアナログ変換回路と、
    前記乗算型デジタルアナログ変換回路の出力ノードと前記他の乗算型デジタルアナログ変換回路の入力ノードとの間に結合された第１バッファ回路と、
    前記乗算型デジタルアナログ変換回路の入力ノードに結合された第２バッファ回路と、
    前記他の乗算型デジタルアナログ変換回路と前記第２バッファ回路との間に結合された選択回路と、
    を具備し、
    前記選択回路により、前記他の乗算型デジタルアナログ変換回路の出力信号あるいは前記アナログデジタル変換器の入力信号が、前記第２バッファ回路へ供給される、アナログデジタル変換器。
  10. 請求項６に記載のアナログデジタル変換器において、
    前記制御回路は、第１電圧と第２電圧との差電圧を電源電圧として、それぞれ動作する第１インバータ回路と第２インバータ回路とを具備し、
    前記第１インバータ回路は、サンプリングした入力信号を増幅するとき、前記量子化器の出力に従って、前記第１電圧または前記第２電圧に対応した電圧を、第３容量素子の第２電極に供給し、
    前記第２インバータ回路は、サンプリングした入力信号を増幅するとき、前記量子化器の出力に従って、前記第１電圧または前記第２電圧に対応した電圧を、第４容量素子の第２電極に供給する、アナログデジタル変換器。
  11. それぞれ被測定信号を入力信号として受ける複数のアナログデジタル変換器と、前記複数のアナログデジタル変換器により変換されたデジタル信号を受け、前記デジタル信号に基づいた測定信号を出力するデジタル回路とを具備する診断用プローブであって、
    前記複数のアナログデジタル変換器のそれぞれは、
    入力信号が供給される入力ノードと、出力信号を供給する出力ノードとを有する乗算型デジタルアナログ変換回路を、１以上具備し、前記乗算型デジタルアナログ変換回路の出力信号が、前記乗算型デジタルアナログ変換回路の入力ノードあるいは他の乗算型デジタルアナログ変換回路を介して前記乗算型デジタルアナログ変換回路の入力ノードへ供給される、アナログデジタル変換器であって、
    前記乗算型デジタルアナログ変換回路は、
    基準電圧に基づいて、対応する入力信号を量子化する量子化器と、
    対応する入力信号をサンプリングし、増幅するパッシブ回路と、
    前記パッシブ回路の出力を受けるバッファ回路と、
    前記量子化器の出力に従って、前記パッシブ回路に供給する電圧を形成する制御回路と、
    を具備し、
    前記パッシブ回路は、
    前記対応する入力信号をサンプリングするとき、前記入力信号に対応する正相信号が供給される第１電極と、前記正相信号に対して逆相の逆相信号が供給される第２電極とを有する第１容量素子と、
    前記対応する入力信号をサンプリングするとき、前記正相信号が供給される第１電極と、前記逆相信号が供給される第２電極とを有する第２容量素子と、
    を含み、
    前記第１容量素子および前記第２容量素子のそれぞれの第１電極は、前記バッファ回路に結合され、サンプリングした入力信号を増幅するとき、前記第１容量素子および前記第２容量素子のそれぞれの第２電極には、前記量子化器の出力に従った電圧が、前記制御回路から供給され、
    前記基準電圧は、前記パッシブ回路に含まれる容量素子の容量比によって、等価的に設定され、前記パッシブ回路は、前記量子化器の出力を反映した増幅信号を、前記バッファ回路に供給する、診断用プローブ。
  12. 請求項１１に記載の診断用プローブにおいて、
    前記複数のアナログデジタル変換器は、１つの半導体集積回路装置に形成され、前記複数のアナログデジタル変換器のそれぞれにおける制御回路は、共通の電圧に接続されている、診断用プローブ。
  13. 請求項１２に記載の診断用プローブにおいて、
    前記パッシブ回路は、前記バッファ回路に結合された第１電極と、第２電極とを有する第３容量素子と、前記バッファ回路に結合された第１電極と、第２電極とを有する第４容量素子とを具備し、
    前記対応する入力信号をサンプリングするとき、前記第３容量素子および前記第４容量素子のそれぞれの第１電極には、前記正相信号が供給され、それぞれの第２電極には、前記逆相信号が供給され、
    前記対応する入力信号を増幅するとき、前記第３容量素子および前記第４容量素子のそれぞれの第２電極には、互いに異なる電圧が供給される、診断用プローブ。
  14. 請求項１２に記載の診断用プローブにおいて、
    前記パッシブ回路は、
    前記対応する入力信号をサンプリングするとき、前記正相信号が、それぞれ供給される第１電極と、前記逆相信号が、それぞれ供給される第２電極とを有する第５容量素子および第６容量素子を含み、
    前記対応する入力信号を増幅するとき、前記第５容量素子の第１電極は、前記第１容量素子の第２電極に接続され、前記第６容量素子の第１電極は、前記第２容量素子の第２電極に接続され、前記制御回路からの電圧が、前記第５容量素子および前記第６容量素子のそれぞれの第２電極に供給されることにより、前記制御回路からの電圧が、前記第５容量素子および前記第６容量素子を介して前記第１容量素子および前記第２容量素子へ伝達される、診断用プローブ。
  15. 請求項１２に記載の診断用プローブと、前記診断用プローブにおいて形成された測定信号を無線信号として受信する医療診断装置とを具備する、医療診断システム。
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